KR100576461B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 셀영역과 주변회로영역에 함께 비트라인 콘택을 형성하는 공정에서 장벽금속층에 질소 이온을 주입함으로써, 장벽금속층과 장벽금속층 하부 물질 사이의 계면에 발생할 수 있는 불순물의 생성을 억제하고, 후속 급속열처리 공정 및 비트라인 형성공정에서 콘택 저항이 감소되고 소자의 동작 특성이 향상되며, 인접 배선과의 단락이 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 발명에 관한 것이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
도 1은 종래 기술에 따른 반도체소자의 단면도.
도 2는 종래 기술에 따른 반도체소자의 비트라인이 전하저장전극과 단락된 상태의 SEM 사진.
도 3은 종래 기술에 따른 반도체소자의 비트라인이 랜딩플러그가 손상된 상태의 SEM 사진.
도 4는 P+ 및 N+ 영역 콘택 저항의 Ti 두께 변화에 따른 그래프.
도 5a 내지 도 5c는 본 발명에 따른 반도체소자의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체기판 12, 32 : 게이트산화막
14 : 게이트전극 16, 36 : 하드마스크층
18, 38 : 절연 스페이서 20, 40 : 제1층간절연막
22, 42 : 랜딩플러그 24, 44 : 제2층간절연막
26, 46 : 장벽금속층 48 : 감광막 패턴
50 : 비트라인
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인 콘택홀 내에 형성되는 장벽금속층이 그 하부 물질들과의 반응하여 불순물이 형성되고, 이로 인해 배선 단락이나 콘택 저항이 증가 되는 것을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ= 광원의 파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라 스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집 적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도1은 종래 기술에 따른 반도체소자의 단면도로서, 이를 참조하여 제조방법을 살펴보면 다음과 같다.
먼저, N+ 영역과 P+ 영역을 구비하는 반도체기판(10)상에 게이트산화막(12)을 형성하고, 상기 게이트산화막(12)상에 하드마스크(16)층 패턴과 중첩되어있는 게이트전극(14)을 형성한 후, 상기 하드마스크층(16) 패턴과 게이트전극(14)의 측벽에 절연 스페이서(18)를 형성하고, 상기 구조의 전표면에 제1층간절연막(20)을 도포한후, 평탄화 시킨다.
여기서 상기 게이트전극은 다결정실리콘 상에 W이나 텅스텐 실리사이드가 적층되어있는 저저항 구조로서, 이를 패턴닝 하기 위하여 더욱 하드마스크층 패턴의 두께가 증가되어 종횡비가 증가된다.
그다음 랜딩플러그용 식각마스크를 사용한 사진 식각 공정으로 상기 제1층간절연막(20)을 패턴닝하여 랜딩플러그 콘택홀을 형성하고, 상기 콘택홀을 메우는 랜딩플러그(22)들을 형성한 후, 상기 구조의 전표면에 제2층간절연막(24)을 형성하고, 상기 비트라인용 랜딩플러그(22)와, 비트라인과 연결될 반도체기판(10)의 N+ 및 P+ 영역 및 게이트전극(14) 상의 절연막들을 비트라인 콘택 마스크로 제거하여 비트라인 콘택홀들을 형성한다.
그후, 상기 구조의 전표면에 Ti/TiN 적층 구조의 장벽금속층(26)을 형성하고, 상기 콘택홀을 메우는 W 비트라인을 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 비트라인 콘택 형성 공정시 셀영역에서는 비트라인용 랜딩플러그가 콘택 되고, 주변회로영역에서는 게이트전극 상부와, 반도체기판의 N+ 및 P+ 영역에 콘택이 형성되는데, 고온 열처리 공정이 진행되면, 장벽금속층의 Ti가 층간절연막의 SiO2와 반응하여 TiOx 막을 형성하고, 후속 공정시 TiOx가 확산되어 비트라인의 측벽으로 이동하여 도 2에서 볼수 있는 바와 같이, 비트라인과 전하저장전극간의 단락을 유발하고, 고종횡비의 콘택에서는 콘택홀 바닥의 Ti층 두께가 증가하면, Ti가 산소와 반응하여 TiOx, TiSix 또는 TiSixOy 가 생성되며, 이를 제거하기 위하여 과도한 에치 공정을 진행하면, 콘택 측벽의 TiN이 제거되면서, 도 3에서 볼수 있는 바와 같이, 하부의 랜딩플러그가 손상되어 콘택 불량이 발생되고, Ti 두께가 증가하면 도 4에서 볼수 있는 바와 같이, N+ 영역의 콘택 저항은 감소되나, P+ 영역과 N- 영역에서의 콘택에서는 과도한 TiSi2 형성으로 B이 TiSi2로 확산되어 콘택 저항이 증가되는 문제점이 있다.
즉 금속과 반도체간의 콘택 저항은 둘의 일함수 차이에 기인하는데, 콘택 저항은 0V에서 측정되는 저항값으로서, Exp(Ψ/(ND)) 에 비례하는데, Ψ는 접촉 재료의 일함수 차이이고, ND는 기판의 도핑 농도를 나타낸다.
따라서, 콘택 저항을 낮추려면 반도체와 일함수 차이가 적은 금속을 사용하고, 기판의 도핑 농도를 증가시켜야 하나, 반도체 공정에 사용되는 금속 배선재료 의 일함수는 별다른 차이를 보이지 않으므로, 기판의 불순물 농도를 증가시키는 방법을 사용하여야한다.
그러나 현재 콘택 공정에서는 Ti를 열처리하여 TiSi2 실리사이드를 사용하고 있으며, 주변회로영역에서의 비트라인 콘택에는 N+와 P+ 영역 및 게이트전극과의 콘택 등 세가지 종류의 콘택이 형성되는데, 콘택에서 Ti층의 두께가 증가하면, N+ 영역 및 게이트전극과의 콘택 저항은 감소하나, P+ 영역의 콘택 저항은 증가하며, Ti 층이 10Å 정도 두께가 증가되면, 게이트전극과 N+ 영역의 비트라인 콘택 저항은 10% 정도 감소되나, P+ 영역의 비트라인 콘택 저항은 20% 정도 증가되어 소자의 동작 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 비트라인 콘택 공정시 장벽금속층에 질소 플라즈마 처리를 수행하여 불순물의 생성을 방지하고, 콘택 저항 증가를 방지하고, 인접 전하저장전극과의 단락 및 랜딩플러그 손상을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
셀영역과 주변회로영역을 구비하는 반도체기판상에 게이트산화막을 형성하는 공정과,
상기 게이트산화막상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성하는 공정과,
상기 게이트전극과 하드마스크층 패턴의 측벽에 절연 스페이서를 형성하는 공정과,
상기 구조상에 랜딩플러그를 구비하는 제1층간절연막을 형성하는 공정과,
상기 구조의 전표면에 제2층간절연막을 형성하는 공정과,
상기 주변회로영역과 셀영역에서 비트라인 콘택으로 예정되어있는 부분을 오픈하여 비트라인 콘택홀을 형성하는 공정과,
상기 구조의 전 표면에 Ta/TaN 또는 W/WN 재질로 된 장벽금속층을 형성하는 공정과,
상기 장벽금속층에 질소 이온을 주입하는 공정과,
상기 콘택홀을 메우는 비트라인을 형성하는 공정을 구비하는 것을 특징으로 한다.
또한 본 발명의 다른 특징은, 상기 주변회로영역은 N+ 영역과, P+ 영역 및 게이트전극 상부에 비트라인 콘택이 형성되고, 상기 절연 스페이서는 질화막 단일 막이거나, 질화막-산화막-질화막의 적층 구조로 형성하며, 상기 장벽금속층은 N+ 영역 및 게이트전극 상부의 콘택 저항이 최소가 되는 두께로 형성되고, 상기 질소 이온주입은 N+ 영역 및 게이트전극 상부의 장벽금속층에는 실시하지 않으며, 상기 장벽금속층은 Ta/TaN 또는 W/WN 재질로, CVD 또는 PVD 방법으로 형성하고, 상기 장벽금속층은 PVD 공정에서 0-500℃ 정도의 온도에서 형성하고, CVD 공정에서는 450-800℃ 온도에서 형성하고, 상기 질소 이온주입은 10-50keV의 에너지로, 1E13-1E16 도즈로 실시하며, 상기 질소 이온주입 공정 후 실리사이드 형성을 위한 급속열처리 공정을 600-900℃에서, 10초-10분 실시하되, 온도 변화속도는 5-90℃/초 로 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 5a 내지 도 5c는 본 발명에 따른 반도체소자의 제조 공정도이다.
먼저, 셀영역과 주변회로영역을 구비하고 비트라인 콘택으로 예정된 N+ 및 P+ 영역을 구비하는 실리콘 웨이퍼 등의 반도체기판(30)상에 소자분리 산화막(도시되지 않음)을 형성하고, 상기 구조의 전표면에 게이트산화막(32)을 형성한 후, 상기 게이트산화막(32)상에 중첩되어 있는 게이트전극(34) 및 질화막 재질의 게이트 하드마스크층(36) 패턴을 형성한다.
그다음 상기 게이트전극(34)과 하드마스크층(36) 패턴의 측벽에 절연 스페이서(38)를 형성하고, 상기 구조의 전표면에 BPSG 등의 재질로된 제1층간절연막(40)을 형성한 후, 상기 셀영역에서 랜딩플러그 콘택으로 예정되어있는 부분상의 제1층간절연막(40)을 제거하여 랜딩플러그 콘택홀들을 형성하고, 상기 콘택홀을 메우는 랜딩플러그(42)들을 형성한 후, 상기 구조의 전표면에 BPSG나 고밀도 플라즈마 산화막 재질의 제2층간절연막(44)을 형성한다. 여기서 상기 절연 스페이서(38)는 질화막 단일 막이거나, 질화막-산화막-질화막의 적층 구조로 형성하고, 상기 랜딩플러그(42)는 다결정실리콘층으로 형성한다.
그후, 상기 주변회로영역에서비트라인 콘택으로 예정되어있는 부분, 예를 들 어 N+ 영역과, P+ 영역 및 게이트전극(34) 상부의 절연막들을 순차적으로 제거하여 주변회로영역 비트라인 콘택홀들을 형성하고, 셀영역의 랜딩플러그(42)들중 비트라인 콘택으로 예정되어 있는 부분상의 제2층간절연막(44)을 제거하여 셀영역 비트라인 콘택홀들을 형성한다. (도 5a 참조).
그다음 콘택홀 내의 자연산화막 제거를 위한 세정공정을 실시하고, 상기 구조의 전표면에 장벽금속층(46)을 TaTaN 또는 W/WN 등의 적층 구조로 CVD 또는 PVD 방법으로 형성하고, N+ 영역과 게이트전극(34)에서의 비트라인 콘택 저항이 최소가 되는 정도의 두께로 형성하며, 장벽금속층(46)은 PVD 에서는 0-500℃ 정도의 온도에서 형성하고, CVD 공정에서는 450-800℃ 정도의 온도에서 형성한다.
그후, 상기 주변회로영역에서 비트라인 콘택 저항이 낮은 N+ 영역과 게이트전극(34) 부위의 콘택홀을 감광막 패턴(48)으로 보호하고, 상기 노출되는 장벽금속층(46)에 질소 이온을 주입하여 장벽금속층과 하부물질층 사이의 계면에 발생할 수 있는 불순물을 방지하고, P+ 영역에서 장벽금속층과 반도체 기판간의 반응을 억제하여 불순물 발생을 최소화하고 B의 확산을 억제시켜 콘택 저항을 감소시킨다. 이때 상기 질소 이온주입은 10-50keV의 에너지로, 1E13-1E16 정도의 도즈로 실시한다. (도 5b 참조).
그다음 상기 감광막 패턴(48)을 제거하고, 실리사이드 형성을 위한 급속열처리 공정을 600-900℃에서, 10초-10분 정도 실시하되, 온도 변화속도는 5-90℃/초 정도로 실시하고, 상기 콘택홀을 메우는 비트라인(50)을 W 등으로 형성한다. (도 5c 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 셀영역과 주변회로영역에 함께 비트라인 콘택을 형성하는 공정에서 장벽금속층에 질소 이온을 주입하여 하부 산화막 재질의 층간 절연막 및 반도체 기판에서의 불순물 생성을 억제하고, 후속 급속열처리 공정과 비트라인 형성공정에서 콘택 저항이 감소되어 소자의 동작 특성이 향상되고, 인접 배선과의 단락이 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (8)

  1. 셀영역과 주변회로영역을 구비하는 반도체기판상에 게이트산화막을 형성하는 공정과,
    상기 게이트산화막상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성하는 공정과,
    상기 게이트전극과 하드마스크층 패턴의 측벽에 절연 스페이서를 형성하는 공정과,
    상기 구조상에 랜딩플러그를 구비하는 제1층간절연막을 형성하는 공정과,
    상기 구조의 전표면에 제2층간절연막을 형성하는 공정과,
    상기 주변회로영역과 셀영역에서 비트라인 콘택으로 예정되어있는 부분을 오픈하여 비트라인 콘택홀을 형성하는 공정과,
    상기 구조의 전 표면에 Ta/TaN 또는 W/WN 재질로 된 장벽금속층을 형성하는 공정과,
    상기 장벽금속층에 질소 이온을 주입하는 공정과,
    상기 콘택홀을 메우는 비트라인을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 주변회로영역은 N+ 영역과, P+ 영역 및 게이트전극 상부에 비트라인 콘택이 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 절연 스페이서는 질화막 단일 막이거나, 질화막-산화막-질화막의 적층 구조로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 질소 이온주입은 N+ 영역 및 게이트전극 상부의 장벽금속층을 마스킹하는 감광막 패턴을 형성하고 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 장벽금속층은 CVD 또는 PVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 장벽금속층은 PVD 공정에서는 0-500℃ 정도의 온도에서 형성하고, CVD 공정에서는 450-800℃ 온도에서 형성하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 질소 이온주입 공정 후 실리사이드 형성을 위한 급속열처리 공정을 600-900℃에서, 10초-10분 실시하되, 온도 변화속도는 5-90℃/초 로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
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