KR20170085263A - 수직형 메모리 소자 및 그 형성 방법 - Google Patents

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Abstract

수직형 메모리 소자는, 기판의 상면으로부터 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되고, 상기 제2 방향과 수직한 제3 방향으로 제1 폭을 갖는 복수의 워드 라인들이 구비된다. 상기 최상부 워드 라인들 상에, 가장자리 부위에 개구부를 포함하고, 상기 개구부가 형성되지 않는 부위는 상기 제3 방향으로 상기 제1 폭을 갖는 더미 워드 라인이 구비된다. 상기 더미 워드 라인 상에 나란하게 한 층으로 배치되고, 상기 제1 폭보다 좁은 제2 폭을 갖는 제1 및 제2 셀 선택 라인이 구비된다. 상기 워드 라인들, 더미 워드 라인 및 셀 선택 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들이 구비된다. 상기 더미 워드 라인은 상기 제1 및 제2 셀 선택 라인과 다른 형상을 가짐으로써 전기적 신호가 정상적으로 전달될 수 있다.

Description

수직형 메모리 소자 및 그 형성 방법{A VERTICAL MEMORY DEVICE AND METHODS OF FORMING THE SAME}
본 발명은 수직형 메모리 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 수직 방향으로 적층된 게이트 패턴을 포함하는 수직형 메모리 소자 및 그 형성 방법에 관한 것이다.
메모리 소자의 고집적화를 위하여 3차원으로 수직 배열되는 메모리 셀들을 구비하는 수직형 메모리 소자들이 제안되고 있다. 상기 수직형 메모리 소자들은 각 메모리 셀들이 수직 방향으로 적층된 구조를 가지기 때문에, 수직 방향으로 적층된 각 셀들에 전기적 신호를 인가해주어야 한다. 그러므로, 상기 셀들에 전기적 신호를 인가하기 위한 패드 구조물이 요구될 수 있다.
본 발명의 일 과제는 수직형 메모리 소자를 제공하는 데 있다.
본 발명의 일 과제는 수직형 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 소자는, 기판의 상면으로부터 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되고, 상기 제2 방향과 수직한 제3 방향으로 제1 폭을 갖는 복수의 워드 라인들이 구비된다. 상기 최상부 워드 라인들 상에 구비되고, 가장자리 부위에 개구부를 포함하고, 상기 개구부가 형성되지 않는 부위는 상기 제3 방향으로 상기 제1 폭을 갖는 더미 워드 라인이 구비된다. 상기 더미 워드 라인 상에 나란하게 한 층으로 배치되고, 상기 제1 폭보다 좁은 제2 폭을 갖는 제1 및 제2 셀 선택 라인이 구비된다. 상기 워드 라인들, 더미 워드 라인 및 셀 선택 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들이 구비된다.
예시적인 실시예들에 있어서, 상기 개구부는 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 개구부의 제1 단부는 상기 제1 및 제2 셀 선택 라인의 일 단부와 대향하고, 상기 개구부의 제2 단부는 상기 셀 선택 라인의 일 단부 및 상기 더미 워드 라인의 일 단부 사이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 셀 선택 라인들 사이에는 상기 제2 방향으로 연장되는 컷팅 영역이 포함되고, 상기 개구부는 상기 컷팅 영역의 일부분과 대향할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 셀 선택 라인들의 제3 방향의 폭들과 그 사이의 컷팅 영역의 상기 제3 방향 폭의 합은 상기 제1 폭과 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 셀 선택 라인들 상에 한 층으로 배치되고, 상기 제2 폭을 갖는 제3 및 제4 셀 선택 라인들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 셀 선택 라인들 사이와 상기 제3 및 제4 셀 선택 라인들 사이에는 상기 제2 방향으로 연장되는 컷팅 영역이 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 워드 라인은 제1 방향으로 복수개가 적층되고, 상기 복수의 더미 워드 라인들 중 일부 더미 워드 라인에만 개구부가 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 워드 라인들 중에서 최하부의 셀 선택 라인의 바로 아래에 위치하는 적어도 하나의 더미 워드 라인에는 상기 개구부가 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 개구부를 포함하는 더미 워드 라인들이 적층 수는 상기 셀 선택 라인의 적층 층수와 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들, 더미 워드 라인 및 셀 선택 라인들의 상기 제2 방향의 가장자리는 계단 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들, 더미 워드 라인 및 셀 선택 라인들 각각의 제2 방향 가장자리 상부면과 접촉하는 콘택 플러그들이 더 포함될 수 있다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 소자는, 기판의 상면으로부터 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되고, 상기 제2 방향과 수직한 제3 방향으로 제1 폭을 갖는 복수의 홀수층 게이트 패턴들이 구비된다. 상기 홀수층 게이트 패턴들의 제1 방향의 사이에 배치되고, 상기 제3 방향으로 제1 폭을 갖고 상기 홀수층 게이트 패턴의 가장자리 상부면을 노출하기 위한 덴트부를 포함하는 짝수층 게이트 패턴들이 구비된다. 상기 최상부 게이트 패턴 상에, 가장자리 부위에 홀을 포함하는 제1 더미 워드 라인이 구비된다. 상기 제1 더미 워드 라인 상에, 상기 제1 더미 워드 라인의 가장자리 상부면을 노출하기 위한 덴트부를 포함하고, 상기 홀과 일부 오버랩되면서 제2 방향으로 연장되는 제1 개구부를 포함하고, 상기 제1 개구부가 형성되지 않는 부위는 상기 제3 방향으로 상기 제1 폭을 갖는 제2 더미 워드 라인이 구비된다. 상기 제2 더미 워드 라인 상에 나란하게 한 층으로 배치되고, 상기 제1 폭보다 좁은 제2 폭을 갖는 제1 및 제2 셀 선택 라인들이 구비된다. 상기 제1 및 제2 셀 선택 라인들 상에 나란하게 한 층으로 배치되고, 상기 제2 폭을 갖는 제3 및 제4 셀 선택 라인이 구비된다. 상기 워드 라인들, 제1 및 제2 더미 워드 라인 및 제1 내지 제4 셀 선택 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들이 구비된다.
예시적인 실시예들에 있어서, 상기 제1 개구부의 제1 단부는 상기 제3 및 제4 셀 선택 라인의 일 단부와 대향하고, 상기 제1 개구부의 제2 단부는 상기 제2 더미 워드 라인의 덴트부와 연통될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 셀 선택 라인들 사이와 상기 제3 및 제4 셀 선택 라인들 사이에는 상기 제2 방향으로 연장되는 컷팅 영역이 포함되고, 상기 제1 개구부 및 홀은 상기 컷팅 영역의 일부분과 대향할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구부는 상기 홀보다 상기 제2 방향으로 더 길게 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 홀의 제1 단부는 상기 제 1 및 제2 셀 선택 라인의 일 단부와 대향하고, 상기 홀의 제2 단부는 상기 제1 및 제2 셀 선택 라인의 일 단부 및 상기 제1 더미 워드 라인의 일 단부 사이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 홀의 제2 단부와 상기 제1 개구부의 제2 단부는 상기 제1 방향으로 나란하게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 홀수층 게이트 패턴들과 제2 더미 워드 라인의 제2 방향의 가장자리는 계단 형상을 갖고, 상기 짝수층 게이트 패턴들과 제1 더미 워드 라인의 제2 방향의 가장자리는 계단 형상을 갖고, 각 층 계단에는 2개 층의 게이트 패턴이 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 셀 선택 라인과 제3 셀 선택 라인의 단부와 상기 제2 셀 선택 라인과 제4 셀 선택 라인의 가장자리는 각각 계단 형상을 갖고, 각 층 계단에는 한 층의 셀 선택 라인이 포함될 수 있다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 소자는, 제1 폭을 갖는 제1 및 제2 선택 라인들이 구비된다. 상기 제1 및 제2 선택 라인들 아래에 배치되고, 상기 제1 및 제2 선택 라인들 사이의 컷팅부의 적어도 일부와 수직 방향으로 대향하는 개구부를 포함하고, 상기 개구부가 형성되지 않는 부위는 상기 제1 폭보다 넓은 제2 폭을 갖는 더미 워드 라인이 구비된다. 상기 더미 워드 라인 아래에 배치되는 워드 라인들이 구비되다. 상기 워드 라인들, 더미 워드 라인 및 제1 내지 제4 셀 선택 라인들을 수직 방향으로 관통하여 기판 상에 구비되는 수직 채널 구조물들이 구비된다.
예시적인 실시예들에 있어서, 상기 더미 워드 라인은 상기 제1 및 제2 선택 라인들과 다른 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 더미 워드 라인은 상기 워드 라인들과 다른 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 개구부는 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 개구부의 제1 단부는 상기 제1 및 제2 셀 선택 라인의 일 단부와 대향하고, 상기 개구부의 제2 단부는 상기 셀 선택 라인의 일 단부 및 상기 더미 워드 라인의 일 단부 사이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들은 상기 제2 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들은 상기 수직 방향으로 적층되고, 상기 워드 라인들의 가장자리는 계단형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들은 홀수층의 워드 라인들 및 짝수층 워드 라인들이 번갈아 배치되고, 상기 짝수층 워드 라인은 상기 홀수층 게이트 패턴의 가장자리 상부면을 노출하기 위한 덴트부를 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법으로, 기판 상에, 기판의 상면으로부터 수직한 제1 방향으로 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성한다. 상기 몰드 구조물에서 셀 선택 워드 라인의 컷팅 영역에 해당되는 절연막 및 희생막 부위를 선택적으로 식각하여 제2 방향으로 연장되는 제1 컷팅부를 형성한다. 상기 몰드 구조물의 가장자리를 단계적으로 식각하여, 가장자리 부위가 계단 형상을 갖는 예비 계단형 몰드 구조물을 형성한다. 상기 예비 계단형 몰드 구조물을 관통하는 수직 채널 구조물을 형성한다. 상기 예비 계단형 몰드 구조물을 상기 제2 방향으로 절단하여, 계단형 몰드 구조물을 형성한다. 그리고, 상기 계단형 몰드 구조물의 희생막을 도전 물질로 대체하여, 워드 라인들, 개구부를 포함하는 더미 워드 라인 및 제1 및 제2 선택 라인을 포함하는 게이트 패턴들을 형성한다. 상기 개구부는 상기 제1 컷팅부의 적어도 일부와 대향한다.
예시적인 실시예들에 있어서, 상기 컷팅부를 형성한 이 후에, 상기 몰드 구조물의 최상부 1층의 층간 절연막 및 희생막의 일부분을 제거하여 단차부 및 비단차부를 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 단차부 및 비단차부는 상기 몰드 구조물의 가장자리에 위치하고, 상기 제2 방향과 수직한 제3 방향으로 교대로 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 계단형 몰드 구조물을 상기 제2 방향으로 절단하는 것은, 상기 단차부의 중심 및 비단차부의 중심 부위를 각각 절단할 수 있다.
예시적인 실시예들에 있어서, 상기 몰드 구조물의 가장자리를 단계적으로 식각하여, 예비 계단형 몰드 구조물을 형성하는 공정은, 상기 몰드 구조물의 가장자리를 노출하는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 이용하여 노출된 2층의 층간 절연막 및 희생막을 식각하고, 상기 제1 포토레지스트 패턴의 표면 일부를 트리밍하여 제2 포토레지스트 패턴을 형성하고, 그리고, 상기 제2 포토레지스트 패턴을 이용하여 노출된 2층의 층간 절연막 및 희생막을 식각하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 몰드 구조물의 가장자리를 단계적으로 식각하여, 예비 계단형 몰드 구조물을 형성하는 공정에서, 상기 컷팅부에 의해 노출되는 희생막 부위도 함께 식각되어 상기 희생막 부위에 예비 개구부가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 패턴들을 형성한 다음, 상기 게이트 패턴들을 덮는 층간 절연막을 형성하고, 그리고, 상기 게이트 패턴들의 가장자리 부위와 접촉하는 콘택 플러그들을 형성할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 상기 선택 워드 라인 아래에 위치하는 더미 워드 라인은 개구부를 포함하며 분리되지 않을 수 있다. 따라서, 상기 더미 워드 라인을 통해 전기적 신호가 정상적으로 전달될 수 있고, 이로인해 전기적 불량이 감소될 수 있다.
도 1 및 2는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 사시도 및 평면도이다.
도 3a, 도3b 및 도 3c는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도들이다.
도 4, 도 5a 내지 12c, 도 13, 도 14, 도 15a 내지 도 16d, 도 17, 도 18a 내지 도 19d는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도, 평면도 및 사시도이다.
도 20 및 도 21은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 평면도 및 단면도이다.
도 22 및 도 23은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 사시도 및 평면도이다.
도 24a, 도 24b 및 도 24c는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도들이다.
도 25a 내지 도 30b는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 평면도이다.
도 32는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 평면도이다.
도 33a 및 도 33b는 예시적인 실시예에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 34는 예시적인 실시예에 따른 수직형 메모리 소자를 나타내는 사시도이다.
도 35는 예시적인 실시예에 따른 수직형 메모리 소자를 나타내는 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 및 2는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 사시도 및 평면도이다. 도 3a, 도3b 및 도 3c는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도들이다.
구체적으로, 도 1은 상기 수직형 메모리 소자의 일부를 나타내는 사시도이다. 도 2는 상기 수직형 메모리 소자에서 게이트 패턴들을 나타내는평면도이다. 도 3a는 도 1에 표시된 I-I'라인을 절단한 것이고, 도 3b는 도 1에 표시된 II-II'라인을 절단한 것이고, 도 3c는 도 1에 표시된 III-III'라인을 따라 절단한 것이다.
이하에서, 기판 상면으로부터 실질적으로 수직하게 돌출되는 방향을 상기 제1 방향으로 정의한다. 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하게 적용될 수 있다. 설명의 편의를 위하여, 도 1에는 콘택 플러그, 층간 절연막, 수직 채널 구조물 등이 생략되었다.
도 1 및 2, 도 3a 내지 도 3c를 참조하면, 메모리 셀들이 형성되는 셀 영역(A)과 상기 셀들을 연결하기 위한 배선들이 형성되는 배선 영역(B)을 포함하는 기판이 마련된다. 상기 배선 영역(B)은 상기 셀 영역(A)의 양 측 가장자리 부위에 위치할 수 있다.
상기 셀 영역의 기판(100)에는 상기 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장되는 수직 채널 구조물(138)이 구비된다. 상기 수직 채널 구조물(138)을 감싸며 상기 제1 방향을 따라 적층되는 게이트 패턴들(142a, 142b, 142c, 142d, 142e, 142f, 142g, 142h)을 포함하는 게이트 패턴 구조물(150)이 구비된다. 상기 게이트 패턴들(142a~142h)은 상기 제1 방향으로 서로 이격되며, 상기 게이트 패턴들(142a~142h)의 제1 방향 사이에는 절연막들(106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h)이 구비될 수 있다. 상기 게이트 패턴들(142a~142h)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 게이트 패턴 구조물(150)의 제2 방향의 단부는 상기 제1 방향으로 계단 형상을 가질 수 있다. 즉, 상기 배선 영역에는 상기 게이트 패턴 구조물(150)이 계단 형상을 갖도록 각 층에서의 게이트 패턴들의 길이가 다를 수 있다. 이하에서, 상기 배선 영역에서의 상기 게이트 패턴 구조물(150)은 계단부라고 하면서 설명한다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 상기 기판(100) 상에는 패드 절연막(102)이 구비될 수 있다.
상기 수직 채널 구조물(138)은 채널(132), 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물(130) 및 매립 절연 패턴(134)을 포함할 수 있다. 상기 수직 채널 구조물(138)은 상기 게이트 패턴 구조물(150)을 관통하며 상기 제1 방향으로 연장될 수 있다.
상기 채널(132)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 채널(132)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
상기 매립 절연 패턴(134)은 상기 채널의 내부 공간에 구비될 수 있다. 상기 매립 절연 패턴(134)은 필라(pillar) 형상을 가질 수 있다. 상기 매립 절연 패턴(134)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 상기 채널(132)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 매립 절연 패턴(134)은 생략될 수 있다.
상기 터널 절연막, 전하 저장막 및 블록킹 유전막을 포함하는 구조물(130)은 상기 채널(132)의 외측벽 상에 순차적으로 적층될 수 있다. 상기 구조물(130)은 상기 채널(132)의 외측벽을 감싸도록 형성될 수 있다. 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다.상기 전하 저장막은 실리콘 질화물을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
예시적인 실시예에서, 기판(100)의 상면 및 상기 수직 채널 구조물(138) 사이에는 반도체 패턴(124)이 더 포함될 수 있다. 상기 반도체 패턴(124)은 상기 기판(100)의 상기 상면과 접촉할 수 있다. 상기 반도체 패턴(124)은 필라 형상을 가질 수 있으며, 상기 반도체 패턴(124) 상면에 상기 수직 채널 구조물(138)이 형성될 수 있다.
상기 채널(132), 구조물(130) 및 매립 절연 패턴(134) 상에는 패드 패턴(136)이 형성될 수 있다. 상기 패드 패턴(178)은 예를 들면, 상기 수직형 메모리 소자의 비트 라인과 전기적으로 연결될 수 있다.
상기 게이트 패턴들(142)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line), 더미 워드 라인 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예시적인 실시예에서, 최하층의 적어도 하나의 게이트 패턴은 상기 GSL로 제공될 수 있으며, 최상층의 적어도 하나의 게이트 패턴은 상기 SSL로 제공될 수 있다. 상기 SSL 아래에는 적어도 하나의 게이트 패턴은 더미 워드 라인이 제공될 수 있다. 또한, 상기 더미 워드 라인 및 상기 SSL 사이의 게이트 패턴들은 워드 라인으로 제공될 수 있다. 예시적인 실시예에서, 상기 GSL은 상기 반도체 패턴(124)을 둘러싸면서 연장될 수 있다.
이하에서, 기판(100) 상에 형성되는 각 게이트 패턴들(142)은 기판으로부터 차례로 GSL(142a), 제1 워드 라인(142b), 제2 워드 라인(142c), 제3 워드 라인(142d), 제1 더미 워드 라인(142e), 제2 더미 워드 라인(142f), 제1 SSL 라인(142g) 및 제2 SSL 라인(142h)으로 제공되는 것으로 설명한다.
상기 GSL(142a), 제1 워드 라인(142b), 제2 워드 라인(142c), 제3 워드 라인(142d), 제1 더미 워드 라인(142e), 제2 더미 워드 라인(142f)은 상기 제3 방향으로 제1 폭(W1)을 가질 수 있다.
상기 제1 및 제2 SSL 라인들(142g, 142h)은 각각 상기 워드 라인들(142b, 142c, 142d) 및 더미 워드 라인들(142e, 142f)의 제3 방향의 중심부를 상기 제2 방향을 따라 절단한 것과 같은 형상을 가질 수 있다. 즉, 상기 제2 더미 워드 라인(142f) 상에는 상기 제3 방향으로 2개의 제1 SSL 라인(142g) 및 2개의 제2 SSL 라인(142h)이 각각 형성될 수 있다. 따라서, 하나의 제1 및 제2 SSL 라인들(142g, 142h)은 상기 워드 라인들(142b, 142c, 142d) 및 더미 워드 라인들(142e, 142f)의 상기 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)의 1/2보다 작을 수 있다.
상기 게이트 패턴(142a~142h)은 예를 들면, 텅스텐과 같은 금속, 금속 실리사이드 및/또는 금속 질화물을 포함할 수 있다. 일부 예시적인 실시예들에 있어서, 상기 게이트 패턴(142a~142h)은 텅스텐을 포함할 수 있다. 다른 예로, 게이트 패턴(142a~142h)은 폴리실리콘을 포함할 수도 있다.
상기 절연막(106a~106h)은 실리콘 산화물을 포함할 수 있다.
이하에서는, 상기 게이트 패턴 구조물(150)의 제2 방향 가장자리의 계단부를 설명한다.
상기 게이트 패턴 구조물(150)의 계단부는 홀수층의 제1 계단부와 짝수층의 제2 계단부가 포함될 수 있다.
상기 제1 계단부는 각각 2층의 게이트 패턴들을 포함하여 홀수층 워드 라인(142a, 142c) 및 홀수층 더미 워드 라인(142e)의 상부 가장자리가 노출되는 계단을 포함할 수 있다. 상기 홀수층 워드 라인(142a, 142c) 및 홀수층 더미 워드 라인(142e)의 제2 방향의 가장자리에는 덴트부가 포함되지 않을 수 있다. 즉, 상기 제1 계단부는 상기 SSL 및 제2 워드 라인(142a, 142c)과 상기 제1 더미 워드 라인(142e)의 상부 가장자리가 노출되고 각 계단층 내에는 2층의 게이트 패턴들이 포함될 수 있다.
상기 제2 계단부는 각각 2층의 게이트 패턴들을 포함하여 짝수층 워드 라인(142b, 142d) 및 짝수층 더미 워드 라인(142f)의 상부 가장자리가 노출되는 계단을 포함할 수 있다. 상기 짝수층 워드 라인 및 짝수층 더미 워드 라인의 제2 방향의 가장자리에는 덴트부(149)를 포함할 수 있다. 상기 덴트부를 통해 하부에 위치하는 홀수층 워드 라인(142a, 142c) 및 홀수층 더미 워드 라인(142e)의 가장자리가 노출될 수 있다. 즉, 상기 제2 계단부는 상기 제1 및 제3 워드 라인(142b, 142d)과 상기 제2 더미 워드 라인(142f)의 상부 가장자리가 노출되고 각 계단층 내에는 2층의 게이트 패턴들이 포함될 수 있다.
한편, 상기 제1 SSL 라인(142g) 및 제2 SSL 라인(142h)은 한 층의 계단 형상을 가질 수 있다. 즉, 상기 제1 SSL 라인(142g)은 하부 계단이 되고, 상기 제2 SSL 라인(142h)은 상부 계단이 될 수 있다.
도 2에 도시된 것과 같이, 상기 제2 SSL 라인(142h)은 상기 제2 방향으로 제1 지점(P1)까지 연장될 수 있다. 상기 제2 SSL 라인(142h)은 상기 제3 방향으로 서로 이격되면서 2개가 구비될 수 있다. 상기 제2 SSL 라인들(142h) 사이에는 SSL 컷팅부(146)가 구비될 수 있다.
상기 제1 SSL 라인(142g)은 상기 제2 SSL 라인(142h) 아래에 구비되고, 상기 제2 SSL 라인(142h)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제1 SSL 라인(142g)은 상기 제2 방향으로 제2 지점(P2)까지 연장될 수 있다.상기 제1 SSL 라인(142g)은 상기 제3 방향으로 서로 이격되면서 2개가 구비될 수 있다. 상기 제1 SSL 라인들(142g) 사이에는 SSL 컷팅부(146)가 구비될 수 있다. 예시적인 실시예에서, 상기 SSL 컷팅부(146)는 상기 제2 지점과 제3 지점 사이 부위인 컷팅 지점(C1)까지 연장될 수 있다.
상기 제2 더미 워드 라인(142f)은 상기 제1 SSL 라인(142g) 아래에 구비되고, 상기 제1 SSL 라인(142g)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제2 더미 워드 라인(142f)은 상기 제2 방향으로 제3 지점(P3)까지 연장될 수 있다.
상기 제2 더미 워드 라인(142f)은 가장자리 부분에는 덴트부(149)가 포함될 수 있다. 상기 덴트부(149)에 의해 상기 제2 더미 워드 라인(142f)의 가장자리 부위는 돌출되는 형상을 가질 수 있다.
상기 제2 더미 워드 라인(142f)의 덴트부(149)를 통해 하부의 제1 더미 워드 라인(142e)의 가장자리 상부면이 노출될 수 있다. 예시적인 실시예에서, 상기 덴트부(149)의 일 단부는 상기 제2 지점(P2)과 대향할 수 있다.
또한, 상기 제2 더미 워드 라인(142f)은 가장자리 부분이 상기 제2 방향으로 식각된 제1 개구부(148a)가 포함될 수 있다. 상기 제1 개구부(148a)는 상기 제2 SSL 라인(142h)의 단부로부터 상기 가장자리 부위로 향하도록 상기 제2 방향으로 연장될 수 있다. 상기 제1 개구부(148a)는 상기 SSL 컷팅부(146)의 일부와 오버랩될 수 있다.
상기 제1 개구부(148a)의 제1 단부는 상기 제1 지점(P1)과 대향할 수 있고, 상기 제1 개구부(148a)의 제2 단부는 상기 컷팅 지점(P2)과 대향할 수 있다. 상기 제1 개구부(148a)의 제2 단부는 상기 제2 더미 워드 라인(142f)의 덴트부(149)와 연통될 수 있다.
상기 제2 더미 워드 라인(142f)은 상기 제1 및 제2 SSL 라인들(142h, 142g)과 다른 형상을 가질 수 있다. 또한, 상기 제2 더미 워드 라인(142f)은 하부에 형성되는 워드 라인들(142b, 142c, 142d)과도 다른 형상을 가질 수 있다. 즉, 상기 제2 더미 워드 라인(142f)은 상기 제1 및 제2 SSL 라인들(142h, 142g)과 같이 상기 제2 방향을 따라 완전하게 절단되지 않는다. 상기 제2 더미 워드 라인(142f)에서 상기 제1 개구부(148a)가 형성되지 않는 부위는 상기 제1 폭(W1)을 가지면서 상기 제2 방향으로 연장될 수 있다.
상기 제1 더미 워드 라인(142e)은 상기 제2 더미 워드 라인(142f) 아래에 구비되고, 상기 제1 더미 워드 라인(142e)은 상기 제2 방향으로 제3 지점(P3)까지 연장될 수 있다. 상기 제1 더미 워드 라인(142e)은 상기 제1 폭을 가지면서 연장될 수 있다.
상기 제1 더미 워드 라인(142e)은 홀 형상을 갖는 제2 개구부(148b)가 포함될 수 있다. 상기 제2 개구부(148b)는 상기 제1 SSL라인(142g)의 단부로부터 상기 제2 방향으로 연장될 수 있다.
상기 제2 개구부(148b)의 제1 단부는 상기 제2 지점(P2)과 대향할 수 있고, 상기 제2 개구부(148b)의 제2 단부는 상기 컷팅 지점(C1)과 대향할 수 있다. 즉, 상기 제2 개구부(148b)의 제2 단부는 상기 제1 더미 워드 라인(142e)의 제1 방향의 끝부분인 상기 제3 지점(P3)과 이격될 수 있다. 또한, 상기 제2 개구부(148b)의 제2 단부는 상기 제2 더미 워드 라인(142f)의 덴트부(149)의 일부와 오버랩될 수 있다.
상기 제1 더미 워드 라인(142e)은 덴트부를 포함하지 않는다. 따라서, 상기 제2 더미 워드 라인(142f)의 덴트부(149)를 통해 상기 제1 더미 워드 라인(142e)의 가장자리 상부가 노출될 수 있다.
이와같이, 상기 제1 더미 워드 라인(142e)은 상기 제1 및 제2 SSL 라인들(142h, 142g)과 다른 형상을 가질 수 있다. 상기 제1 더미 워드 라인(142e)은 하부에 형성되는 워드 라인들(142b, 142c, 142d)과도 다른 형상을 가질 수 있다. 또한, 상기 제1 더미 워드 라인(142e)은 상기 제2 더미 워드 라인(142f)과도 다른 형상을 가질 수 있다. 즉, 상기 제2 더미 워드 라인(142f)은 상기 제1 및 제2 SSL 라인들(142h, 142g)과 같이 상기 제2 방향을 따라 완전하게 절단되지 않는다. 상기 제2 더미 워드 라인(142f)에서 상기 제1 개구부(148a)가 형성되지 않는 부위는 상기 제1 폭(W1)을 가지면서 상기 제2 방향으로 연장될 수 있다.
상기 제3 워드 라인(142d)은 상기 제1 더미 워드 라인(142e) 아래에 위치하고, 상기 제1 더미 워드 라인(142e)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제3 워드 라인(142d)은 상기 제2 방향으로 제4 지점(P4)까지 연장될 수 있다. 상기 제3 워드 라인(142d)은 하부의 제2 워드 라인(142c)의 가장자리 상부면을 노출시키기 위한 덴트부(149)를 포함할 수 있다. 상기 제3 워드 라인(142d)에서, 상기 덴트부(149)가 형성되는 부위에서 상기 제2 방향으로 길이는 상기 덴트부가 형성되지 않는 부위에서의 상기 제2 방향으로 길이보다 짧을 수 있다. 예시적인 실시예에서, 상기 덴트부(149)의 일 단부는 상기 제3 지점(P3)과 대향할 수 있다.
상기 제2 워드 라인(142c)은 상기 제3 워드 라인(142d) 아래에 위치하고, 상기 제2 방향으로 제4 지점(P4)까지 연장될 수 있다.
상기 제2 워드 라인(142c)은 덴트부를 포함하지 않는다. 따라서, 상기 제2 워드 라인(142c)의 덴트부(149)를 통해 상기 제2 워드 라인의 가장자리 상부가 노출될 수 있다.
상기 제2 워드 라인(142c) 아래에 제1 워드 라인(142b) 및 GSL(142a)이 구비될 수 있다. 상기 제1 워드 라인(142b) 및 GSL(142a)은 상기 제2 및 제3 워드 라인(142c, 142d)과 각각 동일한 형상을 가질 수 있으며, 제2 방향의 가장자리가 계단 형상을 가질 수 있다.
상기 제1 및 제2 더미 워드 라인(142e, 142f)은 상기 반도체 소자에서 실질적인 워드 라인으로 제공되지 않는다. 다만, 전기적 신호를 전달하는 배선의 역할을 할 수 있다.
상기 게이트 패턴 구조물(150)을 덮는 제1 층간 절연막이 구비되고, 상기 제1 층간 절연막 상에 제2 층간 절연막(121)이 구비될 수 있다. 상기 제1 및 제2 층간 절연막(121)은 실리콘 산화물을 포함할 수 있다.
상기 제1 및 제2 층간 절연막(120, 121)을 관통하여 상기 GSL(142a), 제1 내지 제3 워드 라인(142b, 142c, 142d), 제1 및 제2 더미 워드 라인(142e, 142f), 제1 SSL, 제2 SSL(142g, 142h)의 가장자리의 노출되는 단부와 각각 접촉하는 콘택 플러그들(154a, 154b, 154c, 154d, 154e, 154f, 154g)이 구비될 수 있다.
예시적인 실시예에서, 상기 GSL(142a), 제2 워드 라인(142c), 제1 더미 워드 라인(142e) 및 제1 SSL(142g)은 각 덴트부(149)를 통해 노출되는 상부에 각각 제1, 제3, 제5 및 제7 콘택 플러그들(154a, 154c, 154e, 154g)이 형성될 수 있다. 또한, 상기 제1 워드 라인(142b), 제3 워드 라인(142d), 제2 더미 워드 라인(142f) 및 제2 SSL(142h)은 각 덴트부에 의해 돌출되는 부위의 상부에 각각 제2, 제4, 제6 및 제8 콘택 플러그들(154b, 154d, 154f, 154h)이 형성될 수 있다.
상기 제2 더미 워드 라인이 상기 SSL 컷팅부(146) 아래로 절단되어 2개의 더미 워드 라인으로 분리되는 경우, 상기 제6 콘택 플러그(154f)를 통해 상기 제2 더미 워드 라인으로 인가되는 전기적 신호가 플로팅될 수 있다.
그러나, 본 실시예에 따른 상기 제2 더미 워드 라인(142e)은 상기 제1 지점(P1)을 단부로 하는 제1 개구부(148a)를 포함하고 있어서, 2개의 더미 워드 라인으로 분리되지 않을 수 있다. 그러므로, 상기 제6 콘택 플러그(154f)를 통해 상기 제2 더미 워드 라인(142e)으로 인가되는 전기적 신호는 상기 제2 더미 워드 라인(142e)의 분리되지 않은 부분을 통해 전달되므로 플로팅되지 않을 수 있다. 따라서, 상기 전기적 신호는 상기 제2 더미 워드 라인(142e)을 통해 정상적으로 전달될 수 있고, 이로인해 전기적 불량이 감소될 수 있다.
도 1, 2, 3a 및 3c에서는 설명의 편의를 위해, 게이트 패턴들(142a~142h)이 총 8개 층으로 배치되는 것으로 도시하였으나, 게이트 패턴들(142a~142h)은 회로 설계 디자인 및/또는 상기 수직형 메모리 소자의 용량 또는 집적도를 고려하여 16개 층, 24개 층, 32개 층, 64개 층, 128개 층 등과 같은 고층 구조로 적층될 수도 있다.
또한, 상기 게이트 패턴 구조물(150)은 복수개가 구비될 수 있으며, 상기 제3 방향으로 이격되면서 나란하게 배치될 수 있다. 상기 게이트 패턴 구조물들(150)의 제3 방향 사이에는 상기 제2 방향으로 연장되는 트렌치(140)가 포함되며, 상기 트렌치(140) 내부에는 절연 패턴(도시안됨)이 구비될 수 있다. 상기 절연 패턴(도시안됨)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
상기 절연 패턴 아래의 기판(100)에는 불순물 영역(도시안됨)이 형성될 수 있다. 상기 불순물 영역은 상기 제2 방향으로 연장하며, 상기 수직형 메모리 소자의 공통 소오스 라인(common source line: CSL)으로 제공될 수 있다.
일부 실시예들에 있어서, 상기 절연 패턴을 관통하며 불순물 영역과 전기적으로 연결되는 CSL이 더 형성될 수도 있다.
도 4, 도 5a 내지 도 12c, 도 13, 도 14, 도 15a 내지 도 16d, 도 17, 도 18a 내지 도 19d는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도, 평면도 및 사시도이다.
구체적으로, 도 5a 내지 도 12c, 도 15a 내지 도 16c, 도 18a 내지 도 16c에서, 각 a도는 비단차부의 단면이고, 각 b도는 단차부의 단면이고, 각 c도는 SSL 컷팅부의 단면을 나타낸다. 즉, 각 a도는 도 1에 표시된 I-I'라인 부위를 절단한 것이고, 각 b도는 도 1에 표시된 II-II'라인 부위를 절단한 것이고, 각 c도는 도 1에 표시된 III-III'라인 부위를 절단한 것이다. 각 사시도에서는 수직 채널 구조물, 층간 절연막등의 일부 요소들이 생략될 수 있다.
도 4를 참조하면, 기판(100) 상에 패드 절연막(102)을 형성한다. 상기 패드 절연막(102) 상에 희생막(104) 및 절연막(106)을 교대로 반복적으로 적층하여 몰드 구조물(107)을 형성할 수 있다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 기판(100)은 셀 영역(A)과 패드 영역(B)을 포함할 수 있다.
상기 패드 절연막(102) 및 절연막들(106)은 실리콘 산화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 상기 희생막들(104)은 절연막(106)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
예시적인 실시예에 있어서, 상기 패드 절연막(102), 희생막(104) 및 절연막(106)은 화학 기상증착 공정(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착 공정(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다. 예시적인 실시예에 있어서, 상기 패드 절연막(102)은 상기 기판(100) 상면에 대해 열 산화 또는 라디칼 산화 공정을 수행하여 형성될 수도 있다.
상기 희생막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인, 더미 워드 라인, SSL이 형성되는 공간을 제공할 수 있다. 따라서, 상기 절연막들(106) 및 희생막들(104)이 적층 수는 이후 형성되는 상기 GSL, 워드 라인, 더미 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다.
이하에서는, 상기 패드 절연막 상에 형성되는 희생막 및 절연막을 순서대로 제1 내지 제8 희생막(104a, 104b, 104c, 104d, 104e, 104f, 104g, 104h) 및 제1 내지 제8 절연막(106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h) 으로 칭하면서 설명한다.
예시적인 실시예에서, 상기 제7 및 제8 희생막(104g, 104h)은 후속 공정을 통해 제1 및 제2 SSL로 각각 형성될 수 잇고, 상기 제6 및 제7 희생막(104e, 104f)은 후속 공정을 통해 제1 및 제2 더미 워드 라인으로 각각 형성될 수 있다. 또한, 상기 제1 내지 제4 희생막(104a, 104b, 104c, 104d)은 GSL 및 제1 내지 제3 워드 라인으로 각각 형성될 수 있다.
도 5a 내지 도 5d를 참조하면, 상기 몰드 구조물(107) 상에 제1 및 제2 SSL의 컷팅 부위를 형성하기 위한 제1 식각 마스크(108)를 형성한다. 상기 제1 식각 마스크(108)는 상기 제1 및 제2 SSL이 제2 방향으로 컷팅되어야 할 부위를 선택적으로 노출한다. 상기 제1 식각 마스크(108)는 포토레지스트 패턴을 포함할 수 있다.
상기 제1 식각 마스크(108)의 노출부는 상기 제2 방향으로 연장되는 홀의 형상을 가질 수 있다. 상기 노출부는 형성하고자 하는 제1 SSL의 단부인 제2 지점과 제2 더미 워드 라인의 단부인 제3 지점 사이인 컷팅 지점(C1)까지 연장될 수 있다. 따라서, 1회의 식각 공정을 통해 상기 제1 및 제2 SSL의 형성 위치를 정의할 수 있다.
상기 제1 식각 마스크(108)를 이용하여 상기 제8 절연막(106h), 제8 희생막(104h), 제7 절연막(106g) 및 제7 희생막(104g)을 순차적으로 식각하여 제1 컷팅부(110)를 형성한다.
예시적인 실시예에서, 상기 반도체 소자는 제1 및 제2 SSL이 포함되므로 2층의 희생막 및 절연막을 식각한다. 다른 예로, 상기 반도체 소자가 제1 SSL 만을 포함되는 경우, 최상부 1층의 희생막 및 절연막을 식각할 수 있다.
상기 절연막(106) 및 희생막(104)은 높은 식각 선택비를 갖기 때문에, 상기 제7 희생막(104g)까지 정확하게 식각될 수 있다. 따라서, 상기 제1 컷팅부(110)에 의해 상기 제6 절연막(106f)의 상부가 노출될 수 있다.
상기 제1 컷팅부(110)는 상기 제2 더미 워드 라인 상에 형성되는 2개의 제1 SSL의 사이 부위 및 2개의 제2 SSL 사이 부위에 해당될 수 있다. 이와같이, 상기 절연막(106) 및 희생막(104)이 적층된 몰드 구조물(107)에서 상기 제1 SSL들 사이 부위 및 제2 SSL들 사이 부위를 미리 컷팅함으로써 상기 제1 SSL 및 제2 SSL들의 형성 위치를 정확하게 정의할 수 있다.
이 후, 상기 제1 식각 마스크(108)를 제거한다.
도 6a 내지 도 6c를 참조하면, 상기 몰드 구조물(107) 상에 제2 SSL단부의 계단을 형성하기 위한 제2 식각 마스크(112)를 형성한다. 상기 제2 식각 마스크(112)는 포토레지스트 패턴을 포함할 수 있다. 상기 제2 식각 마스크(112)는 상기 제2 SSL의 단부인 상기 제1 지점(P1)의 외측 부위를 노출할 수 있다.
이 때, 상기 제1 컷팅부(110)에는 상기 제2 식각 마스크(112)에 의해 상기 제6 절연막(106f)의 일부와 상기 제8 절연막(106h)의 일부가 각각 노출될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 제2 식각 마스크(112)를 이용하여 노출된 1층의 절연막 및 1층의 희생막을 차례로 식각한다.
구체적으로, 상기 제2 식각 마스크(112)에 의해 노출된 제8 절연막(106h) 및 제8 희생막(104h)이 식각될 수 있다. 또한, 상기 제1 컷팅부(110)에서는 노출된 제6 절연막(106f) 및 제6 희생막(104f)이 식각될 수 있다. 따라서, 상기 제2 SSL이 형성되기 위한 제8 희생막(104h) 및 제8 절연막(106h)이 완성될 수 있다.
도 7c에 도시된 것과 같이, 상기 제1 컷팅부(110)는 2개의 제2 SSL 사이 부위에 위치하게 되므로, 상기 제8 희생막(104h)이 모두 제거될 수 있다. 또한, 상기 제1 컷팅부(110)에서는 제6 희생막(104f), 제6 절연막(106f), 제7 희생막(104g) 및 제7 절연막(106g)의 적어도 일부가 식각될 수 있다.
이 후, 상기 제2 식각 마스크(112)를 제거한다.
이와같이, 상기 제2 식각 마스크(112)를 이용하여 제8 절연막(106h) 및 제8 희생막(104h)을 먼저 패터닝하여 제2 SSL을 형성하기 위한 몰드 패턴이 형성할 수 있다. 그러나, 상기 최상부의 제2 SSL을 형성하기 위한 패터닝 공정의 순서는 이에 한정되지 않는다. 즉, 최상부의 제2 SSL을 형성하기 위한 패터닝 공정은 각 워드 라인들의 계단부를 형성하기 위한 식각 공정들을 먼저 진행한 이 후에 수행될 수도 있다.
도 8a 내지 도 8c를 참조하면, 상기 몰드 구조물(107) 상에 단차부(117a) 및 비단차부(117b)를 형성하기 위한 제3 식각 마스크(116)를 형성한다. 상기 제3 식각 마스크(116)는 포토레지스트 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 단차부(117a)는 상기 제1 컷팅부들(110)사이 부위에 배치될 수 있다. 따라서, 상기 제1 컷팅부들(110) 및 비단차부(117b)는 상기 제3 식각 마스크(116)에 의해 덮혀 있을 수 있다. 일부 실시예에서, 상기 단차부(117a)는 상기 제1 컷팅부(110)와 적어도 일부가 오버랩되도록 배치될 수도 있다.
상기 제3 식각 마스크(116)를 이용하여 노출된 최상부 한 층의 절연막 및 한 층의 희생막을 식각한다. 따라서, 상기 몰드 구조물의 상부에 제3 방향으로 단차부(117a)와 비단차부(117b)를 각각 형성한다. 상기 비단차부(117b)는 상기 절연막(106) 및 희생막(104)이 상기 단차부(117a)에 비해 각각 1층 더 적층된 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제3 식각 마스크(116)의 노출부의 일 단부는 상기 제1 SSL의 일 단부인 상기 제2 지점(P2)에 위치할 수 있다.
이 후, 상기 제3 식각 마스크(116)는 제거될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 몰드 구조물 상에 각 계단층을 형성하기 위한 제4 식각 마스크(118a)를 형성한다. 상기 제4 식각 마스크(118a)는 포토레지스트 패턴을 포함할 수 있다. 상기 제4 식각 마스크(118a)를 이용하여, 노출된 2 층의 절연막 및 2층의 희생막을 식각한다.
도 9a에서와 같이, 상기 비단차부(117b)에서 제4 식각 마스크(118a)에 의해 노출되는 부위에는 제1 내지 제7 절연막(106a~106g) 및 제1 내지 제7 희생막(104a~104g)이 번갈아 적층될 수 있다. 또한, 도 9b에서와 같이, 상기 단차부(117a)에서 제4 식각 마스크(118a)에 의해 노출되는 부위에는 제1 내지 제6 절연막(106a~106f) 및 제1 내지 제6 희생막(104a~104f)이 번갈아 적층될 수 있다.
따라서, 상기 비단차부(117b)에서는 제6 및 제7 절연막들(106f, 106g) 및 제6 및 제7 희생막들(104f, 104g)이 식각되고, 상기 단차부(117a)에서는 제5 및 제6 절연막들(106e, 106f) 및 제5 및 제6 희생막들(104e, 104f)이 식각될 수 있다. 상기 식각 공정에 의해 1개의 계단층이 형성될 수 있다.
한편, 도 9c 에서와 같이, 상기 제1 컷팅부(110) 부위에서도 노출된 제6 및 제7 절연막들(106f, 106g) 및 제6 및 제7 희생막들(104f, 104g)이 식각되어 계단층이 형성될 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 제4 식각 마스크(118a)의 표면을 트리밍하여 제5 식각 마스크(118b)를 형성한다. 상기 제5 식각 마스크(118b)는 상기 제4 식각 마스크(118a)보다 상기 제2 방향으로 짧은 길이를 가질 수 있다. 따라서, 상기 제5 식각 마스크(118b)에 의해 상기 몰드 구조물(107)의 노출 부위가 증가될 수 있다. 상기 제5 식각 마스크(118b)를 이용하여, 노출된 2층의 절연막 및 2층의 희생막을 식각한다.
도 10a에서와 같이, 상기 비단차부(117b)에서는 제4 내지 제7 절연막(106d, 106e, 106f, 106g) 및 제4 내지 제7 희생막들(104d, 104e, 104f, 104g)이 식각될 수 있다. 도 10b에서와 같이, 상기 단차부(117a)에서는 제3 내지 제6 절연막(106c, 106d, 106e, 106f) 및 제3 내지 제6 희생막들(104c, 104d, 104e, 104f)이 식각될 수 있다. 상기 공정에 의해 2개의 계단층이 형성될 수 있다.
한편, 도 10c 에서와 같이, 상기 제1 컷팅부(110) 부위에서도 제4 내지 제7 절연막들(106d, 106e, 106f, 106g) 및 제4 내지 제7 희생막들(104d, 104e, 104f, 104g)이 식각될 수 있다.
도 11a 내지 도 11c 및 도 13을 참조하면, 상기 제5 식각 마스크(118b)의 표면을 트리밍하여 제6 식각 마스크(118c)를 형성한다. 상기 제6 식각 마스크(118c)는 상기 제5 식각 마스크(118b)보다 상기 제2 방향으로 짧은 길이를 가질 수 있다. 따라서, 상기 제6 식각 마스크(118c)에 의해 상기 몰드 구조물의 노출 부위가 증가될 수 있다.
상기 제6 식각 마스크(118c)를 이용하여, 노출된 2 층의 절연막 및 2층의 희생막을 식각한다. 상기 식각 공정을 수행하면, 각 층의 희생막들은 도 13에 도시된 것과 같은 평면도를 가질 수 있다.
도 11a에 도시된 것과 같이, 상기 비단차부(117b)에서는 제2 내지 제7 절연막(106b, 106c, 106d, 106e, 106f, 106g) 및 제2 내지 제7 희생막들(104b, 104c, 104d, 104e, 104f, 104g)이 식각될 수 있다. 도 11b에 도시된 것과 같이, 상기 단차부(117a)에서는 제1 내지 제6 절연막(106a, 106b, 106c, 106d, 106e, 106f) 및 제1 내지 제6 희생막들(104a, 104b, 104c, 104d, 104e, 104f)이 식각될 수 있다.
상기 식각 공정들을 수행함으로써, 상기 단차부(117a) 및 비단차부(117b)에서 각각 3개의 계단층이 형성될 수 있다. 상기 각 계단층에는 2층의 희생막들을 포함할 수 있다.
한편, 11c에 도시된 것과 같이, 상기 제1 컷팅부(110) 부위에서도 제2 내지 제7 절연막들(106b, 106c, 106d, 106e, 106f, 106g) 및 제2 내지 제7 희생막들(104b, 104c, 104d, 104e, 104f, 104g)이 식각되어 계단층이 형성될 수 있다.
도 12a 내지 도 12c 및 도 14를 참조하면, 상기 제6 식각 마스크(118c)의 표면을 트리밍하여 제7 식각 마스크(118d)를 형성한다. 상기 제7 식각 마스크(118d)는 상기 제6 식각 마스크(118c)보다 상기 제2 방향으로 짧은 길이를 가질 수 있다.
예시적인 실시예에서, 상기 제7 식각 마스크(118d)의 노출부의 일 단부는 상기 제1 SSL 단부인 상기 제2 지점(P2)에 위치할 수 있다.
상기 제7 식각 마스크(118d)를 이용하여, 노출된 1 층의 절연막 및 1층의 희생막을 식각한다. 상기 식각 공정을 수행하면, 각 층의 희생막들은 도 14에 도시된 것과 같은 평면도를 가질 수 있다.
도 12a에 도시된 것과 같이, 상기 비단차부에서는 제2, 4 및 6 절연막(106b, 106d, 106f)과 제2, 4 및 6 희생막들(104b, 104d, 104f)이 식각될 수 있다. 도 12b에 도시된 것과 같이, 상기 단차부에서는 제1, 3, 5 및 7 절연막(106a, 106c, 106e. 106g)과 제1, 3, 5 및 7 희생막들(104a, 104c, 104e. 104g)이 식각될 수 있다.
상기 단차부에는 홀수층 희생막을 노출하는 제1 계단부가 형성될 수 있다. 상기 제1 계단부 상에는 제1 및 제2 SSL을 형성하기 위한 제2 상부 계단부가 형성될 수 있다. 상기 제1 계단부는 각 계단에 2층의 희생막이 포함되고, 상기 제1 상부 계단부에는 각 계단에 1층의 희생막이 포함될 수 있다.
상기 비단차부에는 짝수층 희생막을 노출하는 제2 계단부가 형성될 수 있다. 상기 제2 계단부 상에는 제1 및 제2 SSL을 형성하기 위한 제2 상부 계단부가 형성될 수 있다. 상기 제2 계단부는 각 계단에 2층의 희생막이 포함되고, 상기 제2 상부 계단부에는 각 계단에 1층의 희생막이 포함될 수 있다.
한편, 도 12c에 도시된 것과 같이, 상기 제1 컷팅부(110) 부위는 제1 내지 제7 절연막들(106a, 106b, 106c, 106d, 106e, 106f, 106g) 및 제1 내지 제7 희생막들(104a, 104b, 104c, 104d, 104e, 104f, 104g)이 식각되어 계단이 형성될 수 있다. 또한, 상기 제7 식각 마스크(118d)에 의해 이 전 공정에서 식각된 부위인 제5 희생막(104e)도 함께 노출된다. 된다. 따라서, 상기 제1 컷팅부(110) 부위에서 상기 제7 희생막(104g)은 모두 제거될 수 있으며, 상기 제6 희생막(104f) 및 상기 제5 희생막(104e)은 일부 식각될 수 있다.
따라서, 상기 제1 컷팅부(110) 부위의 단면에서, 상기 제7 및 제8 희생막들(104g, 104h)은 구비되지 않는다. 또한, 상기 제6 희생막(104f)은 제1 개구부(148a)를 포함하고, 상기 제5 희생막(104e)은 제2 개구부(148b)를 포함할 수 있다.
상기 식각 공정에 의해, 예비 계단형 몰드 구조물이 형성될 수 있다. 이 후, 상기 제7 식각 마스크(118d)는 제거될 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 예비 계단형 몰드 구조물(107a)을 덮는 제1 층간 절연막(120)을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막(120)은 상기 예비 계단형 몰드 구조물(107a)을 전체적으로 커버할 수 있다. 일부 실시예들에 있어서, 예를 들면 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 상기 제1 층간 절연막(120)의 상부를 평탄화할 수도 있다.
도 16a 내지 도 16d를 참조하면, 상기 셀 영역에서 상기 제1 층간 절연막(120) 및 예비 계단형 몰드 구조물(107a)을 관통하는 채널 홀(122)을 형성할 수 있다. 상기 각 채널 홀(122) 내부에 수직 채널 구조물(138)을 형성할 수 있다.
구체적으로, 상기 제1 층간 절연막(120) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 제1 층간 절연막(120) 및 예비 계단형 몰드 구조물(107a)을 식각하여 채널 홀(122)을 형성할 수 있다. 상기 채널 홀(122)에 의해 기판(100)의 상기 상면이 노출될 수 있다. 상기 채널 홀(122) 형성 후, 상기 하드 마스크는 제거될 수 있다.
상기 수직 채널 구조물(138)은 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물(130), 채널(132) 및 매립 절연 패턴(176)을 포함할 수 있다. 예시적인 실시예에서, 상기 채널 홀(122) 저면의 기판(100)과 상기 수직 채널 구조물(138)사이에 반도체 패턴(124)이 구비될 수 있다.
상기 반도체 패턴(124)은 채널 홀(122)의 저부를 채우며, 채널 홀(122)에 의해 노출된 기판(100)의 상기 상면을 시드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 일부 실시예들에 있어서, 채널 홀(122)의 상기 저부를 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막 상에 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 또는 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴을 형성할 수도 있다.
상기 채널 홀(122)의 측벽, 반도체 패턴(124)의 상면 및 층간 절연막 상면을 따라 블록킹 유전막, 전하 저장막 및 터널 절연막을 형성하고, 이들을 에치백하여 상기 채널 홀(122)의 측벽 상에 블록킹 유전막, 전하 저장막 및 터널 절연막을 포함하는 구조물(130)을 형성할 수 있다.
이후, 상기 터널 절연막, 반도체 패턴(124) 및 제1 층간 절연막(120) 상에 채널막을 형성하고, 채널 홀(122)의 나머지 부분을 충분히 채우는 매립 절연막을 형성한다. 다음에, 상기 층간 절연막의 상면이 노출될 때까지 상기 채널막 및 매립 절연막의 상부를 평탄화 할 수 있다. 상술한 공정에 의해, 반도체 패턴(124) 상에 수직 채널 구조물(138)을 형성할 수 있다.
상기 블록킹 유전막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
상기 채널막은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 매립 절연막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 상기 채널막 및 상기 매립 절연막은 예를 들면, CVD 공정, PECVD 공정, 스퍼터링 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다.
일부 실시예들에 있어서, 상기 매립 절연막의 형성이 생략될 수 있으며, 이 경우 채널(132)은 필라 형상으로 형성되어 채널 홀(122)의 나머지 부분을 채울 수 있다.
이 후, 채널 홀(122)의 상부를 캡핑하는 패드 패턴(136)을 형성할 수 있다. 예를들면, 상기 수직 채널 구조물(138)의 상부를 에치-백(etch-back) 공정을 통해 제거하여 리세스하고, 상기 리세스를 채우는 패드 패턴(136)을 형성할 수 있다. 상기 패드 패턴(136)은 폴리실리콘을 포함할 수 있다.
상기 패드 패턴(136) 및 제1 층간 절연막(120) 상에 제2 층간 절연막(121)을 형성할 수 있다.
도 17을 참조하면, 상기 제2 층간 절연막(121), 제1 층간 절연막(120), 예비 계단형 몰드 구조물(107a) 및 패드 절연막(102)을 식각하여, 상기 예비 계단형 몰드 구조물(107a)을 절단하는 트렌치(140)를 형성한다. 상기 트렌치(140)를 형성함으로써 상기 예비 계단형 몰드 구조물(107a)을 제2 방향으로 절단되어 복수의 계단형 몰드 구조물을 형성한다.
도 18a 내지 도 18c를 참조하면, 상기 트렌치(134)에 의해 측벽이 노출된 희생막 패턴들(104a~104g)을 제거하여 갭(도시안됨)을 형성한다. 상기 갭 내부에 도전 물질을 형성하여 게이트 패턴 구조물(150)을 형성한다.
예시적인 실시예들에 따르면, 상기 희생막 패턴들(104a~104g)은 실리콘 산화물에 대해 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산과 같은 산성 용액을 사용할 .수 있다. 상기 희생막 패턴들(104a~104h)이 제거됨에 따라, 각 층의 절연막들(106a~106h) 사이에 상기 갭이 형성될 수 있다. 상기 갭에 의해 상기 블록킹 유전막이 일부 노출될 수 있다. 일부 실시예들에 있어서, 최하층의 갭을 통해 반도체 패턴(124)의 측벽이 노출될 수 있다.
상기 갭들을 실질적으로 완전히 채우는 제1 도전막을 형성할 수 있다. 상기 제1 도전막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 제1 도전막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨과 같은 금속 또는 상기 금속의 질화물을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 제1 도전막은 텅스텐을 포함하도록 형성될 수 있다.
일 실시예에 따르면, 상기 제1 도전막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 상기 제1 도전막은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 이용하여 형성될 수 있다.
일 실시예에 있어서, 상기 제1 도전막을 형성하기 전에 상기 갭의 내벽들 상에 예를 들면, 금속 산화물을 포함하는 추가 블록킹막(도시되지 않음)을 더 형성할 수도 있다.
상기 트렌치(140)의 내부 및 기판(100)의 상면 상에 형성된 상기 제1 도전막 부분을 예를 들면, 등방성 식각 공정을 통해 식각함으로써 상기 갭들 내부에 게이트 패턴들(142a~142h)을 형성할 수 있다.
상기 게이트 패턴들(142a~142h)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL(142a), 워드 라인들(142b, 142c, 142d), 제1 및 제2 더미 워드 라인(142e, 142f) 및 제1 및 제2 SSL(142g, 142h)로 각각 제공될 수 있다.
예를 들면, 최하층의 게이트 패턴은 상기 GSL(142a)로 제공될 수 있으며, 최상층의 2개의 게이트 패턴(142g, 142h)은 상기 제1 및 제2 SSL로 제공될 수 있다. 상기 제1 SSL(142h) 아래의 게이트 패턴은 제1 및 제2 더미 워드 라인(142e, 142f)으로 제공될 수 있다. 상기 GSL 및 상기 제1 더미 워드 라인 사이의 게이트 패턴은 상기 워드 라인(142b, 142c, 142d)으로 제공될 수 있다.
상기 게이트 패턴 구조물(150)은 도 1을 참조로 설명한 것과 동일한 구조를 가질 수 있다.
도 19a 내지 도 19d를 참조하면, 이온 주입 공정을 수행하여 트렌치를 통해 노출된 기판(100) 상부에 불순물 영역(도시안됨)을 형성할 수 있다. 상기 불순물 영역 상에는 상기 트렌치(140)를 채우는 절연 패턴(도시안됨)을 형성할 수 있다.
상기 불순물 영역은 상기 제2 방향으로 연장되고, 수직 메모리 소자의 CSL로 제공될 수 있다. 상기 절연 패턴은 실리콘 산화물과 같은 절연 물질을 트렌치(140) 내에 충진함으로써 형성될 수 있다. 예시적인 실시예에서, 상기 트렌치(140) 측벽에 절연 패턴을 형성하고, 상기 트렌치(134) 내부에 도전 물질을 형성하여, 상기 불순물 영역과 접촉하는 CSL(도시안됨)을 형성할 수도 있다.
상기 제1 및 제2 층간 절연막(120, 121)을 관통하여 각 층의 게이트 패턴들 상부 가장자리와 접촉하는 콘택 플러그들(154a, 154b, 154c, 154d, 154e, 154f, 154g, 154h)을 형성한다.
구체적으로, 상기 제2 층간 절연막(121) 상에 마스크(도시안됨)를 형성한다. 상기 마스크를 식각 마스크로 사용하여 상기 제1 및 제2 층간 절연막(120, 121)을 식각함으로써 각 층의 게이트 패턴 상부 가장자리를 노출하는 콘택홀들을 형성한다. 상기 콘택홀들을 각각 채우는 도전막을 형성하고, 상기 층간 절연막의 상부면이 노출되도록 상기 도전막의 상부를 평탄화한다.
따라서, 도 19a에 도시된 것과 같이, 상기 제1 및 제3 워드 라인(142b, 142d), 제2 더미 워드 라인(142f) 및 제2 SSL(142h)은 각 덴트부가 형성되지 않은 상부에 각각 제2, 제4, 제6 및 제8 콘택 플러그들(154b, 154d, 154f, 154h)이 형성될 수 있다. 도 19b에 도시된 것과 같이, 상기 GSL(142a), 제3 워드 라인(142c), 제1 더미 워드 라인(142e) 및 제1 SSL(142g)은 각 덴트부를 통해 노출되는 상부에 각각 제1, 제3, 제5 및 제7 콘택 플러그들(154a, 154c, 154e, 154g)이 형성될 수 있다.
예시적인 실시예에서, 상기 콘택 플러그들(154a, 154b, 154c, 154d, 154e, 154f, 154g, 154h)은 평면도에서 볼 때 상기 제2 방향 또는 상기 제3 방향으로 나란하게 배치되거나, 사선으로 배치되거나, 지그재그로 배치될 수 있다. 다른 예로, 상기 콘택 플러그들(154a, 154b, 154c, 154d, 154e, 154f, 154g, 154h)은 각 패드 영역들의 중심 부위에 배치될 수 있다.
이 후, 도시하지는 않았지만, 상기 수직 채널 구조물 상의 패드 패턴과 전기적으로 연결되는 비트 라인을 더 형성할 수 있다.
도 20 및 도 21은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 평면도 및 단면도이다.
도 20 및 21에 도시된 수직형 메모리 소자는 더미 게이트 패턴의 형상을 제외하고는 도 1, 2, 3a 및 3b에 도시된 수직형 메모리 소자와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 그러므로, 비단차부 및 단차부를 제2 방향으로 절단한 단면은 도 3a 및 도 3b와 동일할 수 있다. 도 21은 SSL의 컷팅부를 따라 절단한 단면도이다.
도 20 및 21을 참조하면, 도 1, 2, 3a 및 3b를 참조로 설명한 바와 같이, 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장되는 수직 채널 구조물(138)이 구비된다. 상기 수직 채널 구조물(138)을 감싸면서 상기 제1 방향으로 적층되는 게이트 패턴들이 구비될 수 있다.
예시적인 실시예에서, 기판(100) 상에 형성되는 각 게이트 패턴들은 기판으로부터 차례로 GSL(142a), 제1 워드 라인(142b), 제2 워드 라인(142c), 제3 워드 라인(142d), 제1 더미 워드 라인(143e), 제2 더미 워드 라인(143f), 제1 SSL 라인(142g) 및 제2 SSL 라인(142h)으로 제공되는 것으로 설명한다.
상기 제2 SSL 라인(142h)은 상기 제2 방향으로 제1 지점(P1)까지 연장될 수 있다. 상기 제2 SSL 라인(142h)은 상기 제3 방향으로 서로 이격되면서 2개가 구비될 수 있다. 상기 제2 SSL 라인들(142h) 사이에는 SSL 컷팅부(146)가 구비될 수 있다.
상기 제1 SSL 라인(142g)은 상기 제2 SSL 라인(142h) 아래에 구비되고, 상기 제2 SSL 라인(142h)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제1 SSL 라인(142g)은 상기 제2 방향으로 제2 지점(P2)까지 연장될 수 있다.상기 제1 SSL 라인(142g)은 상기 제3 방향으로 서로 이격되면서 2개가 구비될 수 있다. 상기 제1 SSL 라인들(142g) 사이에는 SSL 컷팅부(146)가 구비될 수 있다. 상기 SSL 컷팅부(146)는 상기 제2 지점(P2)까지 연장될 수 있다.
상기 제2 더미 워드 라인(143f)은 상기 제1 SSL 라인(142g) 아래에 구비되고, 상기 제1 SSL 라인(142g)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제2 더미 워드 라인(143f)은 상기 제2 방향으로 제3 지점(P3)까지 연장될 수 있다.
상기 제2 더미 워드 라인(143f)은 하부의 제1 더미 워드 라인(143e)의 가장자리 상부면을 노출시키기 위한 덴트부(149)를 포함할 수 있다. 상기 제2 더미 워드 라인(143f)에서, 상기 덴트부(149)가 형성되는 부위에서 상기 제2 방향으로 길이는 상기 덴트부(149)가 형성되지 않는 부위에서의 상기 제2 방향으로 길이보다 짧을 수 있다.
상기 제2 더미 워드 라인(143f)은 가장자리 부분이 일부 식각된 제1 개구부(148)가 포함될 수 있다. 상기 제1 개구부는 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 제1 개구부(148)의 제1 단부는 상기 제1 지점(P1)과 대향할 수 있고, 상기 제1 개구부(148)의 제2 단부는 상기 제2 지점(P2)과 대향할 수 있다.
이와같이, 상기 제2 더미 워드 라인(143f)은 상기 제1 및 제2 SSL 라인들(142g, 142h)과 다른 형상을 가질 수 있다. 또한, 상기 제2 더미 워드 라인(143f)은 하부의 워드 라인들과 다른 형상을 가질 수 있다. 즉, 상기 제2 더미 워드 라인(143f)은 상기 제1 및 제2 SSL 라인들(142g, 142h)과 같이 상기 제2 방향을 따라 완전하게 절단되지 않는다. 그러므로, 상기 제2 더미 워드 라인(143f)에서 상기 제1 개구부(148)가 형성되지 않는 부위는 상기 제1 폭(W1)을 가지면서 상기 제2 방향으로 연장될 수 있다.
상기 제1 더미 워드 라인(143e)은 상기 제2 더미 워드 라인(143f) 아래에 구비되고, 상기 제1 더미 워드 라인(143e)은 상기 제2 방향으로 제3 지점(P3)까지 연장될 수 있다.
상기 제1 더미 워드 라인(143e)은 개구부를 포함하지 않을 수 있다. 즉, 상기 제1 및 제2 더미 워드 라인(143e, 143f)은 서로 다른 형상을 가질 수 있다.
상기 제1 더미 워드 라인(143e)은 덴트부를 포함하지 않는다. 따라서, 상기 제2 더미 워드 라인(143f)의 덴트부(149)를 통해 상기 제1 더미 워드 라인(143f)의 가장자리 상부가 노출될 수 있다.
예시적인 실시예에서, 도 3a에 도시된 것과 같이, 상기 제1 워드 라인(142b), 제3 워드 라인(142d), 제2 더미 워드 라인(143f) 및 제2 SSL(142h)은 각 덴트부가 형성되지 않은 상부에 각각 제2, 제4, 제6 및 제8 콘택 플러그들(154b, 154d, 154f, 154h)이 형성될 수 있다. 도 3b에 도시된 것과 같이, 상기 GSL(142a), 제2 워드 라인(142c), 제1 더미 워드 라인(142e) 및 제1 SSL(142g)은 각 덴트부를 통해 노출되는 상부에 각각 제1, 제3, 제5 및 제7 콘택 플러그들(154a, 154c, 154e, 154g)이 형성될 수 있다.
설명한 것과 같이, 상기 제2 더미 워드 라인(143f)이 상기 SSL 컷팅부를 따라 2개의 더미 워드 라인으로 분리되지 않으므로, 상기 제6 콘택 플러그(154f) 및 상기 제2 더미 워드 라인(143f)을 통해 전기적 신호가 정상적으로 전달될 수 있다.
상기 수직형 메모리 소자는 도 4 내지 도 19c를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다.
다만, 상기 몰드 구조물(107) 상에 제1 및 제2 SSL의 컷팅 부위를 형성하기 위한 제1 식각 마스크(108)를 형성하는 공정에서, 상기 제1 식각 마스크(108)의 노출부는 형성하고자 하는 제1 SSL의 단부인 제2 지점(P2)까지 연장될 수 있다. 이 경우, 상기 제2 더미 워드 라인에는 제2 개구부가 형성되지 않을 수 있다. 이와같이, 상기 제1 및 제2 SSL의 컷팅부의 단부의 위치를 조절함으로써, 도 20 및 도 21에 도시된 형상을 갖는 제1 및 제2 더미 워드 라인을 형성할 수 있다.
도 22 및 도 23은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 사시도 및 평면도이다. 도 24a, 도 24b 및 도 24c는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 단면도들이다.
구체적으로, 도 22는 상기 수직형 메모리 소자의 일부를 나타내는 사시도이다. 도 23은 상기 수직형 메모리 소자에서 게이트 패턴들을 나타내는평면도이다. 도 24a 내지 도 24c는 각각 도 1에 표시된 I-I'라인, II-II'라인 및 III-III'라인을 따라 절단한 단면도들이다.
도 22 내지 24c에 도시된 수직형 메모리 소자는 배선 영역에 형성되는 게이트 패턴들의 계단 형상 및 더미 워드 라인 패턴의 형상을 제외하고는 도 1, 2, 3a 및 3b에 도시된 수직형 메모리 소자와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 22 내지 도 24c를 참조하면, 도 1, 2, 3a 및 3b를 참조로 설명한 바와 같이, 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장되는 수직 채널 구조물(138)이 구비된다. 상기 수직 채널 구조물(138)을 감싸면서 상기 제1 방향으로 적층되는 게이트 패턴들(144a, 144b, 144c, 144d, 144e, 144f, 144g, 144h)이 구비될 수 있다.
예시적인 실시예에서, 기판(100) 상에 형성되는 각 게이트 패턴들은 기판으로부터 차례로 GSL(144a), 제1 워드 라인(144b), 제2 워드 라인(144c), 제3 워드 라인(144d), 제1 더미 워드 라인(144e), 제2 더미 워드 라인(144f), 제1 SSL 라인(144g) 및 제2 SSL 라인(144h)으로 제공되는 것으로 설명한다.
상기 제2 SSL 라인(144h)은 상기 제2 방향으로 제1 지점(P1)까지 연장될 수 있다. 상기 제2 SSL 라인(144h)은 상기 제3 방향으로 서로 이격되면서 2개가 구비될 수 있다. 상기 제2 SSL 라인들(144h) 사이에는 SSL 컷팅부(146a)가 구비될 수 있다.
상기 제1 SSL 라인(144g)은 상기 제2 SSL 라인(144h) 아래에 구비되고, 상기 제2 SSL 라인(144h)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제1 SSL 라인(144g)은 상기 제2 방향으로 제2 지점(P2)까지 연장될 수 있다. 상기 제1 SSL 라인(144g)은 상기 제3 방향으로 서로 이격되면서 2개가 구비될 수 있다. 상기 제1 SSL 라인들(144g) 사이에는 SSL 컷팅부(146a)가 구비될 수 있다. 상기 SSL 컷팅부(146a)는 상기 제2 지점(P2)까지 연장될 수 있다.
상기 제2 더미 워드 라인(144f)은 상기 제1 SSL 라인(144g) 아래에 구비되고, 상기 제1 SSL 라인(144g)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제2 더미 워드 라인(144f)은 상기 제2 방향으로 제3 지점(P3)까지 연장될 수 있다.
상기 제2 더미 워드 라인(144f)은 가장자리 부분에 상기 제2 방향으로 연장되는 홀 형상의 제1 개구부(149a)가 포함될 수 있다.
상기 제1 개구부(149a)의 제1 단부는 상기 제1 지점(P1)과 대향할 수 있고, 상기 제1 개구부(149a)의 제2 단부는 상기 제2 지점(P2)과 상기 제3 지점(P3) 사이의 컷팅 지점(C1)과 대향할 수 있다. 상기 제1 개구부(149a)의 제2 단부는 상기 SSL 컷팅부(146a)의 일 단부와 대향할 수 있다.
이와같이, 상기 제2 더미 워드 라인(144f)은 상기 제1 및 제2 SSL 라인들(144g, 144h)과 다른 형상을 가질 수 있다. 또한, 상기 제2 더미 워드 라인(144f)은 하부의 워드 라인들과 다른 형상을 가질 수 있다. 즉, 상기 제2 더미 워드 라인(144f)은 상기 제1 및 제2 SSL 라인들(144g, 144h)과 같이 상기 제2 방향을 따라 완전하게 절단되지 않는다. 그러므로, 상기 제2 더미 워드 라인(144f)에서 상기 제1 개구부(149)가 형성되지 않는 부위는 상기 제1 폭(W1)을 가지면서 상기 제2 방향으로 연장될 수 있다.
상기 제1 더미 워드 라인(144e)은 상기 제2 더미 워드 라인(144f) 아래에 구비되고, 상기 제1 더미 워드 라인(144e)은 상기 제2 방향으로 상기 제2 더미 워드 라인(144f)보다 더 길게 연장될 수 있다. 상기 제1 더미 워드 라인(144e)은 제4 지점(P4)까지 연장될 수 있다. 따라서, 상기 제1 및 제2 더미 워드 라인들(144e, 144f)의 가장자리 부위는 계단 형상을 가질 수 있다.
상기 제1 더미 워드 라인(143e)은 홀 형상의 제2 개구부(149b)를 포함할 수 있다. 상기 제2 개구부(149b)의 제1 단부는 상기 제2 지점(P2)과 대향할 수 있고, 상기 제2 개구부(149b)의 제2 단부는 상기 제2 지점(P2)과 상기 제3 지점(P3) 사이의 컷팅 지점(C1)과 대향할 수 있다. 상기 제2 개구부(149b)의 제2 단부는 상기 SSL 컷팅부(146a)의 일 단부와 대향할 수 있다.
이와같이, 상기 제1 및 제2 더미 워드 라인들(144e, 144f)에는 덴트부가 형성되지 않으며, 서로 다른 제2 방향의 길이를 가짐으로써 가장자리 상부면이 각각 노출될 수 있다.
상기 제1 더미 워드 라인(144e) 아래에는 제3 워드라인(144d), 제2 워드 라인(144c), 제1 워드 라인(144b) 및 GSL(144a)이 구비될 수 있다. 상기 GSL(144a), 제1 워드 라인(144b), 제2 워드 라인(144c) 및 제3 워드 라인(144d)들의 가장자리 부위는 계단 형상을 가질 수 있다.
상기 GSL(144a), 제1 워드 라인(144b), 제2 워드 라인(144c) 및 제3 워드 라인(144d)에는 덴트부가 형성되지 않을 수 있다. 즉, 상기 GSL(144a), 제1 워드 라인(144b), 제2 워드 라인(144c) 및 제3 워드 라인(144d)들은 서로 다른 제2 방향의 길이를 가짐으로써 가장자리 상부면이 각각 노출될 수 있다.
상기 GSL(144a), 제1 워드 라인(144b), 제2 워드 라인(144c), 제3 워드 라인(144d), 제1 더미 워드 라인(144e), 제2 더미 워드 라인(144f), 제1 SSL 라인(144g) 및 제2 SSL 라인의 상부 가장자리에는 각각 제1 내지 제8 콘택 플러그들(154a, 154b, 154d, 154e, 154f, 154g, 154h)이 형성될 수 있다.
설명한 것과 같이, 상기 제2 더미 워드 라인(144f)이 상기 SSL 컷팅부를 따라 2개의 더미 워드 라인으로 분리되지 않으므로, 상기 제6 콘택 플러그(154f) 및 상기 제2 더미 워드 라인(144f)을 통해 전기적 신호가 정상적으로 전달될 수 있다.
도 25a 내지 도 30b는 예시적인 실시예들에 따른 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 25a 내지 도 29b에서 각 a도는 계단이 형성되는 부위의 단면이고, 각 b도는 SSL 컷팅부의 단면을 나타낸다.
먼저, 도 4를 참조로 설명한 공정을 수행하여, 상기 기판 상에 희생막 및 절연막이 적층되는 몰드 구조물을 형성한다.
도 25a 및 도 25b를 참조하면, 상기 몰드 구조물 상에 제1 및 제2 SSL의 컷팅 부위를 형성하기 위한 제1 식각 마스크(108)를 형성한다. 상기 제1 식각 마스크(108)는 상기 제1 및 제2 SSL이 제2 방향으로 컷팅되어야 할 부위를 선택적으로 노출한다. 상기 제1 식각 마스크(108)는 포토레지스트 패턴을 포함할 수 있다.
상기 제1 식각 마스크(108)의 노출부는 제1 방향으로 연장되는 홀의 형상을 가질 수 있다. 상기 노출부는 형성하고자 하는 제1 SSL의 단부인 제2 지점과 제2 더미 워드 라인의 단부인 제3 지점 사이의 컷팅 지점(C1)까지 연장될 수 있다. 따라서, 1회의 식각 공정을 통해 상기 제1 및 제2 SSL의 형성 위치를 정의할 수 있다.
상기 제1 식각 마스크(108)를 이용하여 상기 제8 절연막(106h), 제8 희생막(104h), 제7 절연막(106g) 및 제7 희생막(104g)을 순차적으로 식각하여 제1 컷팅부(110)를 형성한다.
예시적인 실시예에서, 상기 반도체 소자는 제1 및 제2 SSL이 포함되므로 2층의 희생막 및 절연막을 식각한다.
상기 절연막 및 상기 희생막은 높은 식각 선택비를 갖기 때문에, 상기 제7 희생막(104g)까지 정확하게 식각될 수 있다. 따라서, 상기 제1 컷팅부(110)에 의해 상기 제6 절연막(106f)의 상부가 노출될 수 있다.
상기 제1 컷팅부(110)는 상기 제2 더미 워드 라인 상에 형성되는 2개의 제1 SSL의 사이 부위 및 2개의 제2 SSL 사이 부위에 해당될 수 있다. 이와같이, 상기 제1 SSL들 사이 부위 및 제2 SSL들 사이 부위를 미리 컷팅하여 상기 제1 SSL 및 제2 SSL들의 형성 위치를 정확하게 정의할 수 있다.
이 후, 상기 제1 식각 마스크(108)를 제거한다.
도 26a 및 도 26b를 참조하면, 상기 몰드 구조물 상에 각 계단층을 형성하기 위한 제2 식각 마스크를 형성한다. 상기 식각 마스크는 포토레지스트 패턴을 포함할 수 있다. 상기 제2 식각 마스크을 이용하여, 노출된 1 층의 절연막 및 1층의 희생막을 식각한다.
계속하여, 상기 식각 마스크의 표면을 트리밍하여 제3 식각 마스크를 형성한다. 상기 제3 식각 마스크는 상기 제2 식각 마스크보다 상기 제2 방향으로 짧은 길이를 가질 수 있다. 상기 제3 식각 마스크을 이용하여, 노출된 1층의 절연막 및 1층의 희생막을 식각한다.
상기 식각 마스크의 트리밍 및 1층의 절연막 및 1층의 희생막 식각을 수행하면 하나의 계단이 형성될 수 있다. 따라서, 상기 식각 마스크의 트리밍 및 1층의 절연막 및 1층의 희생막의 식각 공정을 반복 수행함으로써 가장자리부의 계단을 형성할 수 있다.
도시된 것과 같이, 상기 6회의 트리밍 및 식각 공정을 수행하여 6층의 계단을 형성할 수 있다. 또한, 상기 공정을 수행하면 제8 식각 마스크(114)가 형성될 수 있다.
도 27a 및 도 27b를 참조하면, 상기 몰드 구조물 상에 제9 식각 마스크(114a)를 형성한다. 상기 제9 식각 마스크(114a)를 이용하여 노출된 1 층의 절연막 및 1층의 희생막을 식각한다.
예시적인 실시예에서, 상기 제9 식각 마스크(114a)는 이 전의 식각 공정에서 사용한 제8 식각 마스크(114)를 트리밍하여 형성할 수 있다. 다른 예로, 상기 제8 식각 마스크(114)를 제거한 후, 사진공정을 통해 상기 제9 식각 마스크(114a)를 형성할 수도 있다.
상기 제9 식각 마스크(114a)의 일 단부는 상기 제2 지점(P2)에 위치할 수 있다. 이 때, 상기 SSL 컷팅부에서는 상기 제9 식각 마스크(114a)에 의해 제6 희생막의 일부분이 노출될 수 있다. 따라서, 상기 식각 공정을 수행하면, 상기 SSL 컷팅부에서는 상기 제6 희생막(104f)에 예비 홀(147)이 형성될 수 있다.
도 28a 내지 도 28c를 참조하면, 상기 몰드 구조물 상에 상기 제9 식각 마스크(114a)를 트리밍하여 제10 식각 마스크(114b)를 형성한다. 상기 제10 식각 마스크(114b)를 이용하여 노출된 1 층의 절연막 및 1층의 희생막을 식각한다.
상기 제10 식각 마스크(114b)의 일 단부는 상기 제1 지점에 위치할 수 있다. 이 때, 상기 SSL 컷팅부에서는 상기 제10 식각 마스크(114b)에 의해 제6 희생막의 일부분이 노출될 수 있다. 따라서, 상기 식각 공정을 수행하면, 상기 SSL 컷팅부에서는 상기 제5 희생막에는 제2 개구부(149b)가 형성되고, 상기 제6 희생막에는 제1 개구부(149a)가 형성될 수 있다. 상기 제1 및 제2 개구부(149a, 149b)는 홀의 형상을 가질 수 있다.
상기 공정을 통해, 예비 계단형 몰드 구조물이 형성될 수 있다. 이 후, 상기 제10 식각 마스크(114b)는 제거될 수 있다.
도 29a 및 도 29b를 참조하면, 상기 예비 계단형 몰드 구조물을 덮는 제1 층간 절연막(120)을 형성한다. 상기 셀 영역에서 상기 제1 층간 절연막(120) 및 예비 계단형 몰드 구조물을 관통하는 채널 홀(122)을 형성할 수 있다. 상기 각 채널 홀(122) 내부에 수직 채널 구조물(138)을 형성할 수 있다. 상기 제1 층간 절연막(120) 및 수직 채널 구조물(138) 상에 제2 층간 절연막(121)을 형성할 수 있다.
상기 공정들은 도 15a 내지 도 16c를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 30a 내지 도 30b를 참조하면, 상기 제2 층간 절연막(121), 제1 층간 절연막(120), 예비 계단형 몰드 구조물 및 패드 절연막(102)을 식각하여, 상기 예비 계단형 몰드 구조물을 절단하는 트렌치(도시안됨)를 형성한다. 상기 트렌치를 형성함으로써 상기 예비 계단형 몰드 구조물을 제2 방향으로 절단되어 복수의 계단형 몰드 구조물을 형성한다.
상기 트렌치에 의해 측벽이 노출된 희생막 패턴들(104a~104g)을 제거하여 갭(도시안됨)을 형성한다. 상기 갭 내부에 도전 물질을 형성하여 게이트 패턴들(144a, 144b, 144c, 144d, 144e, 144f, 144g, 144h)을 형성한다.
상기 제1 및 제2 층간 절연막(120, 121)을 관통하여 각 층의 게이트 패턴들 상부 가장자리와 접촉하는 콘택 플러그들(154a, 154b, 154c, 154d, 154e, 154f, 154g, 154h)을 형성한다.
상기 설명한 공정들은 도 17a 내지 19c를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 공정을 수행함으로써, 도 22 내지 도 23b에 도시된 반도체 소자를 형성할 수 있다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 평면도이다.
구체적으로, 도 31은 상기 수직형 메모리 소자에서 게이트 패턴들을 나타낸다. 도 31에 도시된 수직형 메모리 소자는 배선 영역에 형성되는 SSL 및 더미 워드 라인 패턴을 제외하고는 도 22 내지 23b에 도시된 수직형 메모리 소자와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 1, 2, 3a 및 3b를 참조로 설명한 바와 같이, 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장되는 수직 채널 구조물(138)이 구비된다. 상기 수직 채널 구조물(138)을 감싸면서 상기 제1 방향으로 적층되는 게이트 패턴들이 구비될 수 있다.
도 31을 참조하면, 상기 기판(100) 상에 형성되는 각 게이트 패턴들은 기판으로부터 차례로 GSL(162a), 제1 워드 라인(162b), 제2 워드 라인(162c), 제3 워드 라인(162d), 제1 더미 워드 라인(162e), 제2 더미 워드 라인(162f) 및 제1 SSL 라인(162g)으로 제공될 수 있다. 이와같이, 상기 게이트 패턴들은 1개의 SSL라인만을 포함할 수 있다.
상기 제1 SSL 라인(162g)은 상기 제2 방향으로 제1 지점(P1)까지 연장될 수 있다. 상기 제1 SSL 라인(162g)은 상기 제3 방향으로 서로 이격되면서 2개가 구비될 수 있다. 상기 제1 SSL 라인들(162g) 사이에는 SSL 컷팅부(146)가 구비될 수 있다.
상기 제2 더미 워드 라인(162f)은 상기 제1 SSL 라인(162g) 아래에 구비되고, 상기 제1 SSL 라인(162g)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제2 더미 워드 라인(162f)은 상기 제2 방향으로 제2 지점(P2)까지 연장될 수 있다.
상기 제2 더미 워드 라인(162f)은 가장자리 부분에 상기 제2 방향으로 연장되는 홀 형상의 제1 개구부(148c)가 포함될 수 있다.
상기 제1 개구부(148c)의 제1 단부는 상기 제1 지점(P1)과 대향할 수 있고, 상기 제1 개구부(148c)의 제2 단부는 상기 제1 지점(P2)과 상기 제2 지점(P3) 사이의 컷팅 지점(C1)과 대향할 수 있다. 상기 제1 개구부(148c)의 제2 단부는 상기 SSL 컷팅부(146)의 일 단부와 대향할 수 있다.
이와같이, 상기 제2 더미 워드 라인(162f)은 상기 제1 SSL들(162g, 162h)과 다른 형상을 가질 수 있다. 또한, 상기 제2 더미 워드 라인(162f)은 하부의 워드 라인들과 다른 형상을 가질 수 있다. 즉, 상기 제2 더미 워드 라인(162f)은 상기 제1 SSL들(162g)과 같이 상기 제2 방향을 따라 완전하게 절단되지 않는다. 그러므로, 상기 제2 더미 워드 라인(162f)에서 상기 제1 개구부(148c)가 형성되지 않는 부위는 상기 제1 폭(W1)을 가지면서 상기 제2 방향으로 연장될 수 있다.
상기 제1 더미 워드 라인(162e)은 상기 제2 더미 워드 라인(162f) 아래에 구비되고, 상기 제1 더미 워드 라인(162e)은 상기 제2 방향으로 상기 제2 더미 워드 라인(162f)보다 더 길게 연장될 수 있다. 상기 제1 더미 워드 라인(162e)은 제3 지점(P3)까지 연장될 수 있다. 따라서, 상기 제1 및 제2 더미 워드 라인들(162e, 162f)의 가장자리 부위는 계단 형상을 가질 수 있다.
상기 제1 더미 워드 라인(162e)은 개구부를 포함하지 않을 수 있다. 그러므로, 상기 제1 더미 워드 라인(162e)은 하부에 형성되는 워드 라인과 동일한 형상을 가질 수 있다. 따라서, 일부 실시예에서, 상기 제1 더미 워드 라인(162e)을 실제 워드 라인으로 대체하여 사용할 수도 있다.
상기 제1 및 제2 더미 워드 라인들(162e, 162f)에는 덴트부가 형성되지 않으며, 서로 다른 제2 방향의 길이를 가짐으로써 가장자리 상부면이 각각 노출될 수 있다.
상기 제1 더미 워드 라인(162e) 아래에는 제3 워드 라인(162d), 제2 워드 라인(162c), 제1 워드 라인(162b) 및 GSL(162a)이 구비될 수 있다. 상기 GSL(162a), 제1 워드 라인(162b), 제2 워드 라인(162c) 및 제3 워드 라인(162d)들의 가장자리 부위는 계단 형상을 가질 수 있다.
상기 GSL(162a), 제1 워드 라인(162b), 제2 워드 라인(162c), 제3 워드 라인(162d)은 도 22 내지 23b를 참조로 설명한 것과 동일할 수 있다.
상기 GSL(162a), 제1 워드 라인(162b), 제2 워드 라인(162c), 제3 워드 라인(162d), 제1 더미 워드 라인(162e), 제2 더미 워드 라인(162f) 및 제1 SSL 라인(162g)의 상부 가장자리에는 각각 제1 내지 제7 콘택 플러그들(154a~154g)이 형성될 수 있다.
설명한 것과 같이, 상기 제2 더미 워드 라인(162f)이 상기 SSL 컷팅부를 따라 2개의 더미 워드 라인으로 분리되지 않으므로, 상기 제6 콘택 플러그(154f) 및 상기 제2 더미 워드 라인(143f)을 통해 전기적 신호가 정상적으로 전달될 수 있다.
상기 수직형 메모리 소자는 도 25a 내지 도 29b를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 형성할 수 있다.
다만, 상기 제2 SSL을 형성하기 위한 희생막 형성 및 패터닝 공정이 생략될 수 있다. 이와같이, 상기 제2 SSL을 형성하기 위한 희생막이 형성되지 않기 때문에, 상기 제2 더미 워드 라인에만 제1 개구부(148c)가 형성될 수 있다.
도 32는 예시적인 실시예들에 따른 수직형 메모리 소자를 나타내는 평면도이다.
구체적으로, 도 32는 상기 수직형 메모리 소자에서 게이트 패턴들을 나타낸다. 도 32에 도시된 수직형 메모리 소자는 배선 영역에 형성되는 SSL 및 더미 워드 라인 패턴을 제외하고는 도 1, 2 3a 내지 3c에 도시된 수직형 메모리 소자와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 1, 2, 3a 및 3b를 참조로 설명한 바와 같이, 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장되는 수직 채널 구조물(138)이 구비된다. 상기 수직 채널 구조물(138)을 감싸면서 상기 제1 방향으로 적층되는 게이트 패턴들이 구비될 수 있다.
도 32를 참조하면, 상기 기판(100) 상에 형성되는 각 게이트 패턴들은 기판으로부터 차례로 GSL(160a), 제1 워드 라인(160b), 제2 워드 라인(160c), 제3 워드 라인(160d), 제1 더미 워드 라인(160e), 제2 더미 워드 라인(160f) 및 제1 SSL 라인(160g)으로 제공될 수 있다. 이와같이, 상기 게이트 패턴들은 1개의 SSL라인만을 포함할 수 있다.
상기 제1 SSL 라인(160g)은 상기 제2 방향으로 제1 지점(P1)까지 연장될 수 있다. 상기 제1 SSL 라인(160g)은 상기 제3 방향으로 서로 이격되면서 2개가 구비될 수 있다. 상기 제1 SSL 라인들(160g) 사이에는 SSL 컷팅부(146)가 구비될 수 있다.
상기 제2 더미 워드 라인(160f)은 상기 제1 SSL 라인(160g) 아래에 구비되고, 상기 제1 SSL 라인(160g)보다 상기 제2 방향으로 더 길게 연장될 수 있다. 도시된 것과 같이, 상기 제2 더미 워드 라인(160f)은 상기 제2 방향으로 제2 지점(P2)까지 연장될 수 있다.
상기 제2 더미 워드 라인(160f)은 가장자리 부분에는 덴트부(149)가 포함될 수 있다. 상기 덴트부(149)에 의해 상기 제2 더미 워드 라인(160f)의 가장자리 부위는 돌출되는 형상을 가질 수 있다.
상기 제2 더미 워드 라인(160f)은 가장자리 부분에 제1 개구부(148d)가 포함될 수 있다.
상기 제1 개구부(148d)의 제1 단부는 상기 제1 지점(P1)과 대향할 수 있고, 상기 제1 개구부(148d)의 제2 단부는 상기 컷팅부의 단부(C1)와 대향할 수 있다. 상기 제1 개구부(148d)의 제2 단부는 상기 제2 더미 워드 라인(160f)의 덴트부(149)와 연통될 수 있다.
이와같이, 상기 제2 더미 워드 라인(160f)은 상기 제1 SSL(160g)과 다른 형상을 가질 수 있다. 즉, 상기 제2 더미 워드 라인(160f)은 상기 제1 SSL들(160g)과 같이 상기 제2 방향을 따라 완전하게 절단되지 않는다.
상기 제1 더미 워드 라인(160e)은 상기 제2 더미 워드 라인(160f) 아래에 구비되고, 상기 제1 더미 워드 라인(160e)은 상기 제2 방향으로 상기 제2 지점까지 연장될 수 있다.
상기 제1 더미 워드 라인(160e)은 덴트부 및 개구부를 포함하지 않는다. 따라서, 상기 제2 더미 워드 라인(142f)의 덴트부(149)를 통해 상기 제1 더미 워드 라인(142e)의 가장자리 상부가 노출될 수 있다.
상기 제1 더미 워드 라인(160e)은 하부에 형성되는 워드 라인과 동일한 형상을 가질 수 있다. 따라서, 일부 실시예에서, 상기 제1 더미 워드 라인(160e)을 실제 워드 라인으로 대체하여 사용할 수도 있다.
상기 제1 더미 워드 라인 아래에는 제3 워드라인, 제2 워드 라인, 제1 워드 라인 및 GSL이 구비될 수 있다. 상기 GSL, 제1 워드 라인, 제2 워드 라인 및 제3 워드 라인들은 도 1 및 2, 도 3a 내지 도 3c를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 GSL(160a), 제1 워드 라인(160b), 제2 워드 라인(160c), 제3 워드 라인(160d), 제1 더미 워드 라인(160e), 제2 더미 워드 라인(160f) 및 제1 SSL 라인(160g)의 상부 가장자리에는 각각 제1 내지 제7 콘택 플러그들(154a~154g)이 형성될 수 있다.
상기 제1 내지 제7 콘택 플러그들(154a~154g)은 도 1 및 2, 도 3a 내지 도 3c를 참조로 설명한 것과 실질적으로 동일할 수 있다.
설명한 것과 같이, 상기 제2 더미 워드 라인(160f)이 상기 SSL 컷팅부를 따라 2개의 더미 워드 라인으로 분리되지 않으므로, 상기 제6 콘택 플러그(154f) 및 상기 제2 더미 워드 라인(143f)을 통해 전기적 신호가 정상적으로 전달될 수 있다.
상기 수직형 메모리 소자의 셀 영역에 형성되는 수직 채널 구조물은 상기 설명한 것에 한정되지 않는다. 즉, 상기 셀 영역에는 상기 다양한 구조의 수직 채널 구조물이 형성될 수 있다. 또한, 상기 수직 채널 구조물을 감싸면서 연장되는 게이트 패턴 구조물은 상기 각 실시예들에 따른 구조와 실질적으로 동일할 수 있다.
도 33a 및 도 33b는 예시적인 실시예에 따른 수직형 메모리 소자를 나타내는 단면도이다.
도 33a 및 도 33b에 도시된 수직형 메모리 소자는 수직 채널 구조물을 제외하고는 도 1, 2, 3a, 3b 및 3c를 참조로 설명한 것과 동일할 수 있다.
도 33a 및 도 33b를 참조하면, 상기 수직 채널 구조물(138)은 채널(132), 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물(130) 및 매립 절연 패턴(134)을 포함할 수 있다. 상기 수직 채널 구조물(138)은 상기 게이트 패턴 구조물을 관통하며 상기 제1 방향으로 연장될 수 있다.
예시적인 실시예에서, 기판(100) 및 상기 수직 채널 구조물(138) 사이에 반도체 패턴이 포함되지 않을 수 있다. 즉, 상기 수직 채널 구조물(138)은 상기 기판(100)의 상기 상면과 직접 접촉할 수 있다.
또한, 상기 게이트 패턴 구조물에서 최하층의 게이트 패턴인 GSL은 상기 수직 채널 구조물(138)을 둘러싸면서 연장될 수 있다.
상기 수직형 메모리 소자는 도 4, 도 5a 내지 도 12c, 도 13, 도 14, 도 15a 내지 도 16d, 도 17, 도 18a 내지 도 19d를 참조로 설명한 것과 동일한 공정을 수행하여 형성할 수 있다. 다만, 도 16a 내지 도 16d를 참조로 설명한 공정에서 상기 채널홀 저면의 기판(100) 상에 반도체 패턴을 형성하지 않을 수 있다.
한편, 도 20을 참조로 설명한 수직형 메모리 소자, 도 22, 23, 24a, 24b 및 24c을 참조로 설명한 수직형 메모리 소자, 도 31을 참조로 설명한 메모리 소자 및 도 32를 참조로 설명한 메모리 소자에도 각각 상기 도 33a 및 도 33b에서 설명한 것과 같은 수직 채널 구조물이 포함될 수 있다.
도 34는 예시적인 실시예에 따른 수직형 메모리 소자를 나타내는 사시도이다.
도 34에는 기판의 셀 영역만을 도시하였으며, 층간 절연막은 생략하였다.
도 34b를 참조하면, 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되고 상기 기판(100) 부위에서 서로 연결되는 수직 채널 구조물(180)이 구비된다. 상기 수직 채널 구조물(180)을 감싸면서 상기 제1 방향으로 적층되고, 게이트 패턴 구조물이 구비될 수 있다.
상기 수직 채널 구조물(180)은 기둥 형상을 갖고 서로 이웃하는 제1 및 제2 구조물들(180a, 180c) 및 상기 이웃하는 제1 및 제2 구조물(180a, 180c)을 상기 기판 부위에서 서로 연결하는 연결 부위(180b)를 포함할 수 있다. 따라서, 상기 수직 채널 구조물(180)은 U자 형상을 가질 수 있다.
상기 각각의 수직 채널 구조물(180)에 포함되는 제1 및 제2 구조물(180a, 180c)은 서로 다른 게이트 구조물에 포함되는 게이트 패턴들에 의해 둘러싸여 있을 수 있다.
상기 수직 채널 구조물(180)은 채널(174a) 및 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물(172a)을 포함할 수 있다. 상기 채널(174a)은 서로 다른 게이트 패턴 구조물들을 관통하는 U자 형상을 가질 수 있다. 상기 구조물(172a)은 채널(174a) 표면 상에 형성될 수 있다. 상기 구조물(172a)에 포함되는 블록킹 유전막은 상기 게이트 패턴들과 접촉할 수 있다.
예시적인 실시예에서, 상기 수직 채널 구조물(180)의 상부에는 상기 채널(174a)만을 포함할 수 있다. 즉, 상기 수직 채널 구조물(180)의 상부에는 상기 터널 절연막, 전하 저장막, 블록킹 유전막을 포함하는 구조물이 형성되지 않을 수 있다.
상기 게이트 패턴 구조물은 게이트 패턴(116) 및 절연막(도시안됨)이 번갈아 적층되는 구조를 가질 수 있다.
상기 게이트 패턴들(116)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예시적인 실시예에서, 최상층의 적어도 하나의 게이트 패턴은 상기 GSL 및 SSL로 제공될 수 있으며, 그 하부의 적어도 하나의 게이트 패턴은 더미 워드 라인으로 제공될 수 있다. 또한, 상기 더미 워드 라인 아래의 워드 라인들은 상기 워드 라인으로 제공될 수 있다.
예를들면, 상기 제1 구조물(180a)을 둘러싸면서 연장되는 최상부 한층의 게이트 패턴(116i)은 GSL로 제공될 수 있고, 제2 구조물(180c)을 둘러싸면서 연장되는 최상부 한층의 게이트 패턴(116i)은 SSL로 제공될 수 있다. 또한, 상기 GSL 및 SSL(116i) 아래에 1층의 더미 워드 라인(116h)이 구비될 수 있다.
이와 같이, 상기 SSL 및 GSL이 상기 수직 채널 구조물(180)의 상부에 각각 위치하기 때문에, 상기 SSL 및 GSL(116i)의 채널 부위와 연결되는 배선의 구현이 용이할 수 있다.
상기 GSL(116i)과 접하는 상기 제1 구조물(180a) 상부면과 접하면서 상기 게이트 라인의 연장 방향인 제2 방향으로 연장되는 공통 소오스 라인(202)이 구비될 수 있다.
또한, 상기 SSL(116i)과 접하는 상기 제1 구조물(180a) 상부면과 접하면서 상기 제2 방향으로 연장되는 비트 라인(204)이 구비될 수 있다.
도시된 것과 같이, 상기 GSL 및 SSL(116i)이 한 층만 형성될 수 있다. 이 경우, 예시적인 실시예에서, 상기 게이트 패턴 구조물의 제2 방향의 단부는 도 31을 참조로 설명한 것과 동일할 수 있다. 즉, 상기 GSL 및 SSL 아래의 더미 워드 라인에 홀을 포함할 수 있다.
일부 실시예에서 상기 게이트 패턴 구조물의 제2 방향의 단부는 도 32를 참조로 설명한 것과 동일할 수 있다. 즉, 상기 GSL 및 SSL 아래의 더미 워드 라인에 덴트부를 포함할 수 있다.
도 35는 예시적인 실시예에 따른 수직형 메모리 소자를 나타내는 사시도이다.
도 35는 GSL 및 SSL이 2 층으로 형성된 것을 제외하고는 도 34에서 설명한 수직형 메모리 소자와 동일하다.
도 35를 참조하면, 상기 제1 구조물(180a)을 둘러싸면서 연장되는 최상부 두 층의 게이트 패턴(117h, 117i)은 각각 제1 GSL 및 제2 GSL로 제공될 수 있고, 제2 구조물(180c)을 둘러싸면서 연장되는 최상부 두층의 게이트 패턴(117h, 117i)은 각각 제1 SSL 및 제2 SSL로 제공될 수 있다. 또한, 상기 제1 GSL 및 제1 SSL(117i) 아래에 2층의 더미 워드 라인(117f, 117g)이 구비될 수 있다.
이 경우, 예시적인 실시예에서, 상기 게이트 패턴 구조물의 제2 방향의 단부는 도 1,2, 3a, 3b 및 3c를 참조로 설명한 것과 동일할 수 있다. 즉, 상기 제1 GSL 및 제1 SSL (117i)아래의 2개의 더미 워드 라인(117f, 117g)에 각각 개구부를 포함할 수 있다.
일부 실시예에서 상기 게이트 패턴 구조물의 제2 방향의 단부는 도 20을 참조로 설명한 것과 동일할 수 있다. 즉, 상기 제1 GSL 및 제1 SSL (117i) 아래의 1개의 더미 워드 라인(117g)에 개구부를 포함할 수 있다.
일부 실시예에서 상기 게이트 패턴 구조물의 제2 방향의 단부는 도 22, 23, 24a, 24b 및 24c을 참조로 설명한 것과 동일할 수 있다. 즉, 상기 제1 GSL 및 제1 SSL (117i)아래의 2개의 더미 워드 라인(117f, 117g)에 각각 홀을 포함할 수 있다.
전술한 예시적인 실시예들에 따른 수직형 메모리 소자 및 이의 제조 방법은 예를 들면, 20층, 30층 또는 40층 이상의 고층 계단 구조를 포함하는 3차원 반도체 장치에 적용되어 전기적 신뢰성을 향상시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 패드 절연막
104a, 104b, 104c, 104d, 104e, 104f, 104g, 104h : 제1 내지 제8 희생막
106a, 106b, 106c, 106d, 106e, 106f, 106g, 106h : 제1 내지 제8 절연막
107 : 몰드 구조물 107a : 예비 계단형 몰드 구조물
108 : 제1 식각 마스크 110 : 제1 컷팅부
112 : 제2 식각 마스크 120 : 제1 층간 절연막
121 : 제2 층간 절연막 122 : 채널 홀
124 : 반도체 패턴 132 : 채널
136 : 패드 패턴 138 : 수직 채널 구조물
140 : 트렌치
142a, 142b, 142c, 142d, 142e, 142f, 142g, 142h, 144a, 144b, 144c, 144d, 144e, 144f, 144g, 144h : 게이트 패턴
146, 146a : SSL 컷팅부 148a, 148, 148c, 148d : 제1 개구부
48b : 제2 개구부
154a, 154b, 154c, 154d, 154e, 154f, 154g, 154h : 콘택 플러그

Claims (20)

  1. 기판의 상면으로부터 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되고, 상기 제2 방향과 수직한 제3 방향으로 제1 폭을 갖는 복수의 워드 라인들;
    상기 최상부 워드 라인들 상에 구비되고, 가장자리 부위에 개구부를 포함하고, 상기 개구부가 형성되지 않는 부위는 상기 제3 방향으로 상기 제1 폭을 갖는 더미 워드 라인;
    상기 더미 워드 라인 상에 나란하게 한 층으로 배치되고, 상기 제1 폭보다 좁은 제2 폭을 갖는 제1 및 제2 셀 선택 라인; 및
    상기 워드 라인들, 더미 워드 라인 및 셀 선택 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들을 포함하는 수직형 메모리 소자.
  2. 제1항에 있어서, 상기 개구부는 상기 제2 방향으로 연장되는 형상을 갖는 수직형 메모리 소자.
  3. 제2항에 있어서, 상기 개구부의 제1 단부는 상기 제1 및 제2 셀 선택 라인의 일 단부와 대향하고, 상기 개구부의 제2 단부는 상기 셀 선택 라인의 일 단부 및 상기 더미 워드 라인의 일 단부 사이에 위치하는 수직형 메모리 소자.
  4. 제1항에 있어서, 상기 제1 및 제2 셀 선택 라인들 사이에는 상기 제2 방향으로 연장되는 컷팅 영역이 포함되고, 상기 개구부는 상기 컷팅 영역의 일부분과 대향하는 수직형 메모리 소자.
  5. 제4항에 있어서, 상기 제1 및 제2 셀 선택 라인들의 제3 방향의 폭들과 그 사이의 컷팅 영역의 상기 제3 방향 폭의 합은 상기 제1 폭과 동일한 수직형 메모리 소자.
  6. 제1항에 있어서, 상기 제1 및 제2 셀 선택 라인들 상에 한 층으로 배치되고, 상기 제2 폭을 갖는 제3 및 제4 셀 선택 라인들을 더 포함하는 수직형 메모리 소자.
  7. 제6항에 있어서, 상기 제1 및 제2 셀 선택 라인들 사이와 상기 제3 및 제4 셀 선택 라인들 사이에는 상기 제2 방향으로 연장되는 컷팅 영역이 포함되는 수직형 메모리 소자.
  8. 제1항에 있어서, 상기 더미 워드 라인은 제1 방향으로 복수개가 적층되고, 상기 복수의 더미 워드 라인들 중 일부 더미 워드 라인에만 개구부가 포함되는 수직형 메모리 소자.
  9. 제1항에 있어서, 상기 워드 라인들, 더미 워드 라인 및 셀 선택 라인들의 상기 제2 방향의 가장자리는 계단 형상을 갖는 수직형 메모리 소자.
  10. 제1항에 있어서, 상기 워드 라인들, 더미 워드 라인 및 셀 선택 라인들 각각의 제2 방향 가장자리 상부면과 접촉하는 콘택 플러그들이 더 포함되는 수직형 메모리 소자.
  11. 기판의 상면으로부터 수직한 제1 방향으로 서로 이격되면서 적층되고, 상기 기판의 상면으로부터 수평한 제2 방향으로 연장되고, 상기 제2 방향과 수직한 제3 방향으로 제1 폭을 갖는 복수의 홀수층 게이트 패턴들;
    상기 홀수층 게이트 패턴들의 제1 방향의 사이에 배치되고, 상기 제3 방향으로 제1 폭을 갖고 상기 홀수층 게이트 패턴의 가장자리 상부면을 노출하기 위한 덴트부를 포함하는 짝수층 게이트 패턴들;
    상기 최상부 게이트 패턴 상에 구비되고, 가장자리 부위에 홀을 포함하는 제1 더미 워드 라인;
    상기 제1 더미 워드 라인 상에 구비되고, 상기 제1 더미 워드 라인의 가장자리 상부면을 노출하기 위한 덴트부를 포함하고, 상기 홀과 일부 오버랩되면서 제2 방향으로 연장되는 제1 개구부를 포함하고, 상기 제1 개구부가 형성되지 않는 부위는 상기 제3 방향으로 상기 제1 폭을 갖는 제2 더미 워드 라인;
    상기 제2 더미 워드 라인 상에 나란하게 한 층으로 배치되고, 상기 제1 폭보다 좁은 제2 폭을 갖는 제1 및 제2 셀 선택 라인들;
    상기 제1 및 제2 셀 선택 라인들 상에 나란하게 한 층으로 배치되고, 상기 제2 폭을 갖는 제3 및 제4 셀 선택 라인; 및
    상기 워드 라인들, 제1 및 제2 더미 워드 라인 및 제1 내지 제4 셀 선택 라인들을 상기 제1 방향으로 관통하는 수직 채널 구조물들을 포함하는 수직형 메모리 소자.
  12. 제11항에 있어서, 상기 제1 개구부의 제1 단부는 상기 제3 및 제4 셀 선택 라인의 일 단부와 대향하고, 상기 제1 개구부의 제2 단부는 상기 제2 더미 워드 라인의 덴트부와 연통되는 수직형 메모리 소자.
  13. 제11항에 있어서, 상기 제1 및 제2 셀 선택 라인들 사이와 상기 제3 및 제4 셀 선택 라인들 사이에는 상기 제2 방향으로 연장되는 컷팅 영역이 포함되고, 상기 제1 개구부 및 홀은 상기 컷팅 영역의 일부분과 대향하는 수직형 메모리 소자.
  14. 제11항에 있어서, 상기 제1 개구부는 상기 홀보다 상기 제2 방향으로 더 길게 연장되는 수직형 메모리 소자.
  15. 제11항에 있어서, 상기 홀의 제1 단부는 상기 제 1 및 제2 셀 선택 라인의 일 단부와 대향하고, 상기 홀의 제2 단부는 상기 제1 및 제2 셀 선택 라인의 일 단부 및 상기 제1 더미 워드 라인의 일 단부 사이에 위치하는 수직형 메모리 소자.
  16. 제15항에 있어서, 상기 홀의 제2 단부와 상기 제1 개구부의 제2 단부는 상기 제1 방향으로 나란하게 배치되는 수직형 메모리 소자.
  17. 제15항에 있어서, 상기 홀수층 게이트 패턴들과 제2 더미 워드 라인의 제2 방향의 가장자리는 계단 형상을 갖고, 상기 짝수층 게이트 패턴들과 제1 더미 워드 라인의 제2 방향의 가장자리는 계단 형상을 갖고, 각 층 계단에는 2개 층의 게이트 패턴이 포함되는 수직형 메모리 소자.
  18. 제11항에 있어서, 상기 제1 셀 선택 라인과 제3 셀 선택 라인의 단부와 상기 제2 셀 선택 라인과 제4 셀 선택 라인의 가장자리는 각각 계단 형상을 갖고, 각 층 계단에는 한 층의 셀 선택 라인이 포함되는 수직형 메모리 소자.
  19. 제1 폭을 갖는 제1 및 제2 선택 라인들;
    상기 제1 및 제2 선택 라인들 아래에 배치되고, 상기 제1 및 제2 선택 라인들 사이의 컷팅부의 적어도 일부와 수직 방향으로 대향하는 개구부를 포함하고, 상기 개구부가 형성되지 않는 부위는 상기 제1 폭보다 넓은 제2 폭을 갖는 더미 워드 라인;
    상기 더미 워드 라인 아래에 배치되는 워드 라인들; 및
    상기 워드 라인들, 더미 워드 라인 및 제1 내지 제4 셀 선택 라인들을 수직 방향으로 관통하여 기판 상에 구비되는 수직 채널 구조물들을 포함하는 수직형 메모리 소자.
  20. 제21항에 있어서, 상기 더미 워드 라인은 상기 제1 및 제2 선택 라인들과 다른 형상을 갖는 수직형 메모리 소자.
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