CN107017263B - 垂直存储器件及其制造方法 - Google Patents

垂直存储器件及其制造方法 Download PDF

Info

Publication number
CN107017263B
CN107017263B CN201710032615.6A CN201710032615A CN107017263B CN 107017263 B CN107017263 B CN 107017263B CN 201710032615 A CN201710032615 A CN 201710032615A CN 107017263 B CN107017263 B CN 107017263B
Authority
CN
China
Prior art keywords
word line
dummy word
line
lines
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710032615.6A
Other languages
English (en)
Other versions
CN107017263A (zh
Inventor
尹石重
李俊熙
曹盛纯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107017263A publication Critical patent/CN107017263A/zh
Application granted granted Critical
Publication of CN107017263B publication Critical patent/CN107017263B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221Three dimensional integrated circuits stacked in different levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B65CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65DCONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D83/00Containers or packages with special means for dispensing contents
    • B65D83/06Containers or packages with special means for dispensing contents for dispensing powdered or granular material
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B65CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65DCONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D25/00Details of other kinds or types of rigid or semi-rigid containers
    • B65D25/02Internal fittings
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B65CONVEYING; PACKING; STORING; HANDLING THIN OR FILAMENTARY MATERIAL
    • B65DCONTAINERS FOR STORAGE OR TRANSPORT OF ARTICLES OR MATERIALS, e.g. BAGS, BARRELS, BOTTLES, BOXES, CANS, CARTONS, CRATES, DRUMS, JARS, TANKS, HOPPERS, FORWARDING CONTAINERS; ACCESSORIES, CLOSURES, OR FITTINGS THEREFOR; PACKAGING ELEMENTS; PACKAGES
    • B65D77/00Packages formed by enclosing articles or materials in preformed containers, e.g. boxes, cartons, sacks or bags
    • B65D77/22Details
    • B65D77/24Inserts or accessories added or incorporated during filling of containers
    • B65D77/245Utensils for removing the contents from the package, e.g. spoons, forks, spatulas
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01FMEASURING VOLUME, VOLUME FLOW, MASS FLOW OR LIQUID LEVEL; METERING BY VOLUME
    • G01F19/00Calibrated capacity measures for fluids or fluent solid material, e.g. measuring cups
    • G01F19/002Measuring spoons or scoops
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40117Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B51/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Fluid Mechanics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及垂直存储器件及其制造方法。一种垂直存储器件可以包括:多个字线,其在第一方向上间隔开,其每个在垂直于第一方向的第二方向上延伸并且在垂直于第一方向和第二方向的第三方向上具有第一宽度;虚设字线,其在最上字线的上方,包括开口并且具有它的在第三方向上有第一宽度的一部分;第一串选择线(SSL)和第二串选择线(SSL),其在虚设字线上方,第一SSL和第二SSL沿第一方向在基本相同级处,第一SSL和第二SSL的每个在第三方向上具有比第一宽度更小的第二宽度;以及多个垂直沟道结构,其每个穿过字线、虚设字线以及第一SSL和第二SSL中的一个。

Description

垂直存储器件及其制造方法
技术领域
示例实施方式涉及垂直存储器件及其制造方法。更具体地,示例实施方式涉及包括垂直堆叠的栅图案的垂直存储器件及其制造方法。
背景技术
为实现高集成度,包括垂直堆叠在衬底的表面上的多个存储单元的垂直存储器件已经被研究。在垂直存储器件中,电信号可以分别被施加到垂直堆叠的存储单元,并且可以需要用于传输电信号的焊垫结构。
发明内容
示例实施方式提供具有改善的电可靠性的垂直存储器件。
示例实施方式提供制造具有改善的电可靠性的垂直存储器件的方法。
根据示例实施方式,提供一种垂直存储器件,其可以包括:多个字线,其在基本垂直于衬底的顶表面的第一方向上彼此间隔开,字线的每个在基本平行于衬底的顶表面的第二方向上延伸并且在基本垂直于第二方向的第三方向上具有第一宽度;虚设字线,其在字线中最上的字线上方,虚设字线的边缘部分包括开口,虚设字线的一部分在第三方向上具有第一宽度;在虚设字线上方的第一串选择线(SSL)和第二串选择线(SSL),第一SSL和第二SSL在基本相同级处,并且第一SSL和第二SSL的每个在第三方向上具有小于第一宽度的第二宽度;以及多个垂直沟道结构,垂直沟道结构的每个在第一方向上穿过字线、虚设字线以及第一SSL和第二SSL中的一个延伸。
根据示例实施方式,提供一种垂直存储器件,其可以包括:多个第一栅图案,其在基本垂直于衬底的顶表面的第一方向上被设置在距衬底的顶表面奇数级处,第一栅图案的每个在基本平行于衬底的顶表面的第二方向上延伸并且在基本垂直于第二方向的第三方向上具有第一宽度;多个第二栅图案,其被设置在第一栅图案之间在第一方向上距衬底的顶表面偶数级处,第二栅图案的每个在第三方向上具有第一宽度,并且第二栅图案的边缘部分具有暴露下层第一栅图案的边缘部分的凹部;第一虚设字线,其在第一栅图案和第二栅图案的最上的一个上方,虚设字线的边缘部分包括开口;第二虚设字线,其在第一虚设字线上方,第二虚设字线的边缘部分包括凹部和凹陷,凹部暴露第一虚设字线的边缘部分,凹陷在第二方向上延伸并且与凹部连通,第二虚设字线的一部分在第三方向上具有第一宽度;第一串选择线(SSL)和第二串选择线(SSL),其被设置在第二虚设字线上方的基本相同级处,第一SSL和第二SSL的每个具有小于第一宽度的第二宽度;第三串选择线(SSL)和第四串选择线(SSL),其分别在第一SSL和第二SSL上方,第三SSL和第四SSL的每个在第三方向上具有第二宽度;以及多个垂直沟道结构,垂直沟道结构的每个在第一方向上穿过字线、第一虚设字线和第二虚设字线、第一SSL和第二SSL中的一个以及第三SSL和第四SSL中的一个延伸。
根据示例实施方式,提供一种垂直存储器件,其可以包括:第一串选择线(SSL)和第二串选择线(SSL),其每个在水平方向上具有第二宽度;切割区域,其被形成在第一SSL和第二SSL之间;第一虚设字线,其在第一SSL和第二SSL下方,第一虚设字线包括在垂直方向上与切割区域部分交叠的开口,并且第一虚设字线的一部分具有在水平方向上大于第二宽度的第一宽度;多个字线,其在第一虚设字线下方;以及垂直沟道结构,其在衬底上,垂直沟道结构的每个在垂直方向上穿过字线、虚设字线以及第一SSL和第二SSL中的一个延伸。
根据示例实施方式,提供一种制造垂直存储器件的方法。在该方法中,绝缘层和牺牲层可以被交替且重复地形成在衬底上以形成模制结构。绝缘层中的上部绝缘层和牺牲层中的上部牺牲层可以被部分蚀刻以形成在第二方向上延伸的切割孔。模制结构的边缘部分可以被顺序蚀刻以形成具有阶梯形状的初始台阶模制结构。垂直沟道结构可以被形成为穿过初始台阶模制结构。初始台阶模制结构可以被蚀刻以形成将初始台阶模制结构分成多个台阶模制结构的开口。牺牲层可以由栅图案结构替换,栅图案结构包括多个字线、虚设字线、第一串选择线(SSL)和第二串选择线(SSL),虚设字线包括开口,其中开口可以部分交叠切割孔。
根据示例实施方式,提供一种垂直存储器件,其可以包括:沿第一方向堆叠在衬底上的多个线;以及在衬底上的垂直沟道结构,垂直沟道结构的每个在垂直方向上穿过字线、虚设字线以及第一选择线和第二选择线中的一个延伸。所述多个线可以包括:包括开口的第一虚设字线,第一虚设字线沿与第一方向正交的第二方向延伸、具有开口、并且具有在与第一方向和第二方向正交的第三方向上具有第一宽度的一部分;第一选择线和第二选择线,其在第一方向上基本相同的距离处并且沿第二方向延伸;以及多个字线,其相比于第一虚设字线沿第一方向更靠近衬底。第一虚设字线可以具有在第二方向上比第一选择线和第二选择线的端部更远地延伸的端部。第一选择线和第二选择线可以沿第一方向比第一虚设字线距衬底更远。第一选择线和第二选择线的每个在第三方向上可以具有小于第一宽度的宽度。切割区域可以在第一选择线和第二选择线之间,并且使第一选择线和第二选择线分开。开口可以从第一选择线和第二选择线的端部沿第二方向延伸以部分交叠切割区域。开口可以沿第二方向在第一虚设字线的端部之前终止。
附图说明
通过参考附图详细描述示范实施方式,特征对本领域技术人员来说将变得明显,其中:
图1和2分别示出根据示例实施方式的垂直存储器件的透视图和俯视图;
图3A、3B和3C示出根据示例实施方式的垂直存储器件的剖面图;
图4、5A至5D、6A至12C、13、14、15A至16D、17和18A至19C示出根据示例实施方式的制造垂直存储器件的方法的阶段的剖面图、俯视图和透视图;
图20和21分别示出根据示例实施方式的垂直存储器件的俯视图和剖面图;
图22和23分别示出根据示例实施方式的垂直存储器件的透视图和剖面图;
图24A和24B示出根据示例实施方式的垂直存储器件的剖面图;
图25A至27B、28A至28C和29A至30B示出根据示例实施方式的制造垂直存储器件的方法的阶段的剖面图和俯视图;
图31示出根据示例实施方式的垂直存储器件的俯视图;
图32示出根据示例实施方式的垂直存储器件的俯视图;
图33A和33B示出根据示例实施方式的垂直存储器件的剖面图;
图34示出根据示例实施方式的垂直存储器件的透视图;以及
图35示出根据示例实施方式的垂直存储器件的透视图。
具体实施方式
现将参考附图在下文中更全面地描述示例实施方式,然而,它们可以以不同形式被实现并且不应被解释为限于这里阐述的实施方式。更确切地,这些实施方式被提供使得本公开将彻底和完整,并且将向本领域技术人员完全传递示范性实施方式。
在下文中,基本垂直于衬底的顶表面的方向被称为第一方向,基本平行于衬底的顶表面且彼此相交的两个方向分别被称为第二方向和第三方向。例如,第二方向和第三方向基本彼此垂直。此外,由箭头指示的方向及其相反方向被认为是相同方向。以上提到的方向的定义贯穿本说明书中的所有图是相同的。为了描述的方便,诸如接触插塞、绝缘中间层和垂直沟道结构的一些元件的图示在图1中被省略。
图1是示出垂直存储器件的透视图。图2是示出垂直存储器件中的多个栅图案的俯视图。图3A、3B和3C是分别沿图1中指示的线I-I'、II-II'和III-III'截取的剖面图。
参考图1、2、3A、3B和3C,垂直存储器件可以被形成在衬底100上。衬底100可以包括在其上存储单元可以被形成的单元区域A和在其上与存储单元连接的布线可以被形成的布线区域B。布线区域B可以靠近单元区域A的边缘部分。
垂直沟道结构138可以被形成在衬底100的单元区域A上,并且可以从衬底100的上表面在第一方向上延伸。多个栅图案142(例如142a、142b、142c、142d、142e、142f、142g和142h)可以在第一方向上彼此间隔开,并且可以围绕垂直沟道结构138。栅图案142可以形成栅图案结构150。绝缘图案106的每个(例如106a、106b、106c、106d、106e、106f、106g和106h)在第一方向上可以被形成在栅图案142之间。栅图案142的每个可以在第二方向上延伸。
栅图案结构150的在第二方向上的端部可以具有阶梯形状。也就是,在各级处栅图案142的在第二方向上的长度可以彼此不同,从而在布线区域B上的栅图案结构150可以具有阶梯形状。在下文中,在布线区域B上的栅图案结构150被称为阶梯部分。
衬底100可以包括半导体材料,例如硅和/或锗。在示例实施方式中,衬底100可以包括单晶硅。焊垫绝缘层102可以被形成在衬底100上。
垂直沟道结构138可以包括:沟道132;电荷存储结构130,其包括隧道绝缘层、电荷存储层和阻挡层;以及填充绝缘图案134。垂直沟道结构138可以穿过栅图案结构150在第一方向上延伸。
在示例实施方式中,沟道132可以具有中空圆柱状或杯状形状。沟道132可以包括多晶硅或单晶硅。
填充绝缘图案134可以被形成在沟道132上以填充沟道132的内部空间。填充绝缘图案134可以具有柱状。填充绝缘图案134可以包括绝缘材料,例如硅氧化物。在一些示例实施方式中,沟道132可以具有实心圆柱状或柱状,并且在这种情况下填充绝缘图案134可以不被形成。
隧道绝缘层、电荷存储层和阻挡电介质层可以被顺序形成在沟道132的外部侧壁上。电荷存储结构130可以围绕沟道132的外部侧壁。隧道绝缘层可以包括氧化物,例如硅氧化物。电荷存储层可以包括氮化物,例如硅氮化物。阻挡电介质层可以包括氧化物,例如硅氧化物,或者金属氧化物,例如铪氧化物或铝氧化物。
在示例实施方式中,半导体图案124可以被形成在衬底100和垂直沟道结构138之间。半导体图案124可以接触衬底100的上表面。半导体图案124可以具有柱状,并且垂直沟道结构138可以被形成在半导体图案124上。
焊垫图案136可以被形成在沟道132、电荷存储结构130和填充绝缘图案134上。在示例实施方式中,在垂直存储器件中焊垫图案136可以与位线连接。
栅图案142可以包括接地选择线(GSL)、字线、虚设字线和串选择线(SSL)。例如,分别地,栅图案142的下部栅图案中的至少一个可以用作GSL,并且栅图案142的较高栅图案中的至少一个可以用作SSL。栅图案142的在GSL和SSL之间的中间栅图案可以用作字线,并且栅图案142的中间栅图案中的至少一个可以用作虚设字线。
为了描述的方便,图1、2、3A、3B和3C示出了栅图案142a用作GSL,栅图案142b用作第一字线,栅图案142c用作第二字线,栅图案142d用作第三字线,栅图案142e用作第一虚设字线,栅图案142f用作第二虚设字线,栅图案142g用作第一SSL,并且栅图案142h用作第二SSL。
在示例实施方式中,GSL 142a、第一字线142b、第二字线142c、第三字线142d、第一虚设字线142e和第二虚设字线142f的每个在第三方向上可以具有第一宽度W1。
第一SSL 142g和第二SSL 142h的每个可以被分成两部分,其可以在第二虚设字线142f上在第三方向上彼此间隔开。也就是,分别地,两个第一SSL 142g可以在第三方向上被设置在第二虚设字线142f上,并且两个第二SSL 142h可以被设置在所述两个第一SSL 142g上。第一SSL 142g和第二SSL 142h的两部分的每个可以具有在第三方向上其每个小于第一宽度W1的第二宽度W2,例如相等的第二宽度。例如,第二宽度W2可以小于第一宽度W1的约1/2。
栅图案142可以包括例如钨的金属、金属硅化物和/或金属氮化物。在示例实施方式中,栅图案142可以包括钨。或者,栅图案142可以包括多晶硅。
绝缘层106可以包括例如硅氧化物。
栅图案结构150的阶梯部分可以是其在第二方向上的边缘部分。栅图案142的阶梯部分的左面的一个可以与栅图案142的阶梯部分的右面的一个对称。在下文中,仅栅图案142的阶梯部分的右面的一个将被描述。
栅图案结构150的阶梯部分可以被分成第一阶梯部分和第二阶梯部分,第一阶梯部分包括设置在奇数级的第一台阶,第二阶梯部分包括设置在偶数级的第二台阶。在下文中,栅图案142的一个和绝缘层106的在所述栅图案142的一个上的一个可以限定一个级。
第一台阶可以包括设置在奇数级的例如142a的GSL、例如142c的字线和例如142e的虚设字线的边缘部分。除第一台阶的最低的台阶之外,第一台阶的每个可以包括两个堆叠的栅图案142。
第二台阶可以包括设置在偶数级的例如142b和142d的字线以及例如142f的虚设字线的边缘部分。第二台阶的每个可以包括两个堆叠的栅图案142。在偶数级的栅图案142在第二方向上的边缘部分可以分别包括凹部149。在奇数级的栅图案142在第二方向上的边缘部分可以通过在偶数级的栅图案142在第二方向上的边缘部分的凹部149暴露。
第一SSL 142g和第二SSL 142h一起可以具有阶梯形状。也就是,第一SSL 142g可以是下部台阶,并且第二SSL 142h可以是上部台阶。
参考图2,第二SSL 142h可以在第二方向上延伸到第一位置P1。在示例实施方式中,两个第二SSL 142h可以在第三方向上彼此间隔开。两个第二SSL 142h之间的间隔可以用作SSL切割孔146。
第一SSL 142g可以被形成在第二SSL 142h下方,并且可以在第二方向上延伸。第一SSL 142g在第二方向上可以比第二SSL 142h更长。例如,第一SSL 142g可以在第二方向上延伸到第二位置P2。在示例实施方式中,两个第一SSL 142g在第三方向上可以彼此间隔开。两个第一SSL 142g之间的间隔也可以用作SSL切割孔146。在示例实施方式中,SSL切割孔146可以延伸到第二位置P2和第三位置P3之间的切割位置C1。
第二虚设字线142f可以被形成在第一SSL 142g下方,并且可以在第二方向上延伸。第二虚设字线142f在第二方向上可以比第一SSL 142g更长。例如,第二虚设字线142f可以在第二方向上延伸到第三位置P3。第二虚设字线142f在第二方向上的边缘部分可以包括凹部149。
第一虚设字线142e可以在第二方向上延伸到第三位置P3。第一虚设字线142e在第二方向上的边缘部分可以由在第一虚设字线142e上面的第二虚设字线142f的凹部149暴露。在示例实施方式中,第二虚设字线142f的凹部149的一端可以位于第二位置P2。
此外,第二虚设字线142f可以包括沿第三方向在第二虚设字线142f的中间部分处的第一凹陷148a。第一凹陷148a的第一端可以在第二SSL 142h的端部下方,并且第一凹陷148a可以在第二方向上向第二虚设字线142f的边缘部分延伸,但并不总是如此。第一凹陷148a可以与SSL切割孔146交叠。
在示例实施方式中,第一凹陷148a在第二方向上的第一端可以与第一位置P1对准,并且第一凹陷148a在第二方向上的第二端可以与切割位置C1对准。第一凹陷148a可以与凹部149连通,即没有凹部149的第一凹陷148a可以形成开口,但是由于凹部149在第二方向和第三方向上交叠这样的开口,该开口变成关于凹部149的第一凹陷148a,例如可以是从第二位置P2到切割位置C1的凹陷,或者变成在第二虚设字线142f中的开口。
第二虚设字线142f可以具有与第一SSL 142g和第二SSL 142h的每个的形状不同的形状。也就是,第二虚设字线142f沿第二方向可以不被完全切割,并且因此可以不被分成如第一SSL 142g和第二SSL 142h的每个一样的两个单独的部分,从而第二虚设字线的最大宽度是第一宽度W1。此外,第二虚设字线142f可以具有与在第二虚设字线142f下方的字线142b、142c和142d的形状不同的形状。例如,虽然第二虚设字线142f的在其上第一凹陷148a和凹部149都不被形成的部分在第三方向上可以具有第一宽度W1,但是字线142b、142c和142d可以不具有第一凹陷148a。
第一虚设字线142e可以被形成在第二虚设字线142f下方,并且可以在第二方向上延伸。第一虚设字线142e可以比第一SSL 142g更长。例如,第一虚设字线142e可以延伸到第三位置P3。第一虚设字线142e在第三方向上可以具有第一宽度W1,并且可以在第二方向上延伸。
第一虚设字线142e可以包括在其边缘部分处的第一开口148b。第一开口148b可以在第二方向上延伸,第一开口148b的第一端可以交叠第一SSL142g的一端,并且第一开口148b的第二端可以交叠第二虚设字线142f中的第一凹陷148a的第二端。
第一开口148b的第一端可以与第二位置P2对准。第一开口148b的第二端可以与切割位置C1对准。也就是,第一开口148b的第二端可以与第三位置P3间隔开,第三位置P3可以是第一虚设字线142e在第二方向上的一端。
第一虚设字线142e可以没有凹部。第一虚设字线142e的边缘部分可以由在第一虚设字线142e上面的第二虚设字线142f的凹部149暴露。
第一虚设字线142e可以具有与第一SSL 142g和第二SSL 142h的每个的形状不同的形状。也就是,第一虚设字线142e沿第二方向可以不被完全切割,并且因此可以不被分成如第一SSL 142g和第二SSL 142h一样的两个单独的部分。第一虚设字线142e可以具有与在第一虚设字线142e下方的字线142b、142c和142d的形状不同的形状,例如字线可以不包括第一开口148b。第一虚设字线142e可以具有与第二虚设字线142f的形状不同的形状,例如尽管具有第一开口148b,但是可以不具有凹部149或第一凹陷148a。第一虚设字线142e可以具有第一宽度W1,并且可以在第二方向上延伸。
第三字线142d可以被形成在第一虚设字线142e下方,并且可以在第二方向上延伸。第三字线142d可以比第一虚设字线142e更长。例如,第三字线142d可以延伸到第四位置P4。第三字线142d可以具有凹部149,凹部149可以暴露在第三字线142d下面的第二字线142c的边缘部分。第三字线142d的没有凹部的部分在第二方向上可以具有比第三字线142d的有凹部149的部分的在第二方向上的长度更大的长度。在示例实施方式中,第三字线142d的凹部149的一端可以与第三位置P3对准。
第二字线142c可以被形成在第三字线142d下方,并且可以在第二方向上延伸到第四位置P4。第二字线142c可以没有凹部,并且第二字线142c的边缘部分可以由在第二字线142c上面的第三字线142d的凹部149暴露。
第一字线142b和GSL 142a可以被形成在第二字线142c下方。第一字线142b的边缘部分可以具有与第三字线142d的边缘部分的形状基本相同的形状。GSL 142a的边缘部分可以具有与第二字线142c的边缘部分的形状基本相同的形状。第一字线142b和第三字线142d的边缘部分可以具有阶梯形状,并且GSL 142a和第二字线142c的边缘部分可以具有阶梯形状。
第一虚设字线142e和第二虚设字线142f的每个可以不用作实际的字线,然而,可以用作用于传输电信号的布线。
第一绝缘中间层120可以覆盖栅图案结构150。第二绝缘中间层121可以被形成在第一绝缘中间层120上。第一绝缘中间层120和第二绝缘中间层121可以包括例如硅氧化物。
多个接触插塞154a、154b、154c、154d、154e、154f和154g可以穿过第一绝缘中间层120和第二绝缘中间层121分别被形成在GSL 142a,第一字线142b、第二字线142c和第三字线142d,第一虚设字线142e和第二虚设字线142f,第一SSL 142g以及第二SSL 142h的边缘部分上。
在示例实施方式中,GSL 142a、第二字线142c和第一虚设字线142e的边缘部分分别由第一字线142b、第三字线142d和第二虚设字线142f的凹部149暴露。因此,第一接触插塞154a、第三接触插塞154c和第五接触插塞154e可以分别被形成在GSL 142a、第二字线142c和第一虚设字线142e的边缘部分上。此外,第七接触插塞154g可以被形成在SSL 142g的边缘部分上。在示例实施方式中,第一字线142b、第三字线142d和第二虚设字线142f的边缘部分可以包括相对于凹部149的凸起部分。因此,第二接触插塞154b、第四接触插塞154d、第六接触插塞154f和第八接触插塞154h可以分别被形成在第一字线142b、第三字线142d、第二虚设字线142f和第二SSL 142h的边缘部分上。
如果第二虚设字线142f沿SSL切割孔146被切割,第二虚设字线142f可以被分成两个单独的部分。因此,通过第六接触插塞154f施加到第二虚设字线142f的电信号可以不被传输而是可以被浮置。
然而,在示例实施方式中,第二虚设字线142f可以包括第一凹陷148a,并且第一凹陷148a的一端可以位于第一位置P1。因此,第二虚设字线142f可以不被分成两个单独的部分。通过第六接触插塞154f施加到第二虚设字线142f的电信号可以由第二虚设字线142f传输,并且因此电信号可以不被浮置。电信号通常可以由第二虚设字线142f传输,因此电故障可以减少。
为了描述的方便,图1、2、3A和3C示出了栅图案结构150包括顺序堆叠的八个栅图案142。然而,根据电路和/或电容器的布局或垂直存储器件的集成度,栅图案结构150可以包括顺序堆叠的十六个栅图案142、三十二个栅图案142、六十四个栅图案142、128个栅图案142等。
多个栅图案结构150可以被布置在第三方向上,并且可以被彼此间隔开。栅图案结构150之间的间隙可以被称作第二开口140,其可以在第二方向上延伸。绝缘图案可以填充第二开口140。绝缘图案可以包括例如硅氧化物。
杂质区域(未示出)可以被形成在绝缘图案下方的衬底100上。杂质区域可以在第二方向上延伸,并且可以用作垂直存储器件的公用源极线(CSL)。或者,CSL还可以穿过绝缘图案被形成在杂质区域上。
图4、5A至12C、13、14、15A至16D、17和18A至19C是示出根据示例实施方式的制造垂直存储器件的方法的阶段的剖面图、俯视图和透视图。具体地,图5A、6A、7A、8A、9A、10A、11A、12A、15A、16A、18A和19A是沿图1的线I-I'截取的剖面图,图5B、6B、7B、8B、9B、10B、11B、12B、15B、16B、18B和19B是沿图1的线II-II'截取的剖面图,并且图5C、6C、7C、8C、9C、10C、11C、12C、15C、16C、18C和19C是沿图1的线III-III'截取的剖面图。图4和5D是透视图,在其中诸如垂直沟道结构和绝缘中间层的一些元件为了简洁未被示出。图13和14是俯视图。
参考图4,焊垫绝缘层102可以被形成在衬底100上。牺牲层104和绝缘层106可以被交替堆叠在焊垫绝缘层102上以形成模制结构107。
衬底100可以包括半导体材料,例如硅或锗。在示例实施方式中,衬底100可以包括单元区域和焊垫区域。焊垫绝缘层102和绝缘层106可以由氧化物基材料形成,例如硅氧化物。牺牲层104可以由相对于绝缘层106可以具有蚀刻选择性并且可以通过湿法蚀刻工艺被轻易地去除的材料形成。例如,牺牲层104可以由氮化物基材料形成,例如硅氮化物和/或硅硼氮化物。
在示例实施方式中,焊垫绝缘层102、绝缘层106和牺牲层104可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺或原子层沉积(ALD)工艺的至少一个形成。在示例实施方式中,焊垫绝缘层102可以通过热氧化工艺或自由基氧化工艺被形成在衬底100的顶表面上。
牺牲层104可以在后续工艺中被去除以形成用于GSL、字线、虚设字线和SSL的间隔。因此,绝缘层106和牺牲层104的数量可以考虑到GSL、字线、虚设字线和SSL的数量来被决定。
在下文中,交替堆叠在模制结构107中的八个绝缘层106和八个牺牲层104被描述。从衬底100在第一方向上按此顺序,牺牲层104可以分别被称为第一牺牲层104a、第二牺牲层104b、……、和第八牺牲层104h,并且绝缘层106可以分别被称为第一绝缘层106a、第二绝缘层106b、……、和第八绝缘层106h。
在示例实施方式中,第七牺牲层104g和第八牺牲层104h可以分别通过后续工艺由第一SSL和第二SSL替换。第五牺牲层104e和第六牺牲层104f可以分别通过后续工艺由第一虚设字线和第二虚设字线替换。第一至第四牺牲层104a、104b、104c和104d可以分别通过后续工艺由GSL和第一至第三字线替换。
参考图5A、5B、5C和5D,用于形成切割孔110的第一蚀刻掩模108可以被形成在模制结构107上。第一蚀刻掩模108可以包括光致抗蚀剂图案。
第一蚀刻掩模108可以具有在第二方向上延伸的孔。孔可以延伸到在与第一SSL的一端相应的第二位置P2和与第二虚设字线的一端相应的第三位置P3之间的切割位置C1。
第八绝缘层106h、第八牺牲层104h、第七绝缘层106g和第七牺牲层104g可以使用第一蚀刻掩模108被顺序蚀刻以形成切割孔110。
当半导体器件包括第一SSL和第二SSL时,牺牲层104的上部两个104h和104g以及绝缘层106的上部两个106h和106g可以被蚀刻以形成切割孔110。当半导体器件包括一个SSL时,牺牲层104的最上牺牲层和绝缘层106的最上绝缘层可以被蚀刻以形成切割孔110。
在示例实施方式中,牺牲层104和绝缘层106可以具有相对于彼此的高蚀刻选择性,使得蚀刻工艺可以被执行直到第七牺牲层104g可以被精确地蚀刻以形成切割孔110。因此,切割孔110的底部可以暴露第六绝缘层106f的顶表面。
切割孔110可以与在第二虚设字线上方的两个第一SSL之间的间隔或者两个第二SSL之间的间隔相应。通过形成切割孔110,两个第一SSL之间的间隔和两个第二SSL之间的间隔可以被精确限定。然后,第一蚀刻掩模108可以被去除。
参考图6A、6B和6C,用于形成第二SSL的台阶的第二蚀刻掩模112可以被形成在模制结构107上。第二蚀刻掩模112可以包括光致抗蚀剂图案。第二蚀刻掩模112可以从边缘部分向与第二SSL的一端相应的第一位置P1暴露模制结构107。
参考图6C,在包括切割孔110的切割区域和在第二方向上与切割孔110相邻的布线区域中,第六绝缘层106f和第八绝缘层106h的部分可以由第二蚀刻掩模112暴露。
参考图7A、7B和7C,绝缘层106的被暴露的最上绝缘层和牺牲层104的被暴露的最上牺牲层可以使用第二蚀刻掩模112被蚀刻。
具体地,第八绝缘层106h和第八牺牲层104h可以使用第二蚀刻掩模112被蚀刻。此外,在切割孔110下方的第六绝缘层106f和第六牺牲层104f可以使用第二蚀刻掩模112被蚀刻。
参考图7C,切割孔110可以被设置在两个第二SSL之间以及两个第一SSL之间,从而第七绝缘层106g和第八绝缘层106h以及第七牺牲层104g和第八牺牲层104h可以不被形成在切割孔110中。因此,在切割孔110下方的第六牺牲层104f和第六绝缘层106f可以被部分蚀刻。
然后,第二蚀刻掩模112可以被去除。
如以上描述地,第八绝缘层106h和第八牺牲层104h可以使用第二蚀刻掩模112被蚀刻以形成用于形成第二SSL的模制图案。然而,用于形成SSL的最上SSL例如第二SSL的工艺可以不限于以上示出的工艺。在一些示例实施方式中,用于在第二SSL下方形成字线的台阶的工艺可以被执行,然后用于形成第二SSL的工艺可以被执行。
参考图8A、8B和8C,第三蚀刻掩模115可以被形成在模制结构107上。第三蚀刻掩模115可以用作用于形成下部台阶部分117a和上部台阶部分117b的掩模,并且可以包括光致抗蚀剂图案。
在示例实施方式中,下部台阶部分117a可以被形成在切割孔110之间。因此,切割孔110和上部台阶部分117b可以由第三蚀刻掩模115覆盖。在一些示例实施方式中,下部台阶部分117a和第一切割孔110可以彼此部分交叠。
绝缘层106的被暴露的最上绝缘层例如第七绝缘层106g,以及牺牲层104的被暴露的最上牺牲层例如第七牺牲层104g可以使用第三蚀刻掩模115被蚀刻。因此,模制结构107的顶部可以包括下部台阶部分117a和上部台阶部分117b,其可以在第三方向上被交替且重复地布置在布线区域上。顺序堆叠在上部台阶部分117b下方的绝缘层106和牺牲层104的数量可以比顺序堆叠在下部台阶部分117a下方的绝缘层106和牺牲层104的数量多一个。
在示例实施方式中,第三蚀刻掩模115的端部可以被设置在第二位置P2处,其可以是第一SSL的端部。然后,第三蚀刻掩模115可以被去除。
参考图9A、9B和9C,用于形成台阶的第四蚀刻掩模118a可以被形成在模制结构107上。第四蚀刻掩模118a可以包括光致抗蚀剂图案。上部两个堆叠的绝缘层106和上部两个堆叠的牺牲层104可以使用第四蚀刻掩模118a被蚀刻。
参考图9A,当八个绝缘层106和八个牺牲层104被堆叠在模制结构107中时,第一至第七绝缘层106a、106b、106c、106d、106e、106f和106g以及第一至第七牺牲层104a、104b、104c、104d、104e、104f和104g可以被交替堆叠在由第四蚀刻掩模118a暴露的上部台阶部分117b下方。参考图9B,第一至第六绝缘层106a、106b、106c、106d、106e和106f以及第一至第六牺牲层104a、104b、104c、104d、104e和104f可以被交替堆叠在由第四蚀刻掩模118a暴露的下部台阶部分117a下方。
因此,在上部台阶部分117b下方的第六绝缘层106f和第七绝缘层106g以及第六牺牲层104f和第七牺牲层104g,以及在下部台阶部分117a下方的第五绝缘层106e和第六绝缘层106f以及第五牺牲层104e和第六牺牲层104f可以使用第四蚀刻掩模118a被蚀刻以形成一个台阶。
参考图9C,在切割区域中的第六绝缘层106f和第七绝缘层106g以及第六牺牲层104f和第七牺牲层104g可以使用第四蚀刻掩模118a被蚀刻以形成一个台阶。
参考图10A、10B和10C,第四蚀刻掩模118a可以通过修整工艺被部分去除以形成第五蚀刻掩模118b。第五蚀刻掩模118b在第二方向上可以具有比第四蚀刻掩模118a的在第二方向上的宽度更小的宽度。因此,模制结构107的由第五蚀刻掩模118b暴露的区域可以大于模制结构107的由第四蚀刻掩模118a暴露的区域。上部的两个堆叠的绝缘层106和上部的两个堆叠的牺牲层104可以使用第五蚀刻掩模118b被蚀刻。
参考图10A和10B,在上部台阶部分117b下方的第四至第七绝缘层106d、106e、106f和106g以及第四至第七牺牲层104d、104e、104f和104g,以及在下部台阶部分117a下方的第三至第六绝缘层106c、106d、106e和106f以及第三至第六牺牲层104c、104d、104e和104f可以使用第五蚀刻掩模118b被蚀刻以形成两个台阶。
参考图10C,在切割区域中的第四至第七绝缘层106d、106e、106f和106g以及第四至第七牺牲层104d、104e、104f和104g可以使用第五蚀刻掩模118b被蚀刻以形成两个台阶。
参考图11A、11B、11C和13,第五蚀刻掩模118b可以通过修整工艺被部分去除以形成第六蚀刻掩模118c。第六蚀刻掩模118c在第二方向上可以具有比第五蚀刻掩模118b的在第二方向上的宽度更小的宽度。因此,模制结构107的由第六蚀刻掩模118c暴露的区域可以大于模制结构107的由第五蚀刻掩模118b暴露的区域。上部的两个堆叠的绝缘层106和上部的两个堆叠的牺牲层104可以使用第六蚀刻掩模118c被蚀刻。图13示出当蚀刻工艺被执行时设置在各级处的牺牲层104的俯视图。
参考图11A和11B,在上部台阶部分117b下方的第二至第七绝缘层106b、106c、106d、106e、106f和106g以及第二至第七牺牲层104b、104c、104d、104e、104f和104g,以及在下部台阶部分117a下方的第一至第六绝缘层106a、106b、106c、106d、106e和106f以及第一至第六牺牲层104a、104b、104c、104d、104e和104f可以使用第六蚀刻掩模118c被蚀刻。
因此,三个台阶可以分别被形成在上部台阶部分117b和下部台阶部分117a中。台阶的每个可以包括顺序堆叠的一个牺牲层104和一个绝缘层106。
参考图11C,在切割区域中的第二至第七绝缘层106b、106c、106d、106e、106f和106g以及第二至第七牺牲层104b、104c、104d、104e、104f和104g可以被蚀刻以形成台阶。
参考图12A、12B、12C和14,第六蚀刻掩模118c可以通过修整工艺被部分去除以形成第七蚀刻掩模118d。第七蚀刻掩模118d在第二方向上可以具有比第六蚀刻掩模118c的在第二方向上的宽度更小的宽度。在示例实施方式中,第七蚀刻掩模118d的端部可以在第二位置P2处,其可以是第一SSL的端部。
一个绝缘层106和一个牺牲层104可以使用第七蚀刻掩模118d被蚀刻。图14示出当蚀刻工艺被执行时设置在各级处的牺牲层104的俯视图。
参考图12A,在上部台阶部分117b下方的第一、第三、第五和第七绝缘层106a、106c、106e和106g以及第一、第三、第五和第七牺牲层104a、104c、104e和104g可以使用第七蚀刻掩模118d被蚀刻。参考图12B,在下部台阶部分117a下方的第二、第四和第六绝缘层106b、106d和106f以及第二、第四和第六牺牲层104b、104d和104f可以使用第七蚀刻掩模118d被蚀刻。
第一台阶部分可以由下部台阶部分117a形成,并且可以暴露设置在奇数级上的牺牲层104。第一上部台阶部分可以被形成在第一台阶部分上方。第一上部台阶部分可以通过执行后续工艺由第一SSL和第二SSL替换。第一台阶部分中的每个台阶可以包括两个堆叠的牺牲层104和两个堆叠的绝缘层106,并且第一上部台阶部分中的每个台阶可以包括顺序堆叠的一个牺牲层104和一个绝缘层106。
第二台阶部分可以由上部台阶部分117b形成,并且可以暴露设置在偶数级上的牺牲层104。第二上部台阶部分可以被形成在第二台阶部分上方。第二上部台阶部分可以通过执行后续工艺由第一SSL和第二SSL替换。第二台阶部分中的每个台阶可以包括两个堆叠的牺牲层104和两个堆叠的绝缘层106,并且第二上部台阶部分中的每个台阶可以包括顺序堆叠的一个牺牲层104和一个绝缘层106。
参考图12C,在切割区域中的第一、第三、第五、第六和第七绝缘层106a、106c、106e、106f和106g以及第一、第三、第五、第六和第七牺牲层104a、104c、104e、104f和104g可以使用第七蚀刻掩模118d被蚀刻以形成台阶。第七蚀刻掩模118d可以暴露先前被部分蚀刻的第五牺牲层104e(参考图7C)。因此,在切割区域中的第七牺牲层104g可以被去除,并且第六牺牲层104f和第五牺牲层104e的在切割区域中的部分可以被部分蚀刻。
在图12C中,第七牺牲层104g和第八牺牲层104h可以不保留。第六牺牲层104f可以包括第一凹陷148a,并且第五牺牲层104e可以包括第一开口148b。初始台阶模制结构107a可以通过执行蚀刻工艺然后去除第七蚀刻掩模118d被形成。
参考图15A、15B和15C,第一绝缘中间层120可以被形成在初始台阶模制结构107a上。在示例实施方式中,第一绝缘中间层120可以完全覆盖初始台阶模制结构107a。在示例实施方式中,第一绝缘中间层120的上表面可以通过例如化学机械抛光(CMP)工艺被平坦化。
参考图16A、16B、16C和16D,沟道孔122可以在单元区域中穿过第一绝缘中间层120和初始台阶模制结构107a被形成。垂直沟道结构138可以被形成在沟道孔122中。
具体地,硬掩模可以被形成在第一绝缘中间层120上。第一绝缘中间层120和初始台阶模制结构107a可以使用硬掩模作为蚀刻掩模被各向异性地蚀刻以形成沟道孔122。衬底100的上表面可以由沟道孔122部分暴露。硬掩模可以在形成沟道孔122之后被去除。
垂直沟道结构138可以被形成为包括:沟道132;包括隧道绝缘层、电荷存储层和阻挡电介质层的电荷存储结构130;以及填充绝缘图案134。在示例实施方式中,半导体图案124可以被形成在由沟道孔122暴露的衬底100和垂直沟道结构138之间。
在示例实施方式中,半导体图案124可以被形成在沟道孔122的下部。例如,半导体图案124可以使用衬底100的由沟道孔122暴露的顶表面作为籽晶通过选择外延生长(SEG)工艺被形成。或者,填充沟道孔122的下部的非晶硅层可以被形成,并且激光外延生长(LEG)工艺或固相外延(SPE)工艺可以在其上被执行以形成半导体图案124。
阻挡电介质层、电荷存储层和隧道绝缘层可以被顺序形成在沟道孔122的侧壁以及半导体图案124和第一绝缘中间层120的上表面上。阻挡电介质层、电荷存储层和隧道绝缘层可以被蚀刻以形成包括阻挡电介质层、电荷存储层和隧道绝缘层的电荷存储结构130。
沟道层可以被形成在隧道绝缘层、半导体图案124和第一绝缘中间层120上,并且填充绝缘层可以被形成以填充沟道孔122的剩余部分。沟道层和填充绝缘层的上表面可以被平坦化直到第一绝缘中间层120的上表面可以被暴露。因此,垂直沟道结构138可以被形成在半导体图案124上。
阻挡电介质层、电荷存储层和隧道绝缘层可以通过CVD工艺、PE-CVD工艺和ALD工艺被形成。
在示例实施方式中,沟道层可以由掺杂多晶硅或非晶硅形成。或者,沟道层可以由多晶硅或非晶硅形成,然后热处理或激光束辐射可以在沟道层上被进一步执行。在这种情况下,沟道层可以被转变为包括单晶硅。填充绝缘层可以由例如硅氧化物或硅氮化物形成。沟道层和填充绝缘层可以通过CVD工艺、PECVD工艺、ALD工艺、PVD工艺、溅射工艺等形成。
在示例实施方式中,填充绝缘层的形成可以被省略,并且沟道132可以具有填充沟道孔122的柱状。
覆盖沟道孔122的上部的焊垫图案136可以被形成。在示例实施方式中,垂直沟道结构138的上部可以通过例如回蚀刻工艺被部分去除以形成凹陷,并且焊垫图案136可以被形成以填充凹陷。焊垫图案136可以由例如多晶硅形成。第二绝缘中间层121可以被形成在焊垫图案136和第一绝缘中间层120上。
参考图17,第一绝缘中间层120和第二绝缘中间层121、初始台阶模制结构107a以及焊垫绝缘层102可以被蚀刻以形成第二开口140,第二开口140暴露衬底100的上表面并且在第二方向上延伸。初始台阶模制结构107a可以由第二开口140分成多个台阶模制结构。
参考图18A、18B和18C,由第二开口140暴露的牺牲层104可以被去除以形成间隙。导电材料可以填充间隙,从而栅图案结构150可以被形成。
在示例实施方式中,牺牲层104可以使用例如磷酸的蚀刻剂被各向同性地蚀刻,蚀刻剂在硅氮化物和硅氧化物之间可以具有蚀刻选择性。因此,间隙可以被形成在绝缘层106的在第一方向上相邻的绝缘层之间。阻挡电介质层可以由间隙部分地暴露。在一些示例实施方式中,半导体图案124的侧壁可以由间隙中最低的间隙暴露。
第一导电层可以被形成为填充间隙并且至少部分地填充第二开口140。第一导电层可以由例如钨、铝、铜、钛或钽的金属或包括以上提到的金属的金属氮化物形成。在示例实施方式中,第一导电层可以由钨形成。
在示例实施方式中,第一导电层可以被形成为具有包括阻挡层和金属层的多层结构。阻挡层可以包括例如金属氮化物。第一导电层可以通过CVD工艺、PECVD工艺、ALD工艺、PVD工艺、溅射工艺等形成。
在示例实施方式中,在形成第一导电层之前,包括例如金属氧化物的附加阻挡层可以被形成在间隙的内壁上。在第二开口140的内表面和衬底100的上表面上的第一导电层可以被各向同性地蚀刻以在每个间隙中形成栅图案142。
多个栅图案142a、142b、142c、142d、142e、142f、142g和142h可以被形成以分别用作GSL、字线、第一虚设字线、第二虚设字线、第一SSL和第二SSL。GSL、字线、第一虚设字线和第二虚设字线以及第一SSL和第二SSL在衬底100上可以在第一方向上彼此间隔开。例如,栅图案142的最低的栅图案142a可以用作GSL。栅图案142的上部的两个栅图案142g和142h可以分别用作第一SSL和第二SSL。栅图案142的在第一SSL下方的两个栅图案142e和142f可以分别用作第一虚设字线和第二虚设字线。栅图案142的在GSL和第一虚设字线之间的中间栅图案142b、142c和142d可以用作字线。栅图案结构150可以与参考图1示出的栅图案结构基本相同或类似。
参考图19A、19B和19C,杂质区域可以被形成在衬底100的由第二开口140暴露的上部。绝缘图案可以被形成在杂质区域上以填充第二开口140。
杂质区域可以在第二方向上延伸,并且可以用作垂直存储器件的公用源极线(CSL)。绝缘图案可以由例如硅氧化物形成。在示例实施方式中,绝缘图案可以被形成在第二开口140的侧壁上,并且导电材料可以被形成为填充第二开口140以形成接触杂质区域的CSL。
接触栅图案142的多个接触插塞154a、154b、154c、154d、154e、154f、154g和154h可以穿过第一绝缘中间层120和第二绝缘中间层121被形成。接触插塞154a、154b、154c、154d、154e、154f、154g和154h可以接触在各级处的栅图案142的边缘上表面。
具体地,蚀刻掩模可以被形成在第二绝缘中间层121上。第一绝缘中间层120和第二绝缘中间层121可以使用蚀刻掩模被蚀刻以形成暴露各级处的栅图案142的边缘上表面的接触孔。导电层可以被形成以填充接触孔,并且导电层的上表面可以被平坦化直到第二绝缘中间层121的上表面可以被暴露。
因此,参考图19A,第二接触插塞154b、第四接触插塞154d、第六接触插塞154f、第七接触插塞154g和第八接触插塞154h可以分别被形成在第一字线和第三字线、第二虚设字线以及第一SSL和第二SSL上。参考图19B,第一接触插塞154a、第三接触插塞154c和第五接触插塞154e可以分别被形成在由在GSL 142a、第二字线142c和第一虚设字线142e之上的线中的凹部暴露的GSL 142a、第二字线142c和第一虚设字线142e上。
在示例实施方式中,在俯视图中,接触插塞154a、154b、154c、154d、154e、154f、154g和154h可以被布置在第二方向或第三方向上。在一些示例实施方式中,在俯视图中,接触插塞154a、154b、154c、154d、154e、154f、154g和154h可以被布置在相对于第二方向的对角线方向上。在一些示例实施方式中,在俯视图中,接触插塞154a、154b、154c、154d、154e、154f、154g和154h可以被布置为Z字形形式。或者,在俯视图中,接触插塞154a、154b、154c、154d、154e、154f、154g和154h的每个可以在位于各级处的栅图案142的边缘上表面的每个的中间部分上。
电连接到焊垫图案136的位线结构可以被形成在第二绝缘中间层121上。
图20和21是示出根据示例实施方式的垂直存储器件的俯视图和剖面图。除虚设栅图案的形状之外,图20和21的垂直存储器件可以具有与图1、2、3A、3B和3C中示出的元件和/或结构基本相同或类似的元件和/或结构。因此,在第二方向上沿下部台阶部分和上部台阶部分截取的剖面图分别与图3A和3B基本相同。图21是在第二方向上沿SSL切割孔截取的剖面图。
参考图20和21,垂直沟道器件可以包括如参考图1、2、3A、3B和3C示出的那些一样的垂直沟道结构138(参考图3A和3B)和多个栅图案,垂直沟道结构138从衬底100的表面在第一方向上延伸,多个栅图案围绕垂直沟道结构138并且在第一方向上彼此间隔开。
为了描述的方便,图20和21示出了栅图案142a用作GSL,栅图案142b用作第一字线,栅图案142c用作第二字线,栅图案142d用作第三字线,栅图案143e用作第一虚设字线,栅图案143f用作第二虚设字线,栅图案142g用作第一SSL,并且栅图案142h用作第二SSL。
在示例实施方式中,第二SSL 142h可以在第二方向上延伸到第一位置P1。在示例实施方式中,两个第二SSL 142h可以在第三方向上彼此间隔开。两个第二SSL 142h之间的间隔可以用作SSL切割孔146。
第一SSL 142g可以被形成在第二SSL 142h下方,并且可以在第二方向上延伸。第一SSL 142g在第二方向上可以比第二SSL 142h更长。例如,第一SSL 142g可以在第二方向上延伸到第二位置P2。在示例实施方式中,两个第一SSL 142g可以在第三方向上彼此间隔开。两个第一SSL 142g之间的间隔也可以用作SSL切割孔146。在示例实施方式中,SSL切割孔146可以延伸到第二位置P2。
第二虚设字线143f可以被形成在第一SSL 142g下方,并且在第二方向上可以比第一SSL 142g更长。例如,第二虚设字线143f可以在第二方向上延伸到第三位置P3。
第二虚设字线143f在第二方向上的边缘部分可以包括凹部149。第一虚设字线143e在第二方向上的边缘部分可以由在第一虚设字线142e上面的第二虚设字线143f的凹部149暴露。第二虚设字线143f的没有凹部的部分在第二方向上可以具有比第二虚设字线143f的有凹部149的部分的在第二方向上的长度更大的长度。
此外,第二虚设字线143f可以包括在第二虚设字线143f的中间部分处的第二凹陷148,并且第二凹陷148可以在第二方向上向第二虚设字线143f的边缘部分延伸。
在示例实施方式中,第二凹陷148在第二方向上的第一端可以与第一位置P1对准,并且第二凹陷148在第二方向上的第二端可以与第二位置P2对准。
第二虚设字线143f可以具有与第一SSL 142g和第二SSL 142h的每个的形状不同的形状。此外,第二虚设字线143f可以具有与在第二虚设字线143f下方的字线142b、142c和142d的形状不同的形状。也就是,第二虚设字线143f沿第二方向可以不被完全切割,并且因此可以不被分成如第一SSL142g和第二SSL 142h的每个一样的两个单独部分。第二虚设字线143f的在其上第二凹陷148和凹部149都不被形成的端部在第三方向上可以具有第一宽度W1。
第一虚设字线143e可以被形成在第二虚设字线143f下方,并且可以在第二方向上延伸。例如,第一虚设字线143e可以延伸到第三位置P3。
第一虚设字线143e可以没有开口。也就是,第一虚设字线143e可以具有与第二虚设字线143f的形状不同的形状。
第一虚设字线143e可以没有凹部,并且第一虚设字线143e的边缘部分可以由在第一虚设字线143e上面的第二虚设字线143f的凹部149暴露。
在示例实施方式中,如图3A所示,第二接触插塞154b、第四接触插塞154d、第六接触插塞154f和第八接触插塞154h可以分别被形成在第一字线142b、第三字线142d、第二虚设字线143f和第二SSL 142h的边缘部分上。此外,如图3B所示,第一接触插塞154a、第三接触插塞154c和第五接触插塞154e可以分别被形成在GSL 142a、第二字线142c和第一虚设字线143e的边缘部分上。此外,第七接触插塞154g可以被形成在SSL 142g的边缘部分上。
如以上描述地,在示例实施方式中,第二虚设字线143f可以不被分成两个单独的部分。因此,通过第六接触插塞154f施加到第二虚设字线143f的电信号可以被正常传输。
制造垂直存储器件的方法可以包括与参考图4至19C示出的工艺基本相同或类似的工艺。然而,当用于形成切割孔的第一蚀刻掩模被形成时,第一蚀刻掩模中包括的孔可以延伸到与第一SSL的一端相应的第二位置P2。因此,开口可以不被形成在第一虚设字线143e处。通过控制切割孔的一端的位置,图20和21中示出的第一虚设字线143e和第二虚设字线143f可以被形成。
图22和23是示出根据示例实施方式的垂直存储器件的透视图和俯视图。图24A和24B是示出根据示例实施方式的垂直存储器件的剖面图。
具体地,图22是示出垂直存储器件的部分的透视图。图23是示出垂直存储器件中的多个栅图案的俯视图。图24A和24B分别是沿图22中指示的线I-I'和II-II'截取的剖面图。
除栅图案的形状之外,图22、23、24A和24B的垂直存储器件可以具有与图1、2、3A、3B和3C中示出的元件和/或结构基本相同或类似的元件和/或结构。因此,相同附图标记被用于指代相同元件,并且关于其的详细描述在此被省略。
参考图22、23、24A和24B,垂直沟道器件可以包括如参考图1、2、3A、3B和3C示出的那些一样的垂直沟道结构138和多个栅图案,垂直沟道结构138从衬底100的表面在第一方向上延伸,多个栅图案围绕垂直沟道结构并且在第一方向上彼此间隔开。
为了描述的方便,图22、23、24A和24B示出了栅图案144a用作GSL,栅图案144b用作第一字线,栅图案144c用作第二字线,栅图案144d用作第三字线,栅图案144e用作第一虚设字线,栅图案144f用作第二虚设字线,栅图案144g用作第一SSL,并且栅图案144h用作第二SSL。
在示例实施方式中,第二SSL 144h可以在第二方向上延伸到第一位置P1。在示例实施方式中,两个第二SSL 144h可以在第三方向上彼此间隔开。两个第二SSL 144h之间的间隔可以用作SSL切割孔146a。
第一SSL 144g可以被形成在第二SSL 144h下方,并且在第二方向上可以比第二SSL 144h更长。例如,第一SSL 144g可以在第二方向上延伸到第二位置P2。在示例实施方式中,两个第一SSL 144g可以在第三方向上彼此间隔开。两个第一SSL 144g之间的间隔也可以用作SSL切割孔146a。在示例实施方式中,SSL切割孔146a可以延伸到第二位置P2和第三位置P3之间的切割位置C1。
第二虚设字线144f可以被形成在第一SSL 144g下方,并且在第二方向上可以比第一SSL 144g更长。例如,第二虚设字线144f可以在第二方向上延伸到第三位置P3。
第二虚设字线144f在第二方向上的边缘部分可以包括在其中间部分处的第三开口149a,并且第三开口149a可以在第二方向上延伸。在示例实施方式中,第三开口149a在第二方向上的第一端可以与第一位置P1对准,并且第三开口149a在第二方向上的第二端可以与切割位置C1对准。第三开口149a的第二端可以与SSL切割孔146a的端部对准。
第二虚设字线144f可以具有与第一SSL 144g和第二SSL 144h的每个的形状不同的形状。也就是,第二虚设字线144f沿第二方向可以不被完全切割,并且因此可以不被分成如第一SSL 144g和第二SSL 144h的每个一样的两个单独部分。在其上第三开口149a不被形成的第二虚设字线144f在第三方向上可以具有第一宽度W1。此外,第二虚设字线144f可以具有与在第二虚设字线144f下方的字线144b、144c和144d的形状不同的形状。也就是,在第二虚设字线144f下方的字线可以不包括第三开口149a。
第一虚设字线144e可以被形成在第二虚设字线144f下方,并且在第二方向上可以比第二虚设字线更长。例如,第一虚设字线144e可以延伸到第四位置P4。因此,第一虚设字线144e和第二虚设字线144f的在第二方向上的端部可以具有阶梯形状。
第一虚设字线144e可以包括在其中间部分处的第四开口149b,并且第四开口149b可以在第二方向上延伸。在示例实施方式中,第四开口149b在第二方向上的第一端可以与第二位置P2对准,并且第四开口149b在第二方向上的第二端可以与切割位置C1对准。第四开口149b的第二端可以与SSL切割孔146a的端部对准。
也就是,第一虚设字线144e和第二虚设字线144f的每个可以没有凹部。第一虚设字线144e和第二虚设字线144f的在第二方向上的长度可以彼此不同,从而第一虚设字线144e的边缘部分可以由上覆的第二虚设字线144f暴露。
第三字线144d、第二字线144c、第一字线144b和GSL 144a可以被形成在第一虚设字线144e下方。GSL 144a、第一字线144b、第二字线144c和第三字线144d的边缘部分可以具有阶梯形状。
GSL 144a、第一字线144b、第二字线144c和第三字线144d的每个可以没有凹部。GSL 144a、第一字线144b、第二字线144c和第三字线144d的在第二方向上的长度可以彼此不同,从而GSL 144a、第一字线144b和第二字线144c的边缘部分可以通过相应的上覆的一个暴露。第三字线144d可以由上覆的第一虚设字线144e暴露。
在示例实施方式中,第一接触插塞154a、第二接触插塞154b、第三接触插塞154c、第四接触插塞154d、第五接触插塞154e、第六接触插塞154f、第七接触插塞154g和第八接触插塞154h可以分别被形成在GSL 144a、第一字线144b、第二字线144c、第三字线144d、第一虚设字线144e、第二虚设字线144f、第一SSL 144g和第二SSL 144h的边缘部分上。
如以上描述地,在示例实施方式中,第二虚设字线144f可以不被分成两个单独部分。因此,通过第六接触插塞154f施加到第二虚设字线144f的电信号可以被正常传输。
图25A至30B是示出根据示例实施方式的制造垂直存储器件的方法的阶段的剖面图和俯视图。具体地,图25A、26A、27A、28A、29A和30A是沿图22的线I-I'截取的剖面图,并且图25B、26B、27B、28B、29B和30B是沿图22的线II-II'截取的剖面图。图28C是示出垂直存储器件中的多个栅图案的俯视图。
首先,与参考图4示出的工艺基本相同或类似的工艺可以被执行以形成模制结构107。模制结构107可以包括交替堆叠在焊垫绝缘层102上的牺牲层104和绝缘层106。
参考图25A和25B,用于形成切割孔110的第一蚀刻掩模108可以被形成在模制结构107上。第一蚀刻掩模108可以包括光致抗蚀剂图案。
第一蚀刻掩模108可以具有在第二方向上延伸的孔。孔可以延伸到切割位置C1,其可以被设置在与第一SSL的一端相应的第二位置P2和与第二虚设字线的一端相应的第三位置P3之间。
第八绝缘层106h、第八牺牲层104h、第七绝缘层106g和第七牺牲层104g可以使用第一蚀刻掩模108被顺序蚀刻以形成切割孔110。当半导体器件包括第一SSL和第二SSL时,牺牲层104的上部两个牺牲层104h和104g以及绝缘层106的上部两个绝缘层106h和106g可以被蚀刻以形成切割孔110。
在示例实施方式中,牺牲层104和绝缘层106可以具有相对于彼此的高蚀刻选择性,从而蚀刻工艺可以被执行直到第七牺牲层104g可以被精确蚀刻以形成切割孔110。因此,切割孔110的底部可以暴露第六绝缘层106f的顶表面。
切割孔110可以与在第二虚设字线上方的两个第一SSL之间的间隔或两个第二SSL之间的间隔相应。通过形成切割孔110,两个第一SSL之间的间隔和两个第二SSL之间的间隔可以被精确限定。然后,第一蚀刻掩模108可以被去除。
参考图26A和26B,用于形成模制结构107的台阶的第二蚀刻掩模可以被形成在模制结构107上。第二蚀刻掩模可以包括光致抗蚀剂图案。绝缘层106的被暴露的最上绝缘层和牺牲层104的被暴露的最上牺牲层可以使用第二蚀刻掩模被蚀刻。
第二蚀刻掩模可以通过修整工艺被部分去除以形成第三蚀刻掩模。第三蚀刻掩模在第二方向上可以具有比第二蚀刻掩模的在第二方向上的宽度更小的宽度。绝缘层106的被暴露的最上绝缘层和牺牲层104的被暴露的最上牺牲层可以使用第三蚀刻掩模被蚀刻。
当用于蚀刻掩模的修整工艺和用于绝缘层106的被暴露的最上绝缘层和牺牲层104的被暴露的最上牺牲层的蚀刻工艺被执行时,包括一个台阶的阶梯可以被形成。用于蚀刻掩模的修整工艺和用于绝缘层106的被暴露的最上绝缘层和牺牲层104的被暴露的最上牺牲层的蚀刻工艺被交替且重复地执行,从而模制结构107的在第二方向上的端部可以具有阶梯形状。
如图26A和26B中示出地,修整工艺和蚀刻工艺的每个可以被执行六次,从而6个台阶可以被形成。此外,第八蚀刻掩模114可以通过以上工艺被形成。
参考图27A和27B,第九蚀刻掩模114a可以被形成在模制结构107上。绝缘层106的被暴露的最上绝缘层和牺牲层104的被暴露的最上牺牲层可以使用第九蚀刻掩模114a被蚀刻。
在示例实施方式中,第九蚀刻掩模114a可以通过对第八蚀刻掩模114的修整工艺被形成。或者,在去除第八蚀刻掩模114之后,第九蚀刻掩模114a可以通过光刻工艺被形成在模制结构107上。
在示例实施方式中,第九蚀刻掩模114a的一端可以位于第二位置P2。在这种情况下,第六绝缘层106f在切割孔110中的顶表面(参考图25B)可以由第九蚀刻掩模114a暴露。因此,通过蚀刻工艺初始孔147可以被形成在切割孔110中的第六牺牲层104f中。
参考图28A、28B和28C,第九蚀刻掩模114a可以通过修整工艺被部分去除以形成第十蚀刻掩模114b。绝缘层106的被暴露的最上绝缘层和牺牲层104的被暴露的最上牺牲层可以使用第十蚀刻掩模114b被蚀刻。
在示例实施方式中,第十蚀刻掩模114b的一端可以位于第一位置P1。在这种情况下,第六绝缘层106f在切割孔110中的顶表面(参考图25B)和第五绝缘层106e在初始孔147中的顶表面(参考图27B)可以由第十蚀刻掩模114b暴露。因此,第三开口149a可以通过蚀刻工艺被形成在SSL切割孔中的第六牺牲层104f中,并且第四开口149b可以通过蚀刻工艺被形成在SSL切割孔中的第五牺牲层104e中。第三开口149a和第四开口149b的每个可以被形成在其例如沿第三方向的中间部分。
初始台阶模制结构可以通过以上工艺被形成。然后,第十蚀刻掩模114b可以被去除。
参考图29A和29B,第一绝缘中间层120可以被形成在初始台阶模制结构上。沟道孔122可以穿过单元区域中的第一绝缘中间层120和初始台阶模制结构被形成。垂直沟道结构138可以被形成在沟道孔122中。第二绝缘中间层121可以被形成在垂直沟道结构138和第一绝缘中间层120上。
工艺可以与参考图15A至16C示出的工艺基本相同或类似。
参考图30A和30B,第一绝缘中间层120和第二绝缘中间层121、初始台阶模制结构和焊垫绝缘层102可以被蚀刻以形成暴露衬底100的上表面且在第二方向上延伸的开口。初始台阶模制结构可以由开口分成多个台阶模制结构。
由开口暴露的牺牲层104可以被去除以形成间隙。导电材料可以填充间隙,从而多个栅图案144(例如144a、144b、144c、144d、144e、144f、144g和144h)可以被形成。
接触栅图案144的多个接触插塞154a、154b、154c、154d、154e、154f、154g和154h可以穿过第一绝缘中间层120和第二绝缘中间层121被形成。接触插塞154a、154b、154c、154d、154e、154f、154g和154h可以接触在各自的级处的栅图案144的边缘上表面。
工艺可以与参考图17A至19C示出的工艺基本相同或类似。如以上描述地,图22、23、24A和24B的垂直存储器件可以被制造。
图31是示出根据示例实施方式的垂直存储器件的俯视图。具体地,图31是示出垂直存储器件中的多个栅图案的俯视图。除布线区域中的SSL和虚设字线之外,图31的垂直存储器件可以具有与图22、23、24A和24B中示出的元件和/或结构基本相同或类似的元件和/或结构。因此,相同附图标记被用于指代相同元件,并且关于其的详细描述在此被省略。
参考图31,垂直沟道器件可以包括如参考图1、2、3A、3B和3C示出的那些一样的垂直沟道结构138(参考图24A和24B)和多个栅图案162a、162b、162c、162d、162e、162f和162g,垂直沟道结构138从衬底100的表面在第一方向上延伸(参考图24A和24B),多个栅图案162a、162b、162c、162d、162e、162f和162g围绕垂直沟道结构138并且在第一方向上彼此间隔开。
为了描述的方便,图31示出了栅图案162a用作GSL,栅图案162b用作第一字线,栅图案162c用作第二字线,栅图案162d用作第三字线,栅图案162e用作第一虚设字线,栅图案162f用作第二虚设字线,并且栅图案162g用作第一SSL。栅图案可以包括第一SSL 162g,并且可以不包括第二SSL。
在示例实施方式中,第一SSL 162g可以在第二方向上延伸到第一位置P1。在示例实施方式中,两个第一SSL 162g可以在第三方向上彼此间隔开。第一SSL 162g之间的间隔可以用作SSL切割孔146。
第二虚设字线162f可以被形成在第一SSL 162g下方,并且可以在第二方向上延伸。第二虚设字线162f在第二方向上可以比第一SSL 162g更长。例如,第二虚设字线162f可以在第二方向上延伸到第二位置P2。
第二虚设字线162f可以包括在第二虚设字线162f的例如沿第三方向的中间部分处的第五开口148c,并且第五开口148c可以在第二方向上向第二虚设字线162f的边缘部分延伸。
在示例实施方式中,第五开口148c在第二方向上的第一端可以与第一位置P1对准,并且第五开口148c在第二方向上的第二端可以与第一位置P1和第二位置P2之间的切割位置C1对准。第五开口148c的第二端可以与SSL切割孔146的端部对准。
因此,第二虚设字线162f可以具有与第一SSL 162g的形状不同的形状。此外,第二虚设字线162f可以具有与在第二虚设字线162f下方的字线162b、162c和162d的形状不同的形状。也就是,第二虚设字线162f沿第二方向可以不被完全切割,并且因此可以不被分成如第一SSL 162g一样的两个单独部分。第二虚设字线162f在第三方向上可以具有第一宽度W1。
第一虚设字线162e可以被形成在第二虚设字线162f下方,并且在第二方向上可以比第二虚设字线162f更长。例如,第一虚设字线162e可以延伸到第三位置P3。因此,第一虚设字线162e和第二虚设字线162f的在第二方向上的端部可以具有阶梯形状。
第一虚设字线162e可以没有开口。因此,第一虚设字线162e可以具有与在第一虚设字线162e下方的字线162b、162c和162d的每个的形状基本相同的形状。在一些示例实施方式中,第一虚设字线162e可以被用作实际的字线。
第一虚设字线162e和第二虚设字线162f的每个可以没有凹部。第一虚设字线162e和第二虚设字线162f的在第二方向上的长度可以彼此不同,从而第一虚设字线162e的边缘部分可以由上覆的第二虚设字线162f暴露。
第三字线162d、第二字线162c、第一字线162b和GSL 162a可以被形成在第一虚设字线162e下方。GSL 162a、第一字线162b、第二字线162c和第三字线162d的边缘部分可以具有阶梯形状。
GSL 162a、第一字线162b、第二字线162c和第三字线162d可以分别与参考图22、23、24A和24B示出的那些基本相同。
在示例实施方式中,第一接触插塞154a、第二接触插塞154b、第三接触插塞154c、第四接触插塞154d、第五接触插塞154e、第六接触插塞154f和第七接触插塞154g可以分别被形成在GSL 162a、第一字线162b、第二字线162c、第三字线162d、第一虚设字线162e、第二虚设字线162f和第一SSL162g的边缘部分上。
因此,通过第六接触插塞154f施加到第二虚设字线162f的电信号可以被正常传输。
制造垂直存储器件的方法可以包括与参考图25A至29B示出的工艺相同或类似的工艺。然而,形成用作第二SSL的牺牲层和图案化牺牲层可以不被执行。因此,第五开口148c可以仅被形成在第二虚设字线162f中,并且第一虚设字线162e可以没有开口。
图32是示出根据示例实施方式的垂直存储器件的俯视图。具体地,图32是示出垂直存储器件中的多个栅图案的俯视图。除SSL和虚设字线之外,图32的垂直存储器件可以具有与图1、2、3A、3B和3C中示出的元件和/或结构基本相同或类似的元件和/或结构。因此,相同附图标记被用于指代相同元件,并且关于其的详细描述在此被省略。
参考图32,垂直沟道器件可以包括如参考图1、2、3A、3B和3C示出的那些一样的垂直沟道结构138和多个栅图案,垂直沟道结构138从衬底100的表面在第一方向上延伸,多个栅图案围绕垂直沟道结构138并且在第一方向上彼此间隔开。
为了描述的方便,图32示出了栅图案160a用作GSL,栅图案160b用作第一字线,栅图案160c用作第二字线,栅图案160d用作第三字线,栅图案160e用作第一虚设字线,栅图案160f用作第二虚设字线,并且栅图案160g用作第一SSL。栅图案可以包括第一SSL 160g,并且可以不包括第二SSL。
在示例实施方式中,第一SSL 160g可以在第二方向上延伸到第一位置P1。在示例实施方式中,两个第一SSL 160g可以在第三方向上彼此间隔开。第一SSL 160g之间的间隔可以用作SSL切割孔146。
第二虚设字线160f可以被形成在第一SSL 160g下方,并且可以在第二方向上延伸。第二虚设字线160f在第二方向上可以比第一SSL 160g更长。例如,第二虚设字线160f可以在第二方向上延伸到第二位置P2。
第二虚设字线160f在第二方向上的边缘部分可以包括凹部149。第二虚设字线160f的没有凹部的部分在第二方向上可以具有比第二虚设字线160f的具有凹部149的部分的在第二方向上的长度更大的长度。
此外,第二虚设字线160f可以包括在第二虚设字线160f的例如沿第三方向的中间部分处的第三凹陷148d。第三凹陷148d的第一端可以与第一位置P1对准,并且第三凹陷148d在第二方向上的第二端可以与切割位置C1对准。第三凹陷148d可以与凹部149连通。
第二虚设字线160f可以具有与第一SSL 160g的形状不同的形状。也就是,第二虚设字线160f沿第二方向可以不被完全切割,并且因此可以不被分成如第一SSL 160g一样的两个单独部分,即第二虚设字线160f的最大宽度可以是第一宽度W1。
第一虚设字线160e可以被形成在第二虚设字线160f下方,并且可以在第二方向上延伸到第二位置P2。第一虚设字线160e可以没有凹部并且没有开口。因此,第一虚设字线160e的边缘部分可以由在第一虚设字线160e上面的第二虚设字线160f的凹部149暴露。第一虚设字线160e可以具有与在第一虚设字线160e下方的一些字线的形状基本相同的形状。在一些示例实施方式中,第一虚设字线160e可以用作实际的字线。
第三字线160d、第二字线160c、第一字线160b和GSL 160a可以被形成在第一虚设字线160e下方。GSL 160a、第一字线160b、第二字线160c和第三字线160d可以分别与参考图1、2、3A、3B和3C示出的那些基本相同。
在示例实施方式中,第一接触插塞154a、第二接触插塞154b、第三接触插塞154c、第四接触插塞154d、第五接触插塞154e、第六接触插塞154f和第七接触插塞154g可以分别被形成在GSL 160a、第一字线160b、第二字线160c、第三字线160d、第一虚设字线160e、第二虚设字线160f和第一SSL160g的边缘部分上。第一、第二、第三、第四、第五、第六和第七接触插塞154a、154b、154c、154d、154e、154f和154g可以分别与参考图1、2、3A、3B和3C示出的那些基本相同。
如以上描述地,在示例实施方式中,第二虚设字线160f可以不被分成两个单独的部分。因此,电信号可以通过第二虚设字线160f和第六接触插塞154f被正常传输。
在垂直存储器件中,在单元区域上的垂直沟道结构可以不限于以上示出的垂直存储结构。也就是,垂直沟道结构可以具有各种类型。围绕垂直沟道结构的栅图案结构可以具有根据示例实施方式的结构中的一个。
图33A和33B是示出根据示例实施方式的垂直存储器件的剖面图。除垂直沟道结构之外,图33A和33B的垂直存储器件可以具有与图1、2、3A、3B和3C中示出的元件和/或结构基本相同或类似的元件和/或结构。
参考图33A和33B,垂直沟道结构138可以包括:沟道132;电荷存储结构130,其包括隧道绝缘层、电荷存储层和阻挡层;以及填充绝缘图案134。垂直沟道结构138可以穿过栅图案结构在第一方向上延伸。
在示例实施方式中,半导体图案可以不被形成在衬底100和垂直沟道结构138之间。也就是,垂直沟道结构138可以直接接触衬底100的上表面。栅图案的下部栅图案的至少一个例如142a可以用作GSL,并且可以围绕垂直沟道结构138。
制造垂直存储器件的方法可以包括与参考图4至19C示出的工艺相同或类似的工艺。然而,当参考图16A、16B、16C和16D示出的工艺被执行时,半导体图案可以不被形成在由沟道孔暴露的衬底100上。
在一些示例实施方式中,垂直沟道结构可以被用在根据示例实施方式的垂直存储器件的每个中。例如,图20、图22至24C、图31和图32的垂直存储器件的每个可以包括垂直沟道结构。
图34是示出根据示例实施方式的垂直存储器件的透视图。图34仅示出在单元区域上的结构,而不示出绝缘中间层。参考图34,垂直沟道结构180可以被形成在衬底100上。栅图案结构可以围绕垂直沟道结构180。栅图案结构可以包括在第一方向上彼此间隔开的栅图案。
垂直沟道结构180可以包括第一结构180a、第二结构180c和连接部分180b。第一结构180a和第二结构180c可以彼此相邻。第一结构180a和第二结构180c的每个可以具有从衬底100在第一方向上延伸的柱状。连接部分180b可以被形成在衬底100上,并且可以彼此连接第一结构180a和第二结构180c的底部。因此,垂直沟道结构180可以具有U状形状。在垂直沟道结构180中的第一结构180a和第二结构180c可以由彼此不同的栅图案结构中包括的栅图案围绕。
垂直沟道结构180可以包括沟道174a和电荷存储结构172a,电荷存储结构172a包括隧道绝缘层、电荷存储层和阻挡电介质层。沟道174a可以具有穿过不同栅图案结构的U状形状。电荷存储结构172a可以被形成在沟道174a的表面上。阻挡层可以接触栅图案。
在示例实施方式中,垂直沟道结构180的上部可以仅包括沟道174a。也就是,垂直沟道结构180的上部可以不包括隧道绝缘层、电荷存储层和阻挡电介质层。
栅图案结构可以包括交替并且重复堆叠的栅图案116和绝缘层。栅图案116可以包括GSL、虚设字线、多个字线以及SSL。例如,栅图案116的最上栅图案可以用作GSL和SSL。在GSL和SSL下方的栅图案116的至少一个可以用作虚设字线。在虚设字线下方的栅图案116可以用作字线。
在示例实施方式中,围绕第一结构180a的栅图案116的最上栅图案116i可以用作GSL,围绕第二结构180c的栅图案116的最上栅图案可以用作SSL。在GSL和SSL 116i下方的一个栅图案116h可以用作虚设字线。
GSL和SSL 116i可以被形成在垂直沟道结构180的上部,从而在接触GSL 116i的沟道之间以及在接触SSL 116i的沟道之间的布线可以容易被形成。
公用源极线(CSL)202可以被形成在GSL 116i上方的第一结构180a上。CSL 202可以在第二方向上延伸,第二方向可以是栅图案116的延伸方向。
位线204可以被形成在SSL 116i上方的第二结构180c上。位线204可以在第二方向上延伸。
在示例实施方式中,一个GSL 116i和一个SSL 116i可以被形成在虚设字线116h上方。在这种情况下,栅图案结构在第二方向上的边缘部分可以与图31中示出的边缘部分基本相同。也就是,虚设字线116h可以包括开口。
在一些示例实施方式中,栅图案结构在第二方向上的边缘部分可以与图32中示出的边缘部分基本相同。也就是,虚设字线116h可以包括凹部和凹陷。
图35是示出根据示例实施方式的垂直存储器件的透视图。除GSL和SSL之外,图35的垂直存储器件可以具有与图34中示出的元件和/或结构基本相同或类似的元件和/或结构。
参考图35,围绕第一结构180a的最上两个栅图案可以分别用作第一GSL和第二GSL。围绕第二结构180c的最上两个栅图案可以分别用作第一SSL和第二SSL。两个虚设字线,例如第一虚设字线117f和第二虚设字线117g,可以被形成在第一GSL 117h和第一SSL117h的每个下方。在这种情况下,栅图案结构在第二方向上的边缘部分可以与图1、2、3A、3B和3C中示出的边缘部分基本相同。也就是,在第一GSL 117h和第一SSL 117h的每个下方的第二虚设字线117g可以包括凹陷,并且在第二虚设字线117g下方的第一虚设字线117f可以具有开口。
在一些示例实施方式中,栅图案结构在第二方向上的边缘部分可以与图20中示出的边缘部分基本相同。也就是,第二虚设字线117g可以包括凹陷。
在一些示例实施方式中,栅图案结构在第二方向上的边缘部分可以与图22、23、24A、24B和24C中示出的边缘部分基本相同。也就是,第一虚设字线117f和第二虚设字线117g的每个可以包括开口。
在示例实施方式中,垂直存储器件可以被实施为包括三维(3D)存储器阵列,三维(3D)存储器阵列包括高台阶结构,例如16级、32级、64级等。
作为总结和回顾,在SSL下方的虚设字线可以包括开口,但是可以不被分成两部分。因此,电信号可以通过虚设字线被正常传输,并且因此垂直存储器件的电故障可以被减少。
示例实施方式在这里已经被公开,尽管具体的术语被使用,但是它们仅在一般的和描述性的意义上被使用和被解释,而不是为了限制的目的。在一些情况下,如同对本领域普通技术人员来说是明显的那样,当本申请的提交时,有关具体实施方式描述的特征、特性和/或元件可以被单独使用或与有关另外的实施方式描述的特征、特性和/或元件结合使用,除非明确地另行指示。因此,本领域技术人员将理解,可以进行在形式和细节上的各种改变而不背离如所附权利要求中阐述的本发明的精神和范围。
2016年1月14日在韩国知识产权局提交的题为:“垂直存储器件及其制造方法”的韩国专利申请第10-2016-0004670号通过引用全文合并于此。

Claims (45)

1.一种垂直存储器件,其包括:
多个字线,其在基本垂直于衬底的顶表面的第一方向上彼此间隔开,所述字线的每个在基本平行于所述衬底的所述顶表面的第二方向上延伸并且在基本垂直于所述第二方向的第三方向上具有第一宽度;
虚设字线,其在所述字线的最上字线上方,所述虚设字线的边缘部分包括开口,并且所述虚设字线的一部分在所述第三方向上具有所述第一宽度;
第一串选择线和第二串选择线,其在所述虚设字线上方,所述第一串选择线和所述第二串选择线在所述第一方向上在基本相同级处,并且所述第一串选择线和所述第二串选择线的每个在所述第三方向上具有小于所述第一宽度的第二宽度并且沿着所述第二方向延伸到第一位置;以及
多个垂直沟道结构,所述垂直沟道结构的每个在所述第一方向上穿过所述第一串选择线和所述第二串选择线中的一个、所述字线以及所述虚设字线延伸,
其中所述虚设字线沿着所述第二方向延伸到比所述第一位置更远的第二位置,并且所述虚设字线的所述开口与所述第一位置对准。
2.如权利要求1所述的垂直存储器件,其中所述开口在所述第二方向上延伸。
3.如权利要求2所述的垂直存储器件,其中所述开口在所述第二方向上包括第一端和第二端,以及其中在所述第一方向上所述第一端与所述第一串选择线和所述第二串选择线的每个的端部对准,并且所述第二端在所述第一串选择线和所述第二串选择线的每个的所述端部和所述虚设字线的端部之间。
4.如权利要求3所述的垂直存储器件,还包括在所述第一串选择线和所述第二串选择线之间在所述第二方向上延伸的切割区域,并且所述开口与所述切割区域部分交叠。
5.如权利要求4所述的垂直存储器件,其中所述第一串选择线的所述第二宽度、所述第二串选择线的所述第二宽度和所述切割区域的在所述第三方向上的宽度的总和与所述第一宽度基本相同。
6.如权利要求1所述的垂直存储器件,还包括分别在所述第一串选择线和所述第二串选择线上方的第三串选择线和第四串选择线,其中所述第三串选择线和所述第四串选择线的每个在所述第三方向上具有所述第二宽度。
7.如权利要求6所述的垂直存储器件,还包括在所述第一串选择线和所述第二串选择线之间以及在所述第三串选择线和所述第四串选择线之间的切割区域。
8.如权利要求1所述的垂直存储器件,其中所述虚设字线包括在所述第一方向上堆叠的多个虚设字线,其中所述虚设字线的至少一个包括所述开口。
9.如权利要求8所述的垂直存储器件,其中在所述第一串选择线和所述第二串选择线下方的所述虚设字线的至少一个包括所述开口。
10.如权利要求8所述的垂直存储器件,还包括沿所述第一方向在各级处的多个串选择线。
11.如权利要求8所述的垂直存储器件,其中所述字线、所述虚设字线以及所述第一串选择线和所述第二串选择线的在所述第二方向上的边缘部分具有阶梯形状。
12.如权利要求1所述的垂直存储器件,还包括接触插塞,其在所述虚设字线的在所述第二方向上的边缘部分上并且在所述字线以及所述第一串选择线和所述第二串选择线的边缘部分上。
13.一种垂直存储器件,其包括:
多个第一栅图案,其在基本垂直于衬底的顶表面的第一方向上距所述衬底的所述顶表面奇数级处,所述第一栅图案的每个在基本平行于所述衬底的所述顶表面的第二方向上延伸,并且在基本垂直于所述第二方向的第三方向上具有第一宽度;
多个第二栅图案,其在所述第一栅图案之间在所述第一方向上距所述衬底的所述顶表面偶数级处,所述第二栅图案的每个在所述第三方向上具有所述第一宽度,并且所述第二栅图案的边缘部分具有暴露下层的第一栅图案的边缘部分的凹部;
第一虚设字线,其在所述第一栅图案和所述第二栅图案的最上一个上方,所述第一虚设字线的边缘部分包括开口;
第二虚设字线,其在所述第一虚设字线上方,所述第二虚设字线的边缘部分包括凹部和凹陷,所述凹部暴露所述第一虚设字线的所述边缘部分,所述凹陷在所述第二方向上延伸并且与所述凹部连通,并且所述第二虚设字线的一部分在所述第三方向上具有所述第一宽度;
第一串选择线和第二串选择线,其在所述第二虚设字线上方在所述第一方向上的基本相同级处,所述第一串选择线和所述第二串选择线的每个具有小于所述第一宽度的第二宽度;
第三串选择线和第四串选择线,其分别在所述第一串选择线和所述第二串选择线上方,所述第三串选择线和所述第四串选择线的每个在所述第三方向上具有所述第二宽度;以及
多个垂直沟道结构,所述垂直沟道结构的每个在所述第一方向上穿过所述字线、所述第一虚设字线和所述第二虚设字线、所述第一串选择线和所述第二串选择线中的一个以及所述第三串选择线和所述第四串选择线中的一个延伸。
14.如权利要求13所述的垂直存储器件,其中所述凹陷在所述第二方向上包括第一端和第二端,以及其中所述第一端在所述第一方向上与所述第三串选择线和所述第四串选择线的每个的端部对准,并且所述第二端与所述第二虚设字线的所述凹部连通。
15.如权利要求13所述的垂直存储器件,还包括在所述第一串选择线和所述第二串选择线之间以及在所述第三串选择线和所述第四串选择线之间在所述第二方向上延伸的切割区域,其中所述凹陷和所述开口的每个与所述切割区域部分交叠。
16.如权利要求13所述的垂直存储器件,其中在所述第二方向上所述凹陷比所述开口更长。
17.如权利要求13所述的垂直存储器件,其中所述开口包括第一端和第二端,以及其中所述第一端与所述第一串选择线和所述第二串选择线的每个的端部对准,并且所述第二端被设置在所述第一串选择线和所述第二串选择线的每个的所述端部和所述第一虚设字线的端部之间。
18.如权利要求17所述的垂直存储器件,其中所述开口的所述第二端和所述凹陷的所述第二端在所述第一方向上彼此对准。
19.如权利要求17所述的垂直存储器件,其中所述第一栅图案的在所述第二方向上的所述边缘部分具有第一阶梯形状,以及所述第二栅图案的在所述第二方向上的所述边缘部分具有第二阶梯形状,以及其中所述第一栅图案和所述第二栅图案的每个台阶包括两个堆叠的栅图案。
20.如权利要求13所述的垂直存储器件,其中所述第一串选择线和所述第三串选择线的在所述第二方向上的所述边缘部分具有阶梯形状,以及所述第二串选择线和所述第四串选择线的在所述第二方向上的所述边缘部分具有阶梯形状。
21.一种垂直存储器件,其包括:
多个线,其在衬底上沿第一方向堆叠,所述多个线包括:
第一虚设字线,其包括开口,所述第一虚设字线沿与所述第一方向正交的第二方向延伸并且具有在与所述第一方向和所述第二方向正交的第三方向上具有第一宽度的一部分;
第一选择线和第二选择线,其在所述第一方向上基本相同的距离处,并且沿所述第二方向延伸,其中
所述第一虚设字线具有一端部,所述端部在所述第二方向上比所述第一选择线和所述第二选择线的端部更远地延伸,
所述第一选择线和所述第二选择线比所述第一虚设字线沿所述第一方向距所述衬底更远,
所述第一选择线和所述第二选择线的每个在第三方向上具有比所述第一宽度更小的宽度,
切割区域在所述第一选择线和所述第二选择线之间并且使所述第一选择线和所述第二选择线分开,
所述开口沿所述第二方向从所述第一选择线和所述第二选择线的所述端部延伸以部分交叠所述切割区域,
所述开口沿所述第二方向在所述第一虚设字线的所述端部之前终止;以及
多个字线,其沿所述第一方向比所述第一虚设字线更靠近所述衬底;以及
在所述衬底上的垂直沟道结构,所述垂直沟道结构的每个在垂直方向上穿过所述第一选择线和所述第二选择线中的一个、所述字线以及所述虚设字线延伸。
22.如权利要求21所述的垂直存储器件,其中所述第一虚设字线包括从所述第一虚设字线的所述端部沿所述第二方向的凹部,其具有沿所述第三方向的小于所述第一宽度的宽度。
23.如权利要求22所述的垂直存储器件,其中所述凹部沿所述第三方向部分交叠所述开口。
24.如权利要求22所述的垂直存储器件,其中所述凹部沿所述第二方向部分交叠所述切割区域。
25.如权利要求21所述的垂直存储器件,其中所述开口在所述第一虚设字线的沿所述第三方向的中间,并且所述第一选择线和所述第二选择线沿所述第三方向的宽度是第二宽度。
26.一种制造垂直半导体器件的方法,所述方法包括:
在衬底上沿第一方向交替且重复地形成绝缘层和牺牲层,以形成模制结构;
部分蚀刻所述绝缘层中的上部绝缘层和所述牺牲层中的上部牺牲层,以形成沿与所述第一方向正交的第二方向延伸的切割孔;
顺序蚀刻所述模制结构的边缘部分,以形成具有阶梯形状的初始台阶模制结构;以及
用包括多个字线、虚设字线和串选择线(SSL)的栅图案结构替换所述牺牲层,所述虚设字线包括凹陷,
其中所述凹陷部分交叠所述切割孔。
27.如权利要求26所述的方法,还包括:在形成所述切割孔之后,
部分蚀刻所述绝缘层中的最上绝缘层和所述牺牲层中的最上牺牲层,以在所述模制结构的上部形成下部台阶部分和上部台阶部分。
28.如权利要求26所述的方法,其中顺序蚀刻所述模制结构的所述边缘部分以形成所述初始台阶模制结构包括:
形成暴露所述模制结构的边缘部分的第一光致抗蚀剂图案;
使用所述第一光致抗蚀剂图案作为蚀刻掩模,蚀刻上部两个堆叠的绝缘层和上部两个堆叠的牺牲层;
部分去除所述第一光致抗蚀剂图案,以形成第二光致抗蚀剂图案;以及
使用所述第二光致抗蚀剂图案作为蚀刻掩模,蚀刻上部两个堆叠的绝缘层和上部两个堆叠的牺牲层。
29.如权利要求28所述的方法,其中顺序蚀刻所述模制结构的所述边缘部分以形成所述初始台阶模制结构包括蚀刻所述牺牲层的由所述切割孔暴露的部分以形成初始凹陷。
30.如权利要求26所述的方法,其中所述切割孔延伸到所述串选择线之一的一端与所述虚设字线的一端之间的位置。
31.如权利要求26所述的方法,其中所述切割孔仅设置在所述串选择线之间。
32.如权利要求26所述的方法,其中仅所述虚设字线包括所述凹陷。
33.如权利要求26所述的方法,其中所述串选择线的每个延伸到第一部分,并且所述凹陷与所述第一部分对准。
34.如权利要求26所述的方法,还包括:在形成所述初始台阶模制结构之后,
形成穿过所述初始台阶模制结构的垂直沟道结构;以及
蚀刻所述初始台阶模制结构,以形成将所述初始台阶模制结构分成台阶模制结构的开口。
35.如权利要求26所述的方法,其中所述切割孔通过蚀刻用于替换成第一串选择线和第二串选择线的牺牲层以及在所述牺牲层之间的绝缘层而形成。
36.一种制造垂直半导体器件的方法,所述方法包括:
在衬底上沿第一方向交替且重复地形成绝缘层和牺牲层,以形成模制结构;
部分蚀刻所述绝缘层中的上部绝缘层和所述牺牲层中的上部牺牲层,以形成沿与所述第一方向正交的第二方向延伸的切割孔;
顺序蚀刻所述模制结构的边缘部分,以形成具有阶梯形状的初始台阶模制结构;
形成穿过所述初始台阶模制结构的垂直沟道结构;
在所述第二方向上蚀刻所述初始台阶模制结构,以形成台阶模制结构;以及
用包括多个字线、虚设字线和串选择线(SSL)的栅图案结构替换所述牺牲层,所述虚设字线包括凹陷,
其中所述切割孔仅设置在所述串选择线之间。
37.如权利要求36所述的方法,其中所述凹陷部分交叠所述切割孔。
38.如权利要求36所述的方法,其中仅所述虚设字线包括所述凹陷。
39.如权利要求36所述的方法,其中顺序蚀刻所述模制结构的所述边缘部分以形成所述初始台阶模制结构包括:
形成暴露所述模制结构的边缘部分的第一光致抗蚀剂图案;
使用所述第一光致抗蚀剂图案作为蚀刻掩模,蚀刻上部两个堆叠的绝缘层和上部两个堆叠的牺牲层;
部分去除所述第一光致抗蚀剂图案,以形成第二光致抗蚀剂图案;以及
使用所述第二光致抗蚀剂图案作为蚀刻掩模,蚀刻上部两个堆叠的绝缘层和上部两个堆叠的牺牲层,
其中顺序蚀刻所述模制结构的所述边缘部分以形成所述初始台阶模制结构包括蚀刻所述牺牲层的由所述切割孔暴露的部分以形成初始凹陷。
40.如权利要求36所述的方法,其中所述切割孔延伸到所述串选择线之一的一端与所述虚设字线的一端之间的位置。
41.如权利要求36所述的方法,其中所述串选择线的每个延伸到第一部分,并且所述凹陷与所述第一部分对准。
42.一种制造垂直半导体器件的方法,所述方法包括:
在衬底上沿第一方向交替且重复地形成绝缘层和牺牲层,以形成模制结构;
部分蚀刻所述绝缘层中的上部绝缘层和所述牺牲层中的上部牺牲层,以形成沿与所述第一方向正交的第二方向延伸的切割孔;
顺序蚀刻所述模制结构的边缘部分,以形成具有阶梯形状的初始台阶模制结构;
形成穿过所述初始台阶模制结构的垂直沟道结构;
蚀刻所述初始台阶模制结构,以形成将所述初始台阶模制结构分成台阶模制结构的开口;以及
用包括多个字线、虚设字线以及第一串选择线(SSL)和第二串选择线的栅图案结构替换所述牺牲层,
其中仅所述虚设字线包括凹陷。
43.如权利要求42所述的方法,其中所述凹陷部分交叠所述切割孔。
44.如权利要求42所述的方法,其中所述切割孔延伸到所述第一串选择线和所述第二串选择线之一的一端与所述虚设字线的一端之间的位置。
45.如权利要求42所述的方法,其中所述第一串选择线和所述第二串选择线的每个延伸到第一部分,并且所述凹陷与所述第一部分对准。
CN201710032615.6A 2016-01-14 2017-01-16 垂直存储器件及其制造方法 Active CN107017263B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0004670 2016-01-14
KR1020160004670A KR102509899B1 (ko) 2016-01-14 2016-01-14 수직형 메모리 소자 및 그 형성 방법

Publications (2)

Publication Number Publication Date
CN107017263A CN107017263A (zh) 2017-08-04
CN107017263B true CN107017263B (zh) 2021-12-28

Family

ID=59315213

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710032615.6A Active CN107017263B (zh) 2016-01-14 2017-01-16 垂直存储器件及其制造方法

Country Status (3)

Country Link
US (2) US9985041B2 (zh)
KR (1) KR102509899B1 (zh)
CN (1) CN107017263B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102599668B1 (ko) * 2016-05-09 2023-11-07 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR20180052171A (ko) * 2016-11-09 2018-05-18 삼성전자주식회사 반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법
KR102428273B1 (ko) 2017-08-01 2022-08-02 삼성전자주식회사 3차원 반도체 소자
CN109196644B (zh) * 2018-04-18 2019-09-10 长江存储科技有限责任公司 用于形成三维存储器设备的阶梯结构的方法
WO2020000315A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
CN109075172B (zh) 2018-06-28 2019-09-03 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
KR102678119B1 (ko) * 2018-08-28 2024-06-26 삼성전자주식회사 3차원 반도체 메모리 장치
CN111293119B (zh) * 2018-10-18 2021-02-19 长江存储科技有限责任公司 形成三维存储器设备的多分区阶梯结构的方法
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
WO2020172789A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
JP7134901B2 (ja) 2019-03-04 2022-09-12 キオクシア株式会社 半導体記憶装置の製造方法
JP2020150075A (ja) * 2019-03-12 2020-09-17 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20210010725A (ko) 2019-07-18 2021-01-28 삼성전자주식회사 게이트 영역 및 절연 영역을 갖는 적층 구조물을 포함하는 반도체 소자
JP2021039965A (ja) 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20210058562A (ko) 2019-11-14 2021-05-24 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20210073143A (ko) 2019-12-10 2021-06-18 삼성전자주식회사 반도체 소자
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
KR20220085622A (ko) * 2020-12-15 2022-06-22 삼성전자주식회사 반도체 메모리 소자
JP2022134606A (ja) * 2021-03-03 2022-09-15 キオクシア株式会社 半導体記憶装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719502A (zh) * 2008-10-09 2010-06-02 三星电子株式会社 垂直型半导体器件及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101713228B1 (ko) * 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR20120003677A (ko) 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치 및 그의 형성 방법
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
KR20120121177A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR101936752B1 (ko) 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
KR102000634B1 (ko) * 2012-06-07 2019-07-16 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
KR101933116B1 (ko) 2012-09-13 2018-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102007274B1 (ko) 2013-01-15 2019-08-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR101986245B1 (ko) * 2013-01-17 2019-09-30 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR102046504B1 (ko) * 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
KR101415744B1 (ko) 2013-02-20 2014-07-09 서울대학교산학협력단 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ssl 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법
KR102108879B1 (ko) 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102037840B1 (ko) 2013-04-11 2019-10-29 삼성전자주식회사 반도체 장치의 연결구조 및 제조 방법
KR102083506B1 (ko) * 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR102098588B1 (ko) 2013-06-28 2020-04-08 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102130558B1 (ko) 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
KR20150047823A (ko) 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102508897B1 (ko) * 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101719502A (zh) * 2008-10-09 2010-06-02 三星电子株式会社 垂直型半导体器件及其制造方法

Also Published As

Publication number Publication date
US10236211B2 (en) 2019-03-19
US20170207220A1 (en) 2017-07-20
CN107017263A (zh) 2017-08-04
US9985041B2 (en) 2018-05-29
US20180240805A1 (en) 2018-08-23
KR20170085263A (ko) 2017-07-24
KR102509899B1 (ko) 2023-03-14

Similar Documents

Publication Publication Date Title
CN107017263B (zh) 垂直存储器件及其制造方法
US10840183B2 (en) Vertical memory devices including stacked conductive lines and methods of manufacturing the same
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
US10727115B2 (en) Three-dimensional semiconductor device and method of fabricating the same
EP3557622B1 (en) Vertical memory devices
US11424259B2 (en) Three-dimensional semiconductor memory devices and methods of fabricating the same
JP6871404B2 (ja) メモリデバイスおよび方法
US9899394B2 (en) Vertical memory devices having contact plugs contacting stacked gate electrodes
CN107768376B (zh) 垂直存储器装置
CN107046037B (zh) 垂直存储器件及其制造方法
US11069709B2 (en) Vertical memory devices
US10950624B2 (en) Vertical memory devices
CN106409831B (zh) 垂直存储器件
CN112117283A (zh) 垂直存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant