CN113078140A - 半导体结构的制作方法及半导体结构 - Google Patents

Abstract

本发明提出一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括：提供衬底，所述衬底中形成有第一保护结构；在所述衬底上形成第一介质层；在所述第一介质层和所述衬底中形成第二保护结构；其中，所述第二保护结构与所述第一保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第二保护结构与所述第一保护结构在沿所述衬底表面方向上的投影存在间距。本发明提出的半导体结构和制作方法，通过分段的保护结构，可以降低芯片运行时在保护结构中产生的电磁感应进而减弱对芯片正常运行的干扰，提高芯片性能。

Description

半导体结构的制作方法及半导体结构

技术领域

本发明涉及半导体制备工艺技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。

背景技术

在芯片的制作过程中，需要在芯片的外周设置保护结构，防止晶圆在切割时对芯片内部造成破坏。然而，现有的保护结构容易在芯片运行时产生电磁感应，进而影响芯片的正常运行。

发明内容

本发明提供一种能够提高芯片性能的半导体结构的制作方法和半导体结构。

为实现上述目的，本发明采用如下技术方案：

根据本发明的一个方面，提供一种半导体结构的制作方法，包括：提供衬底，所述衬底中形成有第一保护结构；在所述衬底上形成第一介质层；在所述第一介质层和所述衬底中形成第二保护结构；其中，所述第二保护结构与所述第一保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第二保护结构与所述第一保护结构在沿所述衬底表面方向上的投影存在间距。

可选的，还包括：在所述第一保护结构和所述第二保护结构之间形成第一气隙。

可选的，所述衬底包括芯片区域和外围区域，所述第一保护结构和所述第二保护结构位于所述外围区域；所述间距小于5μm。

可选的，还包括：在所述第一介质层上形成第二介质层；在所述第二介质层中形成第三保护结构，其中，所述第三保护结构与所述第二保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第三保护结构与所述第一保护结构在沿所述衬底表面方向上的投影至少部分重叠。

可选的，还包括：在所述第二介质层上形成第三介质层；在所述第三介质层和所述第二介质层中形成第四保护结构，其中，所述第四保护结构与所述第三保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第四保护结构与所述第二保护结构在沿所述衬底表面方向上的投影至少部分重叠。

可选的，还包括：在所述第四保护结构和所述第三保护结构之间形成第二气隙。

可选的，还包括：在所述芯片区域的所述衬底、所述第一介质层、所述第二介质层和所述第三介质层中分别依次形成电连接的第一连接构件、第二连接构件、第三连接构件和第四连接构件；其中，所述第三连接构件的宽度小于所述第二连接构件和所述第四连接构件的宽度，所述第二保护结构和所述第四保护结构形成在远离所述芯片区域的一侧，所述第三保护结构形成在靠近所述芯片区域的一侧。

可选的，所述在所述第一介质层和所述衬底中形成第二保护结构和所述在所述第三介质层和所述第二介质层中形成第四保护结构的方法，包括：在所述第三介质层、所述第二介质层和所述第一介质层上形成第三保护开口，其中，所述第三保护开口贯穿所述第三介质、所述第二介质和所述第一介质层，且所述第三保护开口的底部位于所述衬底内；在所述第三保护开口中填充第一导电材料形成所述第二保护结构；在所述第二保护结构上形成绝缘层；在所述绝缘层上形成第四保护结构。

根据本发明的一个方面，提供一种半导体结构，包括：衬底，所述衬底中形成有第一保护结构；位于所述衬底上的第一介质层，所述第一介质层中形成有第二保护结构；其中，所述第二保护结构与所述第一保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第二保护结构与所述第一保护结构在沿所述衬底表面方向上的投影存在间距。

可选的，还包括：第一气隙，所述第一气隙位于所述第一保护结构和所述第二保护结构之间。

可选的，还包括：所述衬底包括芯片区域和外围区域，所述第一保护结构和所述第二保护结构位于所述外围区域；所述间距小于5μm。

可选的，还包括：位于所述第一介质层上的第二介质层；第三保护结构，位于所述第二介质层中；其中，所述第三保护结构与所述第二保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第三保护结构与所述第一保护结构在沿所述衬底表面方向上的投影至少部分重叠。

可选的，还包括：位于所述第二介质层上的第三介质层；第四保护结构，位于所述第三介质层和所述第二介质层中；其中，所述第四保护结构与所述第三保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第四保护结构与所述第二保护结构在沿所述衬底表面方向上的投影至少部分重叠。

可选的，还包括：绝缘层，所述绝缘层位于所述第二保护结构和所述第四保护结构之间。

可选的，还包括：第二气隙，位于所述第四保护结构和所述第三保护结构之间。

可选的，还包括：分别位于所述芯片区域的所述衬底、所述第一介质层、所述第二介质层和所述第三介质层中且电连接的第一连接构件、第二连接构件、第三连接构件和第四连接构件；其中，所述第三连接构件的宽度小于所述第二连接构件和所述第四连接构件的宽度，所述第二保护结构和所述第四保护结构形成在远离所述芯片区域的一侧，所述第三保护结构形成在靠近所述芯片区域的一侧。

本发明提出的半导体结构和制作方法，通过分段的保护结构，可以降低芯片运行时在保护结构中产生的电磁感应进而减弱对芯片正常运行的干扰，提高芯片性能。

附图说明

通过结合附图考虑以下对本发明的实施方式的详细说明，本发明的各种目标、特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：

图1至图3分别是根据一示例性实施方式示出的一种半导体结构的制作方法的几个步骤下的半导体结构的示意图；

图4至图8分别是根据另一示例性实施方式示出的一种半导体结构的制作方法的几个步骤下的半导体结构的示意图；

图9至图11分别是根据另一示例性实施方式示出的一种半导体结构的制作方法的几个步骤下的半导体结构的示意图。

具体实施方式

体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。

在对本发明的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。

在示例性实施方式中，本发明提出的制作方法是以应用于半导体结构的保护环为例进行说明的。本领域技术人员容易理解的是，为将本发明的相关设计应用于其他类型的半导体结构或其他工艺中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本发明提出的半导体结构的制作方法的原理的范围内。

如图1至图3所示，在本实施方式中，本发明提出的半导体结构的制作方法至少包括以下步骤：

提供衬底100，衬底100中形成有第一保护结构102；

在衬底100上形成第一介质层200；

在第一介质层200和衬底100中形成第二保护结构202；

其中，第二保护结构202与第一保护结构102在垂直衬底100表面方向上的投影至少部分重叠，第二保护结构202与第一保护结构102在沿衬底100表面方向上的投影存在间距。

本发明通过形成不直接接触的第一保护结构102和第二保护结构202，可以降低芯片运行时在保护结构中产生的电磁感应进而可以减弱电磁感应对芯片正常运行的干扰，提高芯片性能。

如图1所示，衬底100的材质可以包括氧化物材料，例如但不限于SiO₂(二氧化硅)；衬底100的材质还可以包括半导体衬底，例如硅、锗、氮化镓、碳化镓等。衬底100可以包括芯片区域A和外围区域B；芯片区域A中可以形成芯片结构，例如，晶体管，金属互连层等。具体的，如图1所示，芯片区域A中形成有第一连接构件101，例如，第一连构件101可以为金属互连插塞；外围区域B环绕芯片区域A设置，保护结构可以设置在外围区域B中，例如，第一保护结构102和第二保护结构202可以设置在外围区域中。第一保护结构102和第二保护结构202可以环绕芯片区域设置，第一保护结构102和第二保护结构202的材质包括金属，例如但不限于W(钨)、Cu(铜)或AL(铝)等。第二保护结构202与第一保护结构102在沿衬底100表面方向上的投影间距小于5μm。具体的，第二保护结构202与第一保护结构102在沿衬底100表面方向上的投影不相交，二者投影的间距小于5μm，二者投影的间距可以理解为二者投影的临近边之间的距离。例如，间距为0.5μm、1μm、1.5μm、2μm、2.5μm、3μm、3.5μm、4μm或4.5μm等。

可选的，所述间距的范围为0.5μm～2.5μm，距离设置过大会占用较大的外围面积，设置较小不能有效的降低电磁感应同时会降低保护结构的保护效果。

如图1所示，在衬底100上形成第一介质层200。第一介质层100的材质包括不限于氧化硅、氮化硅或low-k材质。示例的，第一介质层100上还形成有第一芯片开口500；例如，通过光刻刻蚀工艺在第一介质层100上形成第一芯片开口500，第一芯片开口500暴露第一连接构件101。

如图2所示，在第一介质层200和衬底100中形成第一保护开口204，其中，第一保护开口204贯穿第一介质层200，且第一保护开口204的底部延伸至衬底100中。具体的，可以通过光刻刻蚀工艺在第一介质层100上形成第一保护开口204，通过刻蚀时间控制第一保护开口204延伸至衬底100中的深度。例如，控制第一保护开口204延伸至衬底100中的深度为衬底中第一保护结构102高度的1/2～1/5。第一保护开口204与第一保护结构102在垂直衬底100表面方向上的投影至少部分重合。例如，第一保护结构102的顶部与衬底100的上表面齐平，第一保护开口204的底部低于衬底100的上表面。第一保护开口204与第一保护结构102在沿衬底100表面方向上的投影具有间距，具体的，第一保护开口204没有暴露第一保护结构102。

如图3所示，在第一介质层200和衬底100中形成第二保护结构202。具体的，可以通过CVD、PVD等沉积工艺在第一保护开口204中和第一介质层200上形成导电材料，如钨、铝或铜等，通过回刻或化学机械研磨等方式去除第一介质层200上方的导电材料，第一保护开口204中保留的导电材料形成第二保护结构202。

可选的，如图3所示，可以同时在第一芯片开口500中、第一保护开口204中以及第一介质层200上中形成导电材料，通过回刻或化学机械研磨等方式去除第一介质层200上方的导电材料，第一芯片开口500和第一保护开口204中保留的导电材料分别形成第二连接构件201和第二保护结构202。在其他示例中，第二连接构件201和第二保护结构202可以分开形成，第二连接构件201和第二保护结构202的材质可以不同，例如第二连接构件201的材质为钨，第二保护结构202的材质为铝。例如，第二连接构件201可以为互连线。第一连接构件101和第二连接构件201之间电连接。

可选的，如图3所示，在第一保护结构102和第二保护结构202之间形成第一气隙205。例如，第一气隙205可以位于第一保护结构102和第二保护结构202在沿垂直衬底100表面方向上的重叠区域中。如图3所示，第一气隙205位于衬底100的上部，第一气隙205的底部高于第二保护结构202的底部，第一气隙205的顶部低于第一保护结构102的顶部。如此设置，通过设置第一气隙205可以进一步降低第二保护结构202中的寄生效应，提高器件性能。同时，又能防止过大的气隙导致保护结构变得脆弱。

具体的，所述第一气隙205的形成方法包括：在形成第二保护结构202后，可以在第一介质层200上形成光刻胶开口图案，所述光刻胶开口图案在衬底100表面上的投影位于第一保护结构102和第二保护结构202在衬底100表面上的投影之间。利用所述光刻胶开口图案刻蚀第一介质层200和部分衬底100形成第一气隙开口，在所述第一气隙开口中填充隔离层，所述隔离层中形成有第一气隙205。例如，通过CVD在所述第一气隙开口中形成具有第一气隙205的氮化硅材质的隔离层。

可选的，半导体结构的制作方法还包括：在第一介质层200上形成第二介质层300；在第二介质层300中形成第三保护结构302，其中，第三保护结构302与第二保护结构202在垂直衬底100表面方向上的投影至少部分重叠，第三保护结构302与第一保护结构102在沿衬底100表面方向上的投影至少部分重叠。如此设置，既能节约保护结构占用的面积，又能保证保护效果。具体的，如图4所示，在第一介质层200上形成第二介质层300，例如，可以通过PVD或CVD工艺在第一介质层200上形成第二介质层300，第二介质层300包括氮化硅层、氧化硅层或Low-K介质层等。通过光刻刻蚀工艺在第二介质层300上形成第二芯片开口501和第二保护开口600，其中，第二芯片开口501暴露第二连接构件201，第二芯片开口501的开口宽度小于第二连接构件201的宽度；第二保护开口600位于第一保护结构102上方，第二保护开口600和第一保护结构102在衬底100沿表面方向上的投影至少部分重合，例如，第二保护开口600和第一保护结构102在衬底100沿表面方向上的投影重合，即第二保护开口600和第一保护结构102的宽度相同，所述宽度可以理解为第二芯片开口501、第二连接构件201、第二保护开口600和第一保护结构102沿衬底100表面方向上的长度。如图5所示，在第二芯片开口501和第二保护开口600中分别形成第三连接构件301和第三保护结构302。其中，第三连接构件301的宽度小于第二连接构件201的宽度，且第三连接构件301和第二连接构件201电连接。具体的，可以通过电镀、CVD或PVD等工艺在第二芯片开口501和第二保护开口600中分别形成第三连接构件301和第三保护结构302。第三连接构件301和第三保护结构302的材质可以相同，例如为铜、铝或钨。在其他示例中，第三连接构件301和第三保护结构302的材质也可以不同。

如图6至图8所示，在第二介质层300上形成第三介质层400，第三介质层400的材质包括不限于氮化硅，氧化硅等；在第三介质层400和第二介质层300中形成第四保护结构402，其中，第四保护结构402与第三保护结构302在垂直衬底100表面方向上的投影至少部分重叠，第四保护结构402与第二保护结构202在沿衬底100表面方向上的投影至少部分重叠。

具体的，在第一介质层200和衬底100中形成第二保护结构202和在第三介质层400和第二介质层300中形成第四保护结构402的方法，包括：

如图5所示，在第三介质层400、第二介质层300和第一介质层200上形成第三保护开口601，其中，第三保护开口601贯穿第三介质400、第二介质层300和第一介质层200，且第三保护开口601的底部位于衬底100内；具体的，可以通过光刻和刻蚀工艺形成第三保护开口601，第三保护开口601位于衬底100内的深度可以通过刻蚀时间的设置进行调节。

在第三保护开口601中填充导电材料形成第二保护结构202。具体的，如图6所示，可以通过CVD等方式在第三保护开口601中以及第三介质层400上形成钨金属材料层；通过回刻工艺去除第三介质层400上以及第三保护开口601内的部分钨金属层，保留的钨金属层形成第二保护结构202。同时，第二保护结构202需与第一保护结构102和第三保护结构302在垂直衬底表面方向上投影均至少部分重叠。

如图7所示，在第二保护结构202上形成绝缘层303。具体的，可以通过CVD、PVD等方式在第三保护开口601中的第二保护结构202上以及第三介质层400上形成绝缘材料层，绝缘层材料层的材质包括不限于氮化硅、氧化硅等。通过回刻工艺去除第三保护开口601中的部分绝缘材料层以及第三介质层400上的绝缘材料层形成绝缘层303。绝缘层303的顶部低于第三保护结构302的顶面，且绝缘层303的底部高于第三保护结构302的底面。

如图8所示，在绝缘层303上形成第四保护结构402。具体的，可以通过CVD、PVD等方式在第三保护开口601中的绝缘层303上以及第三介质层400上形成钨金属材料层；通过回刻或化学机械研磨工艺去除第三介质层400上的部分钨金属材料层，第三保护开口601中保留的钨金属材料层形成第四保护结构402。示例的，第三介质层400中还形成有第三芯片开口502，钨金属材料层同样形成在第三芯片开口502中，通过回刻或化学机械研磨工艺去除第三介质层400上的部分钨金属材料层，第三芯片开口502中保留的钨金属材料层形成第四连接构件401。具体的，第四连接构件401的宽度大于第三连接构件301的宽度，且第四连接构件401与第三连接构件301电连接。

可选的，在芯片区域A的衬底100、第一介质层200、第二介质层300和第三介质层400中分别依次形成电连接的第一连接构件101、第二连接构201件、第三连接构件301和第四连接构件401；

其中，第三连接构件301的宽度小于第二连接构件201和第四连接构件401的宽度，第二保护结构202和第四保护结构402形成在远离芯片区域A的一侧，第三保护结构302形成在靠近芯片区域A的一侧。如此设置，可以增加芯片区域的连接构件和外围区域中的保护结构的距离，进一步减弱芯片运行时在保护结构中产生的电磁感应。

可选的，在第四保护结构402和第三保护结构302之间形成第二气隙703。具体的，如图9至图11所示，在第三介质层400上形成掩膜层700，掩膜层700具有气隙开口图案701，掩膜层700可以为光刻胶。气隙开口图案701在衬底100表面上的投影位于第三保护结构302和第四保护结构402在衬底100表面上的投影之间。利用气隙开口图案701刻蚀第三介质层400和部分第二介质层300形成第二气隙开口702，在第二气隙开口702中填充隔离层704，隔离层704中形成第二气隙703。例如，通过CVD工艺在第二气隙开口702中形成具有第二气隙703的氮化硅层。通过设置第二气隙703可以进一步降低第四保护结构402中的寄生效应，提高器件性能。

不仅如此，本具体实施方式还提供了一种半导体结构。本具体实施方式提供的半导体结构可参见图3、图8和图11，所述半导体结构可采用如图1至图11所示的方法形成。该半导体结构包括：

衬底100，衬底100中形成有第一保护结构102；

位于衬底100上的第一介质层200，第一介质层200中形成有第二保护结构202；

其中，第二保护结构202与第一保护结构102在垂直衬底100表面方向上的投影至少部分重叠，第二保护结构202与第一保护结构102在沿衬底100表面方向上的投影存在间距。

可选的，还包括：第一气隙205，位于第一保护结构102和第二保护结构202之间。

可选的，衬底100包括芯片区域A和外围区域B，第一保护结构102和第二保护结构202位于外围区域B；所述间距小于5μm。例如，间距为0.5μm、1μm、1.5μm、2μm、2.5μm、3μm、3.5μm、4μm或4.5μm等。

可选的，所述间距的范围为0.5μm～2.5μm，距离设置过大会占用较大的外围面积，设置较小不能有效的降低电磁感应同时会降低保护结构的保护效果。

可选的，还包括：位于第一介质层200上的第二介质层300；第三保护结构302，位于第二介质层300中；其中，第三保护结构302与第二保护结构202在垂直衬底100表面方向上的投影至少部分重叠，第三保护结构302与第一保护结构102在沿衬底100表面方向上的投影至少部分重叠。

可选的，还包括：位于第二介质层300上的第三介质层400；第四保护结构402，位于第三介质层400和第二介质层300中；其中，第四保护结构402与第三保护结构302在垂直衬底100表面方向上的投影至少部分重叠，第四保护结构402与第二保护结构202在沿衬底100表面方向上的投影至少部分重叠。

可选的，还包括：绝缘层303，绝缘层303位于第二保护结构202和第四保护结构402之间。

可选的，还包括：第二气隙703，第二气隙703位于第四保护结构402和第三保护结构302之间。

可选的，还包括：分别位于芯片区域A的衬底100、第一介质层200、第二介质层300和第三介质层400中且电连接的第一连接构件101、第二连接构件201、第三连接构件301和第四连接构件401；其中，第三连接构件301的宽度小于第二连接构件201和第四连接构件401的宽度，第二保护结构202和第四保护结构402形成在远离芯片区域A的一侧，第三保护结构302形成在靠近芯片区域A的一侧。

本发明提出的半导体结构，通过分段的保护结构，可以降低芯片运行时在保护结构中产生的电磁感应进而减弱对芯片正常运行的干扰，提高芯片性能。

在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本发明原理的许多种半导体结构中的一个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何结构。

以上详细地描述和/或图示了本发明提出的半导体结构的制作方法及半导体结构的示例性实施方式。但本发明的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包括”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。

虽然已根据不同的特定实施例对本发明提出的半导体结构的制作方法及半导体结构进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本发明的实施进行改动。

Claims (16)

1.一种半导体结构的制作方法，其特征在于，包括：

提供衬底，所述衬底中形成有第一保护结构；

在所述衬底上形成第一介质层；

在所述第一介质层和所述衬底中形成第二保护结构；

其中，所述第二保护结构与所述第一保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第二保护结构与所述第一保护结构在沿所述衬底表面方向上的投影存在间距。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，还包括：

在所述第一保护结构和所述第二保护结构之间形成第一气隙。

3.根据权利要求1所述的半导体结构的制作方法，其特征在于，

所述衬底包括芯片区域和外围区域，所述第一保护结构和所述第二保护结构位于所述外围区域；

所述间距小于5μm。

4.根据权利要求3所述的半导体结构的制作方法，其特征在于，还包括：

在所述第一介质层上形成第二介质层；

在所述第二介质层中形成第三保护结构，其中，所述第三保护结构与所述第二保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第三保护结构与所述第一保护结构在沿所述衬底表面方向上的投影至少部分重叠。

5.根据权利要求4所述的半导体结构的制作方法，其特征在于，还包括：

在所述第二介质层上形成第三介质层；

在所述第三介质层和所述第二介质层中形成第四保护结构，其中，所述第四保护结构与所述第三保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第四保护结构与所述第二保护结构在沿所述衬底表面方向上的投影至少部分重叠。

6.根据权利要求5所述的半导体结构的制作方法，其特征在于，还包括：

在所述第四保护结构和所述第三保护结构之间形成第二气隙。

7.根据权利要求5所述的半导体结构的制作方法，其特征在于，还包括：

在所述芯片区域的所述衬底、所述第一介质层、所述第二介质层和所述第三介质层中分别依次形成电连接的第一连接构件、第二连接构件、第三连接构件和第四连接构件；

其中，所述第三连接构件的宽度小于所述第二连接构件和所述第四连接构件的宽度，所述第二保护结构和所述第四保护结构形成在远离所述芯片区域的一侧，所述第三保护结构形成在靠近所述芯片区域的一侧。

8.根据权利要求7所述的半导体结构的制作方法，所述在所述第一介质层和所述衬底中形成第二保护结构和所述在所述第三介质层和所述第二介质层中形成第四保护结构的方法，包括：

在所述第三介质层、所述第二介质层和所述第一介质层上形成第三保护开口，其中，所述第三保护开口贯穿所述第三介质、所述第二介质和所述第一介质层，且所述第三保护开口的底部位于所述衬底内；

在所述第三保护开口中填充第一导电材料形成所述第二保护结构；

在所述第二保护结构上形成绝缘层；

在所述绝缘层上形成第四保护结构。

9.一种半导体结构，其特征在于，包括：

衬底，所述衬底中形成有第一保护结构；

位于所述衬底上的第一介质层，所述第一介质层中形成有第二保护结构；

其中，所述第二保护结构与所述第一保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第二保护结构与所述第一保护结构在沿所述衬底表面方向上的投影存在间距。

10.根据权利要求9所述的半导体结构，其特征在于，还包括：

第一气隙，所述第一气隙位于所述第一保护结构和所述第二保护结构之间。

11.根据权利要求9所述的半导体结构，其特征在于，还包括：

所述衬底包括芯片区域和外围区域，所述第一保护结构和所述第二保护结构位于所述外围区域；

所述间距小于5μm。

12.根据权利要求11所述的半导体结构，其特征在于，还包括：

位于所述第一介质层上的第二介质层；

第三保护结构，位于所述第二介质层中；

其中，所述第三保护结构与所述第二保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第三保护结构与所述第一保护结构在沿所述衬底表面方向上的投影至少部分重叠。

13.根据权利要求12所述的半导体结构，其特征在于，还包括：

位于所述第二介质层上的第三介质层；

第四保护结构，位于所述第三介质层和所述第二介质层中；

其中，所述第四保护结构与所述第三保护结构在垂直所述衬底表面方向上的投影至少部分重叠，所述第四保护结构与所述第二保护结构在沿所述衬底表面方向上的投影至少部分重叠。

14.根据权利要求13所述的半导体结构，还包括：

绝缘层，所述绝缘层位于所述第二保护结构和所述第四保护结构之间。

15.根据权利要求13所述的半导体结构，其特征在于，还包括：

第二气隙，位于所述第四保护结构和所述第三保护结构之间。

16.根据权利要求13所述的半导体结构，其特征在于，还包括：

分别位于所述芯片区域的所述衬底、所述第一介质层、所述第二介质层和所述第三介质层中且电连接的第一连接构件、第二连接构件、第三连接构件和第四连接构件；

其中，所述第三连接构件的宽度小于所述第二连接构件和所述第四连接构件的宽度，所述第二保护结构和所述第四保护结构形成在远离所述芯片区域的一侧，所述第三保护结构形成在靠近所述芯片区域的一侧。

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