CN105261551A - 多层电路组件的制造 - Google Patents

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Abstract

本发明涉及多层电路组件的制造，提供形成像是多层电感器或变压器的电路组件的晶圆级方法。该方法包括，例如:在衬底之上的至少一层中形成该电路组件的至少一个导电部；提供未固化的聚合物介电材料至少部分地围绕并覆盖该组件的该导电部；部分固化该聚合物介电材料以获得部分硬化的聚合物介电材料；且抛光该部分硬化的聚合物介电材料低到该导电部分的高度。该抛光平坦化该部分硬化的聚合物介电材料且暴露该导电部的上表面，以利于在该导电部之上形成该组件的至少一个其余导电部且与其电接触。抛光后，完成该聚合物介电材料的固化。在一个实施例中，该导电部与该其余导电部至少部分地定义该组件的导电线圈。

Description

多层电路组件的制造
技术领域
本发明关于制造电路组件的方法，更详而言之，是有关于电路组件的批量制造(bulk-fabrication)的晶圆级方法，像是多层电感器或多层变压器。
背景技术
近年来，现代超高密度集成电路的特征已经稳定地减小尺寸，努力提高电路的整体速度、性能及功能性。因此，由于各种电子组件，像是晶体管、电容器、二极管等等，在集成密度上显著且持续的改善，所以半导体产业持续经历巨大成长。这些改善主要是来自于持续且成功地努力减少组件的临界尺寸(即，最小特征尺寸)，直接造成制程设计人员具备把越来越多的组件集成到一半导体芯片的特定区域内的能力。
集成电路设计的改善基本上已是二维(2D)；即是说，改善主要是涉及到半导体芯片表面上的电路布局。然而，当装置特征持续进行积极缩放，以及更多的半导体组件被放置在单一芯片的表面上时，电路功能需要的电互连所需数量会显着增加，导致整体电路布局逐渐地变成更为复杂且密集封装。此外，尽管光刻工艺的改善在二维电路设计的集成密度中已经取得明显的进展，简单的减少特征尺寸会迅速地接近目前仅能在二维中实现的限制。
当电子装置在单一芯片上的数量迅速增加时，三维(3D)集成电路布局，像是堆栈式芯片设计，正被考虑用于某些半导体装置或电路，部分用于克服该特征尺寸和与二维布局相关的密度限制。在三维集成设计中，二个或更多的半导体芯片可以结合在一起，且在这些芯片之间会形成电连接。
电路组件，像是电容器、电感器、变压器等，被广泛运用在各种电子电路上。通常，电感器或电容器是离散的装置，经由耦合到例如电子电路的主机板而分别制造并集成到电子电路中。这种电路组件的现有设计可能不适合使它们容易集成到三维电路布局中。
发明内容
通过本发明提供在衬底上形成电路组件的方法，一方面克服现有技术的缺点，并提供额外优点。本发明形成方法包括:在该衬底之上的至少一层中形成该电路组件的至少一个导电部；提供未固化的聚合物介电材料至少部分地围绕且覆盖该电路组件的该至少一个导电部；部分固化该聚合物介电材料以获得部分固化的聚合物介电材料；抛光该部分固化的聚合物介电材料使其低至该电路组件的该至少一个导电部的高度；以及形成该电路组件的至少一个其余导电部，并与该电路组件的该至少一个导电部电接触。
其他特征及优点通过本发明的技术实现。本发明的其他实施例与态样在本文中详述且视为是所要求保护的本发明的一部分。
附图说明
本发明的一或多个态样被特别指出并在本说明书结论的权利要求中作为例子明确要求保护。从下文详述结合附图，本发明的前述及其他目的，特征及优点是显而易见的。
图1A根据本发明的一或多个态样，显示由制造工艺形成的多层电路组件的实施例，；
图1B根据本发明的一或多个态样，显示图1A中沿着线1B-1B的多层电路组件的剖面正视图；
图1C根据本发明的一或多个态样，显示图1B中沿着线1C-1C的多层电路组件的剖面俯视图；
图2A到图2W根据本发明的一或多个态样，显示多个多层电路组件的晶圆级制造工艺的实施例；以及
图3根据本发明的一或多个态样，显示可用于晶圆级的多层电路组件的批量制造的概述。
具体实施方式
本发明的态样及某些特征、优点及其中细节，将参照附图所示的非限制性实施例更充分解释如下。已知的材料、制造工具、制程技术等等的描述，省略以便不会非必要地模糊本发明的细节。然而，应当理解的是，该详细描述与该具体示例，尽管示出本发明的实施例，但仅是以示例方式示出，而不是以限制方式。在本发明的基本观念的精神和范围内作的各种替换、修改、添加和/或配置，对于本领域的技术人士来说将是显而易见的。还要注意的是所参考的附图，为了方便了解是不按比例绘制，其中贯穿不同附图中的所使用的相同参考数字表示相同或类似的组件。
下文中本发明是晶圆级的批量工艺，用于制造大量的离散电路组件，像是电感电路组件，包括电感器或变压器。须注意，本文使用的“晶圆级(wafer-level)”是指多个电路组件横跨衬底的制造，像是横跨半导体晶圆或用于制造集成电路的其他晶圆的上表面，或者，晶圆级可以指例如，在太阳能产业的太阳能电池阵列的制造期间所使用的面板。本发明的制造工艺的其他应用对于本领域的技术人士来说是显而易见的。还需注意的是，所希望的组件形成因素可能满足，像是用于表面安装兼容性的JEDEC四方平面无引脚(QFN)底面积(footprint)，以利于集成该电路组件芯片到任何各种的二维和三维封装。
图1A到图1C显示电路组件的一个实施例，一般表示为100，根据本发明的方法来制造。
共同参照图1A到图1C，电路组件100包括(或设置在之上)衬底101，像是半导体衬底或其他晶圆衬底，且包括，在所示出的实施例中，下导电部110、导电孔部120以及上导电部130接触且如图所示电连接以形成设置在衬底101上的多层结构102。介电材料，像是聚合物介电质105，围绕电路组件100的下导电部110、导电孔部120以及上导电部130。在所示出的构造中，电路组件100显示了变压器的实施例，且薄磁性材料层115被设置在部分由电路组件100的导电孔部120定义的区域内。
注意，在示出的变压器构造中，两个线圈被限定在多层结构102中，磁性材料层115至少部分驻留在多层结构102内。特别是，所示出的下导电部110包括多个第一平行导体定向于第一方向，而上导电部130包括多个第二平行导体定向于第二方向，其是从该第一方向偏移。导电接触点111、131，与上导电部130同时期形成(例如)，电连接(在图式的例子)到该结构的相对端附近的不同导电孔120。这些导电孔与下导电部110的各自不同的导体进行电接触。
作为一个特定的例子，结构101可具有约500到600微米的厚度，且多层结构102可具有厚度，例如，约70微米，其中下导电部110可约为20微米厚，导电孔部120可约为30微米厚，而上导电部130可约为20微米厚。在一种情况下，磁性材料层115可约为2微米厚。注意这些厚度数目仅供示例。此外，注意在一实施例中，衬底101可以是半导体衬底，像是硅衬底或是含硅的衬底，并且电路组件100的导电部可由金属或金属合金组成，例如铜，其可以用任何合适的工艺，例如电镀，来进行沉积。
注意本文示出的图1A到图1C的电路组件100仅供示例，而其它的电路组件，特别是，其它的电感电路组件，像是其它的电感器或变压器组件，可用本文所公开的方法制成。在一实施例中，单一线圈或多线圈电感电路组件可在多层结构中形成，像是在图1A到图1C中示出的实施例。
借由进一步解释，图2A到图2W显示一个电路组件制造工艺的实施例，根据本发明的一或多个态样。注意在这些图中，是示出被制造的该电路组件的端面正视图，对比图1B中示出的例子显示剖面正视图旋转90度。
参考图2A，显示出一个结构包括衬底101，其上沉积一层薄介电材料层200覆盖。衬底101可以是任何适当的材料，其上的电路组件可如本文所述的形成。注意多个主动和/或被动的电路组件，像是晶体管、电容器、电阻器、电感器等等，可以形成在衬底101上方或集成在衬底101内，在这种情况下，衬底101可包括集成电路的装置层。取决于整体的设计策略，衬底101可以是半导体晶圆，像是大块硅晶圆，其中在其它实施例中，衬底101可以包括或形成为单一的结晶硅、多晶硅、非晶硅、SON(silicon-on-nothing)、绝缘体上覆硅(SOI)或SRI(silicon-on-replacement-insulator)结构或类似物，如本领域的技术人士所理解。该衬底可包括其它合适的初级半导体，像是，例如，锗(Ge)晶体，或化合物半导体像是碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、和/或锑化铟(InSb)或其组合；或是合金半导体包括磷砷化镓(GaAsP)、砷铟化铝(AlInAs)、砷铟化镓(GaInAs)、磷铟化镓(GaInP)、或磷砷铟化镓(GaInAsP)或其组合。在其它的实施例中，衬底101可包括其它材料或由其制成，像是玻璃或陶瓷材料，这取决于被制造的所需结构。在一特定的实施例中，衬底101可具有约500到700微米的厚度。
薄介电材料层200可由气相沉积而成，使用任何合适的传统沉积工艺，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)，或是由液相沉积而成，使用旋涂沉积工艺。在一个例子中，介电材料层200可包括，例如，氧化硅(SiO2)、氮化硅(SiN或Si3N4)等等，或由其制成。作为一个特定的例子，介电材料层可具有约1微米的厚度，且被提供至少部分以电隔离该从衬底101制成的多层电路组件。
在图2B，电镀晶种层201已用，例如物理气相沉积(PVD)工艺，沉积在该结构上。在一个例子中，电镀晶种层201可包括钛或钛钨(TiW)黏附材料/层，和铜晶种材料/层，以利于在随后制造过程中的电镀工艺的电流输送。通过示例的方式，电镀晶种层201可具有约1到2微米的厚度。
如图2C中所示，图案化的光阻掩模层203形成有一或多个开口204在其中，在其内部的电路组件的下导电部将会被电镀。图案化的光阻掩模层203可以是或包括一层光敏材料，像是，例如光阻材料。该材料的厚度可以变化，这取决于应用，且在一个实施例中，图案化光阻掩模层203的厚度被选择成大于该电路组件的下导电部的所需高度，以在暴露于开口204内的电镀晶种层201上用电镀形成。例如，若所形成的下导电部的所需高度约为20微米，则图案化的光阻掩模层203的厚度可约为25到30微米。该光阻材料可以为旋涂在该结构上，并用传统的微影图案化及蚀刻制程来图案化以去除在任何所需的图案中的光阻材料部分，以利于形成该电路组件的下导电部。
正如关于图1A到图1C，该下导电部可包括多个平行导电通道。因此，图案化光阻掩模层203可以以多个平行延伸的开口或沟道(暴露出底层电镀晶种层201的各别所需部分)进行图案化。
如图2D所示，下导电部110是在由图案化光阻掩模层203定义的抗蚀开口或沟道内进行电镀。通过示例的方式，下导电部110可以是电镀铜和/或铜合金，而且若需要的话，可在形成后暴露于热处理工艺，以利于铜膜特征的晶粒生长和稳定。注意该电镀工艺在形成下导电部110的该电镀铜或铜合金设置在图案化光阻掩模层203的上表面下方的情况下而中止。因此，如所指出的，图案化光阻掩模层203的厚度，在一个实施例中，是依据下导电部110的所需厚度来选择。作为一个例子，下导电部110的厚度可约为20微米，且下导电部各可以以多个平行导电通道形成，例如，以利于形成电路组件，如图1A到图1C所示。
湿式或干式抗剥除工艺用于去除该图案化光阻掩模层，留下显示于图2E的该结构，在进行晶种层蚀刻以去除电镀晶种层201之后，留下设置在衬底101上的该电路组件的下导电部110或导电沟道，如图2F所示。注意晶种层去除可为湿式蚀刻工艺，以去除该铜晶种层，以及取决于钛(Ti)或钛钨(TiW)是否有被使用，而湿式或干式蚀刻该黏附层图2G显示图2F中的结构，在提供介电材料，例如聚合物介电材料105，至少部分地包围且覆盖该电路组件的下导电部110之后的情况。注意本文所用的聚合物介电材料可为任何的聚合物介电质，像是，例如，聚酰亚胺树脂、环氧树脂、聚丙烯酸酯树脂、酚醛树脂、聚酰胺树脂，PBO或苯并环丁烯(BCB)。作为一个特定的例子，聚合物介电材料105可为由日本东京的日立公司提供的CA-60001B聚合物介电材料。该结构披覆着聚合物介电材料105，然后用，例如，低温退火来软烘烤，以部分固化或部分硬化该聚合物介电材料。作为一个特定例子，这个软烘烤工艺可能涉及将具有聚合物介电材料的结构暴露于约100℃到110℃的温度且持续3分钟。在这个阶段，聚合物介电材料105的上表面可为非平面，例如，包括横跨该表面的微波(slightwaves)。该聚合物介电材料的厚度比较厚，足以覆盖下导电部110。
参照图2H，抛光工艺，像是化学机械抛光工艺，用于平坦化部分硬化的聚合物介电材料105。该平坦化工艺也可平坦化下导电部110的上表面。例如，在一个实施例中，该抛光可以平坦化该下导电部的铜导体的上表面。在一个实施例中，该结构的化学机械抛光可以用标准铜浆料来对该结构进行抛光。抛光后，进行该聚合物介电材料的最后的固化或热处理，以便硬化该材料用于下游工艺。作为一个特定的例子，该最终固化工艺可能涉及到将具有该部分硬化的聚合物材料的结构暴露于约375℃的温度持续4小时。如果需要从该铜表面去除任何抽气残留物可用电浆清洗。注意上述的软烘烤和最后的固化温度及持续时间为仅供示例，而这些例子的各种变化是可能的，而不脱离本发明的范围。
如图2I所示，介电材料层210可以设置在该结构上方，而磁性材料层115溅射在介电材料层210上方。通过示例的方式，标准沉积工艺可用于沉积介电材料层210到所需的厚度，例如约1微米(在一例子中)，之后，再次，通过示例的方式，磁性材料层115可以溅射到约2微米的厚度。在一个实施例中，介电材料层210可以是氧化硅(SiOx)或氮化硅(SiN)材料层，而磁性材料层115是例如镍基材料，像是NiFe、CoNiFeB、CoNbZr。或者，依据所采用的特定磁性材料，该磁性材料层可以以CoTaZr形成，而且用物理气相沉积(PVD)或无电电镀来沉积。接着，图案化的光阻掩模211使用传统抗沉积与图案化技术来建造。图案化的光阻掩模211组构且定位在所需要的地方，以保留磁性材料层115，包括所得到的制造出的电路组件。
如图2K所示，磁性材料层115与介电材料层210于光阻掩模211的外侧被蚀刻。在一个实施例中，这可以经由定时的湿蚀刻磁性材料层115和介电材料层210而实现。蚀刻之后，经由例如传统的湿式或干式抗剥除工艺来去除图案化光阻掩模211，留下图2L中的结构。
参考图2M，电镀晶种层220沉积在该结构上方。该晶种层可利用例如物理气相沉积(PVD)工艺来沉积，并且可包括钛或钛钨黏附材料/层，以及铜晶种材料/层，用于在电镀工艺中的电流输送。作为这个工艺的一部分，注意磁性材料层115的侧壁覆盖是不必要的，因为该电路组件中将被电镀的导电孔部会偏离磁性材料层115。
如图2N所示，图案化光阻掩模层221在该电路组件的下导电部110上方的所需位置中形成有通孔开口222，以利于形成与该下导电部电接触的该电路组件的导电孔部。可利用上述抗涂覆和图案化工艺，旋涂一层厚抗蚀材料在该结构上，然后以所需的通孔开口连接特征进行图案化。注意图案化光阻掩模层221的厚度选择是依据该导电孔于通孔开口222内被电镀的所需高度，即在一实施例中，图案化光阻掩模层221的厚度是大于形成于通孔开口222内的该导电孔的所需高度。
如图2O所示，采用电镀工艺于图案化光阻掩模层221的通孔开口内提供导电孔120。在一个实施例中，导电孔部120可形成为镀到所需高度的铜柱以用于所制造的特定电路组件的组构。再次注意在图2O中的工艺阶段中，导电孔120的高度可以低于图案化光阻掩模层221的上表面。
形成导电孔部120之后，该光阻掩模层经由湿式或干式抗蚀刻来剥除，以得到图2P中的结构，在此之后，晶种层220可被蚀刻，如上所述。注意该晶种层的蚀刻选择是具兼容性的，即是说，不会损坏暴露出的磁性材料层115。所得到的结构如图2Q所示。
如图2R所示，可在该结构上方设置另一未固化的聚合物介电材料层，在此称为上部聚合物介电材料层105’，以便围绕且至少部分覆盖，例如，从该结构的下导电部110延伸的导电孔部120。在一个实施例中，该上部聚合物介电材料是与下导电部110所采用的材料相同，该上部聚合物介电材料是经由上述的软烘烤或低温退火工艺来进行部分固化，接着进行抛光处理，例如，经由化学机械抛光工艺，以平坦化该部分固化的上部聚合物介电材料105’的上表面。该抛光处理也暴露出导电孔部120的上表面，并且如果需要的话，也能同时平坦化该导电孔的上表面。
在抛光之后，可以进行该聚合物介电材料的最后固化或热处理，以便硬化该材料来做进一步处理。在图2S中，该结构的平坦化上表面形成被制造的电路组件的上导电部的基底。通过重复图2A到图2F的过程，上导电部130可形成如图2T所示。上导电部130可类似地包括单独的导电通道，其与该下导电部和该导电孔部被组构及定位成电连接和定义该电路组件的一或多个线圈。该结构的一个实施例显示在上述图1A到图1C中的例子。在图2T的剖面正视图中，上导电部130也向外延伸以限定导电接触点，其以特定的线圈组构电连接所需的导电孔120，像是示于图1A到图1C中的该变压器组构。在进一步涂覆和图案化，例如相同的聚合物介电材料105，以及在该结构上的图案化聚合物介电材料的最终固化之后，结合垫或接触垫230维持暴露，如图2U所示。在一个实施例中，标准光处理可用于定义该结合垫或接触垫，与于图2U中示出的聚合物介电材料充分地包裹所得的电感器或变压器线圈。
如图2V所示，该衬底或晶圆可以切割，产生所需的电路组件100’作为离散晶粒。标准刀片切割可在这个处理阶段采用。根据该晶粒尺寸，该晶圆可首先被切割成，例如，四分之一芯片来进行处理。
图2W显示一个最终封装件结构的实施例，其具有未示出的覆盖保护的聚合物介电材料。上导电部分130的特定线圈组构仅供示例。此外，连接到线圈的结合垫连接111、131亦仅作示例用。在本实施例中，结合垫连接111是假定连接到该电路组件的导电孔部的各自导电孔(未示出)。这结合垫的底面积可比照标准四方平面无引脚(QFN)的轮廓，像是四或六针。如果是用六针，中心垫140可用于表面安装的额外机械完整性，即是说，在这样的设计中有可能是没有电连接到中心垫140。
本领域的技术人士应当注意到本发明是制造多层电路组件的工艺，像是制造于衬底上方的多层电感器或变压器。晶圆级的批量制程可用于同时建造大量类似的电路组件。参考图3，制造工艺300包括，例如:在衬底310之上形成该电路组件的至少一个导电部；提供未固化的聚合物介电材料至少部分地围绕并覆盖多层电路组件320的该至少一个导电部；在多层电路组件的该至少一个导电部上方部分固化该聚合物介电材料，以获得部分硬化的聚合物介电材料330；抛光该部分硬化的聚合物介电材料使其低至多层电路组件340的该至少一个导电部的高度；并完成该部分硬化的聚合物介电材料的固化，且于电路组件350的至少一个导电部之上形成该电路组件的至少一个其他导电部并与其电接触。
在一个实施例中，随着该抛光处理后，该工艺包括该聚合物介电材料完成固化，以获得硬化的聚合物介电材料。该硬化介电材料至少部分地围绕该电路组件的至少一个导电部，并具有与该电路组件的至少一个导电部的上表面共平面的上表面。该工艺可进一步包括沉积一层介电材料于该硬化的聚合物介电材料上方，而且在形成该电路组件的至少一个其他导电部之前，在该介电材料上方和该电路组件的至少一个导电部之上提供并图案化磁性材料层。这个工艺是特别有利的，其中该电路组件是电感电路组件，包括，例如，电感器或变压器。
在一个实施例中，该至少一个导电部包括该电路组件的下导电部，而该抛光进一步平坦化该下导电部的上表面。该电路组件的至少一个其他导电部可包括该电路组件的导电孔部，其与该下导电部实际接触。在一个实施例中，形成该电路组件的导电孔部可包括(至少部分地)通过在且在该电路组件的下导电部之上的个别掩模通孔开口内而选择性地电镀而形成该导电孔部。
在进一步的实施例中，随着形成该电路组件的导电孔部之后，另一层未固化的聚合物介电材料可用于至少部分地围绕及覆盖该电路组件的导电孔部。然后，该另一层未固化的聚合物介电材料可被部分固化以获得部分硬化的上部聚合物介电材料。该工艺可进一步包括抛光该部分硬化的上部聚合物介电材料使其低至该电路组件的导电孔部的高度，其中该部分硬化的上部聚合物介电材料的抛光可包括平坦化该上部聚合物介电材料，且露出该电路组件的导电孔部的上表面，以利于形成该电路组件。通过示例的方式，该电路组件的上导电部可设置在该导电孔部之上并与其电接触。在一个实施例中，该电路组件的下导电部包括该电路组件的下部导电线圈，而该电路组件的上导电部包括该电路组件的上部导电线圈，而且该电路组件的下部导电线圈、导电孔部、和上部导电线圈至少部分地形成一或多个线圈。在一个实施例中，磁性材料层可设置在该下部导电线圈上方，并且该线圈可延伸围绕该磁性材料层。
在一个实施例中，该抛光可包括该部分硬化的聚合物介电材料的化学机械抛光，以平坦化其上表面，以及平坦化该电路组件的至少一个导电部的暴露上表面。部分固化该未固化的聚合物介电材料可包括软烘烤或低温退火该未固化的聚合物介电材料，以获得该部分硬化的聚合物介电材料。有利的是，形成该电路组件可包括形成具有所需轮廓，像是四方平面无接脚(QFN)轮廓的电路组件。
本领域的技术人士应当注意本文所提供的是用于制造多个离散电路组件或晶粒的特殊晶圆级解决方案。有利的是，采用聚合物介电材料和聚合物抛光过程来允许相对厚薄膜的全平坦化，并且成功建造该电路组件的后续层，以及满足规定的尺寸要求。根据整体电路组件的需求，像是电感器或变压器的电感要求，本发明提出的工艺利于高度可扩充性的解决方案。磁性材料层或条带可被并入该电路组件内，以提高该电路组件的一或多个线圈的电感。晶圆级处理允许大规模离散电路组件的批量制造转换成较低的制造成本。JEDEC标准底面积可实现为，例如，表面安装兼容性，以利于更高水平的电路组件的二维或三维集成到更高级封装。
本文所用的术语仅是为描述特定实施例的目的，并非意图限制本发明。如本文所用的单数形式“一”、“一个”、和“该”也意图包括复数形式，除非在上下文中另外明确指出。将进一步理解的是，术语“包括”(以及任何形式的包括，像是“包括”和“包括”)，“具有”(以及任何形式的具有，像是“具有”和“具有”)，“包括”(以及任何形式的包括，像是“包括”和“包括”)，和“包含”(以及任何形式的包含，像是“包含”和“包含”)是开放式连接动词。结果，一个方法或装置“包括”，“具有”，“包括”或“包含”一或多个步骤或组件具有那些一或多个步骤或组件，但不限于只具有那些一或多个步骤或组件。同样地，方法的步骤或装置的组件“包括”，“具有”，“包括”或“包含”一或多个特征具有一或多个特征，但不限于只具有那些一或多个特征。此外，以某种方式组构的装置或结构是至少以这种方式组构，但也可用未列出的方式来组构。
相应的结构、材料、行为，以及在下文的权利要求中的等量的所有方法或步骤加功能组件，如果有的话，是意图包括任何结构、材料或动作为执行结合其他要求组件的功能作为明确地权利要求。本发明的描述已经呈现用于说明及描述，但并非意图穷举或限制本发明所公开的形式。在不脱离本发明的范围和精神的许多修改及变化对于那些本领域的技术人士将是显而易见的。实施例的选择和描述是为了对本发明或实际应用的一或多个方面的原理做出最佳解释，以及使本领域的技术人士能够理解本发明的一或多个方面具有各种修改的各种实施例是适合所预期的特定用途。

Claims (20)

1.一种方法，包括:
在衬底之上形成电路组件，该形成包括:
在该衬底之上的至少一层中形成该电路组件的至少一个导电部；
提供未固化的聚合物介电材料，其至少部份地围绕并覆盖该电路组件的该至少一个导电部；
部分固化该聚合物介电材料，以获得部分硬化的聚合物介电材料；
抛光该部分硬化的聚合物介电材料使其低到该电路组件的该至少一个导电部的高度；以及
在该电路组件的该至少一个导电部之上形成该电路组件的至少一个其余导电部并与其电接触。
2.如权利要求1所述的方法，还包括在该抛光之后，完成该聚合物介电材料的固化以获得硬化的聚合物介电材料，该硬化的聚合物介电材料至少部分地围绕该电路组件的该至少一个导电部，且具有与该电路组件的该至少一个导电部的上表面共平面的上表面。
3.如权利要求2所述的方法，还包括在该硬化的聚合物介电材料上方沉积一介电材料层，并在形成该电路组件的该至少一个其余导电部之前，在该介电材料层上方及该电路组件的该至少一个导电部之上提供并图案化磁性材料层。
4.如权利要求1所述的方法，其中，该至少一个导电部包括该电路组件的下导电部，且其中该抛光进一步平坦化该下导电部的上表面。
5.如权利要求4所述的方法，其中，该电路组件的该至少一个其余导电部包括与该下导电部接触的该电路组件的导电孔部。
6.如权利要求5所述的方法，其中，该电路组件包括多层电感或多层变压器的其中一个，且该方法还包括在该电路组件的该下导电部之上提供磁性材料层，该磁性材料层至少部分地驻留在由该电路组件的该导电孔部所定义的区域内。
7.如权利要求5所述的方法，其中，形成该电路组件的该导电孔部包括至少部分地通过在该导电组件的该下导电部之上进行电镀来形成该导电孔部。
8.如权利要求5所述的方法，还包括在形成该电路组件的该导电孔部之后，提供另外一层该未固化的聚合物介电材料，其至少部分围绕且覆盖该电路组件的该导电孔部，部分硬化在该电路组件的该导电孔部上方的该另外一层未固化的聚合物介电材料，以获得部分硬化的上部聚合物介电材料，并抛光该部分硬化的上部聚合物介电材料使其低到该电路组件的该导电孔部的高度，该部分硬化的上部聚合物介电材料的該抛光平坦化该部分硬化的上部聚合物介电材料，且暴露该电路组件的该导电孔部的上表面，以利于形成该电路组件。
9.如权利要求8所述的方法，还包括在该电路组件的该导电孔部之上提供该电路组件的上导电部并与其电接触。
10.如权利要求9所述的方法，其中，该电路组件的该下导电部包括该电路组件的下部导电线圈部分，且该电路组件的该上导电部包括该电路组件的上部导电线圈部分，且其中该电路组件的该下部导电线圈部分、该导电孔部以及该上部导电线圈部分至少部分地形成至少一个线圈延伸于在该电路组件的该下部导电线圈部分之上的该磁性材料层周围。
11.如权利要求1所述的方法，其中，该至少一个导电部包括该电路组件的下导电部，且其形成包括:
在该衬底上方沉积介电材料层；
在该介电材料层上方提供晶种层沉积以利于电镀；
在该晶种层上方涂布光阻材料且图案化该光阻材料以定义多个通道在其中；
在该多个通道内进行电镀，以定义该电路组件的下导电线圈部分；以及
去除该光阻材料且蚀刻该晶种层。
12.如权利要求1所述的方法，其中，该至少一个导电部包括下导电部，且该电路组件的导电孔部设置在该下导电部上方并与其电接触，且其中该未固化的聚合物介电材料至少部分地围绕且覆盖该电路组件的该导电孔部，且其中该抛光平坦化该部分硬化的聚合物介电材料，且暴露该电路组件的该导电孔部的上表面，以利于形成该电路组件的该至少一个其余导电部并与其进行电接触。
13.如权利要求12所述的方法，其中，该至少一个其余导电部包括该电路组件的上导电部，设置在该电路组件的该导电孔部上方并与其电接触。
14.如权利要求13所述的方法，其中，该电路组件包括电感器或变压器的其中一个，且该下导电部、该导电孔部和该上导电部一起定义该电路组件的至少一个线圈。
15.如权利要求14所述的方法，还包括提供至少一个磁性材料层，其至少部分地设置在由该电路组件的该至少一个线圈所定义的区域内。
16.如权利要求1所述的方法，其中，该抛光包括化学机械抛光该部分硬化的聚合物介电材料以平坦化其上表面，以及平坦化该电路组件的该至少一个导电部的暴露上表面。
17.如权利要求1所述的方法，其中，该部分固化包括退火该未固化的聚合物介电材料以获得该部分硬化的聚合物介电材料，且其中该抛光包括化学机械抛光该部分硬化的聚合物介电材料。
18.如权利要求1所述的方法，其中，该衬底包括半导体晶圆。
19.如权利要求1所述的方法，其中，该电路组件是多层电感器或多层变压器的其中一个。
20.如权利要求19所述的方法，其中，形成电路组件包括形成四方平面无引脚封装外型的电路组件，并切割该衬底以分离该电路组件。
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