CN105023837A - 划线结构及其形成方法 - Google Patents

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Abstract

本发明提供了一种示例性器件,该器件包括管芯、沿着管芯的侧壁延伸的模塑料,以及位于管芯和模塑料上方的第一聚合物层。第一聚合物层具有第一横向尺寸。该器件还包括位于第一聚合物层上方的第二聚合物层。第二聚合物层具有第二横向尺寸,其中,第二横向尺寸小于第一横向尺寸。本发明还涉及划线结构及其形成方法。

Description

划线结构及其形成方法
技术领域
本发明涉及划线结构及其形成方法。
背景技术
在传统的封装技术(诸如扇出封装)的方面中,具有重分布线(RDL)的聚合物层可以形成在管芯上方并且电连接至管芯中的有源器件。然后,可以在凸块下金属(UBM)上形成诸如焊料球的输入/输出(I/O)焊盘,以通过RDL电连接至管芯。这种封装技术的有利特征是形成扇出封装件的可能性。这样,可以将管芯上的I/O焊盘重分布至比管芯更大的区域,并且因此可以增加封装到管芯的表面上的I/O焊盘的数量。
在典型的扇出RDL形成工艺中,可以将RDL同时形成在多个管芯上。例如,可以将多个管芯放置在载体上,并且可以将模塑料分配在管芯之间。然后,可以在管芯和模塑料上方形成RDL。在形成多个部件之后,可以沿着划线切割管芯,其中,划线可以是管芯之间的外围区处的RDL中的图案化的开口。
由于在先进的封装工艺中RDL的数量增加,所以划线(RDL中的图案化的开口)的深度也可以直接增大。较深的划线可以对在RDL上方的部件(例如,UMB)的形成产生不利影响。例如,典型的UBM的形成可以包括使用光刻胶层限定UBM的形状。深划线可以对光刻胶沉积工艺的均匀性产生不利影响,这将在随后的UBM形成工艺中引起缺陷。这些缺陷可能在邻近或靠近划线形成的UBM中尤其普遍。
发明内容
为了解决现有技术中的问题,本发明提供了一种器件,包括:管芯;模塑料,沿着所述管芯的侧壁延伸;第一聚合物层,位于所述管芯和所述模塑料上方,所述第一聚合物层具有第一横向尺寸;以及第二聚合物层,位于所述第一聚合物层上方,所述第二聚合物层具有第二横向尺寸,其中,所述第二横向尺寸小于所述第一横向尺寸。
在上述器件中,其中,所述第二聚合物层比所述第一聚合物层更厚。
在上述器件中,还包括:位于所述第二聚合物层上方的第三聚合物层,所述第三聚合物层具有第三横向尺寸,其中,所述第三横向尺寸小于所述第二横向尺寸。
在上述器件中,还包括:位于所述第二聚合物层上方的第三聚合物层,所述第三聚合物层具有第三横向尺寸,其中,所述第三横向尺寸小于所述第二横向尺寸;所述第三聚合物层与所述第二聚合物层具有基本相同的厚度。
在上述器件中,还包括:位于所述第二聚合物层上方的第三聚合物层,所述第三聚合物层具有第三横向尺寸,其中,所述第三横向尺寸小于所述第二横向尺寸;还包括:位于所述第三聚合物层上方的第四聚合物层,所述第四聚合物层具有第四横向尺寸,其中,所述第四横向尺寸小于所述第三横向尺寸。
在上述器件中,还包括:位于所述第二聚合物层上方的第三聚合物层,所述第三聚合物层具有第三横向尺寸,其中,所述第三横向尺寸小于所述第二横向尺寸;还包括:位于所述第三聚合物层上方的第四聚合物层,所述第四聚合物层具有第四横向尺寸,其中,所述第四横向尺寸小于所述第三横向尺寸;其中,所述第四聚合物层比所述第三聚合物层更厚。
在上述器件中,其中,所述第一聚合物层的侧壁相对于水平面具有介于约50°和约90°之间的角度。
在上述器件中,其中,所述第一聚合物层包括:聚苯并恶唑(PBO)、丙烯酸型聚合物、苯巴比妥基聚合物或它们的组合。
在上述器件中,还包括:位于所述第一聚合物层下方的一个或多个第五聚合物层,其中,所述一个或多个第五聚合物层的侧壁与所述模塑料的侧壁垂直对准。
根据本发明的另一个方面,提供了一种器件,包括:管芯;第一聚合物层,位于所述管芯上方;第一重分布线(RDL),位于所述第一聚合物层上方;以及第二聚合物层,位于所述第一RDL和所述第一聚合物层上方,其中,所述第一聚合物层和所述第二聚合物层的第一侧壁不垂直对准。
在上述器件中,还包括:位于所述第二聚合物层上方的第二RDL,其中,所述第二RDL比所述第一RDL更厚。
在上述器件中,还包括:位于所述第二聚合物层上方的至少一个第三聚合物层,其中,所述至少一个第三聚合物层的第二侧壁与所述第一聚合物层和所述第二聚合物层的所述第一侧壁不垂直对准。
在上述器件中,还包括:第四聚合物层,位于所述第一聚合物层下方;以及第五聚合物层,位于所述第四聚合物层下方,其中,所述第四聚合物层和所述第五聚合物层的第三侧壁垂直对准。
在上述器件中,还包括:位于所述第二聚合物层上方的凸块下金属(UBM)和位于所述UBM上的连接件。
根据本发明的又一个方面,提供了一种方法,包括:图案化位于第一聚合物层中的划线的第一部分;在所述第一聚合物层上方形成重分布线(RDL);在所述RDL和所述第一聚合物层上方形成第二聚合物层;以及图案化位于所述第二聚合物层中的所述划线的第二部分,其中,所述第一部分和所述第二部分是连接的,并且所述划线的所述第二部分比所述划线的所述第一部分更宽。
在上述方法中,其中,图案化位于所述第一聚合物层中的所述划线的所述第一部分包括光刻工艺。
在上述方法中,其中,图案化位于所述第一聚合物层中的所述划线的所述第一部分包括光刻工艺;其中,在所述光刻工艺之后,对所述第一聚合物层实施固化工艺,其中,在所述固化工艺之后,所述第一聚合物层不是光刻胶。
在上述方法中,其中,形成所述第二聚合物层包括:毯式沉积所述第二聚合物层,并且图案化位于所述第二聚合物层中的所述划线的所述第二部分包括:去除所述第二聚合物层在所述划线的所述第一部分中的部分。
在上述方法中,其中,形成所述第二聚合物层包括:形成比所述第一聚合物层更厚的所述第二聚合物层。
在上述方法中,还包括:在第三聚合物层上方形成所述第一聚合物层,其中,所述划线没有延伸到所述第三聚合物层内。
附图说明
当结合附图进行阅读时,通过以下详细描述可以最佳地理解本发明的各方面。应该强调的是,根据工业中的标准实践,各个部件未按比例绘出并且仅用于示出的目的。事实上,为了清楚的讨论,各个部件的尺寸可以任意地增大或缩小。
图1至图12根据一些实施例示出了形成半导体器件的各个中间步骤的截面图;
图13根据一些可选的实施例示出了半导体器件的截面图;
图14至图21根据一些实施例示出了形成器件封装件的各个中间步骤的截面图;以及
图22根据一些实施例示出了器件封装件的截面图。
具体实施方式
以下公开内容提供了许多用于实施所提供的主题的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然,这仅仅是实例,并不是用于限制本发明。例如,在以下描述中,第一部件形成在第二部件上方或者上可以包括第一部件和第二部件以直接接触的方式形成的实施例,并且还可以包括在第一部件和第二部件之间形成额外的部件,从而使得第一部件和第二部件不直接接触的实施例。此外,本公开可在各个实例中重复参考标号和/或字符。该重复是为了简明和清楚,而且其本身没有规定所述各个实施例和/或结构之间的关系。
而且,为了便于描述,诸如“在…下面”、“在…下方”、“下”、“在…之上”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外,这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上),并且本文中使用的空间相对位置描述符可以同样地进行相应的解释。
各个实施例包括位于重分布线(RDL)中的多层阶梯状划线结构。例如,示例性划线可以是位于两个、三个、四个或更多的连贯的RDL中的图案化的开口。位于顶部RDL中的开口的宽度可以大于位于底部RDL中的开口的宽度。而且,顶部RDL可以比底部RDL更厚。使用这种配置,可以将光刻胶(例如,用于形成凸块下金属(UBM)的光刻胶)均匀地沉积在划线开口中及其周围。这样,光刻胶沉积可以具有改善的工艺控制(例如,改善的厚度均匀性和平坦性),并且使用甚至在划线附近的具有增大的可靠性的光刻胶可以更多的形成各种部件(例如,UBM)。
图1至图12根据一些实施例示出了形成半导体器件的各个中间步骤的截面图。图1示出了两个管芯102的部分的截面图。每个管芯102可以是半导体管芯并且可以包括衬底、有源器件和互连结构(未示出)。模塑料104(例如,环氧树脂、模塑底部填充物等)可以形成在管芯102之间。例如,管芯102可以设置在载体(未示出)上方,并且可以以液体形式分配模塑料104以填充管芯102之间的间隙。随后,可以施加固化工艺以固化模塑料104。在随后的段落中,结合图14将更详细地讨论管芯102、模塑料104和器件封装件的额外的示例性部件的细节。
聚合物层106形成在管芯102和模塑料104上方。聚合物层106可以由诸如聚苯并恶唑(PBO)、丙烯酸型聚合物和苯巴比妥基聚合物等的光刻胶材料形成。例如,可以使用旋涂技术形成聚合物层106。
图2示出了聚合物层106中的开口108的图案化。开口108可以对准并标记管芯102之间的区域,并且在随后的工艺步骤中,可以将开口108用作划线以切割管芯102。这样,在下文中,开口108也称作划线108。
在一些实施例中,可以使用光刻工艺图案化聚合物层106。例如,可以使用光掩模(未示出)暴露聚合物层106的部分。根据聚合物层106是正性光刻胶或负性光刻胶,可以去除聚合物层106的暴露或未暴露部分。图案化之后,聚合物层106具有厚度H1并且在聚合物层106中具有宽度W1。在一些实施例中,厚度H1可以为约3μm至约5μm,并且宽度W1可以为约60μm至约70μm。而且,划线108的侧壁相对于水平面具有约50°至约90°的锥角θ。在一些实施例中,在随后的工艺步骤期间,在特定范围内的锥角θ实现了划线108(例如,其他聚合物/光刻胶层)均衡地且均匀地填充。
图案化之后,对聚合物层106施加固化工艺以固化图案。固化工艺可以包括以5℃每分钟的速度使图案化的聚合物层106的温度从室温(例如,约20℃)升高到合适的固化温度(例如,介于约150℃至约200℃之间)。可以将聚合物层106的温度在固化温度下保持约2小时。固化工艺之后,聚合物层106可以不再用作光刻胶,并且不能单独使用光刻工艺图案化聚合物层106。
图3至图7示出了在聚合物层106上方的导电重分布线(RDL)117(见图7)的形成。在图3中,例如,可以使用溅射或化学镀工艺将晶种层110毯式沉积在聚合物层106上方。晶种层110可以包括诸如铜和钛等的导电材料。晶种层110的形成可以是共形工艺,并且因此可以将晶种层110设置在划线108的底面和侧壁上。
图4示出了可以形成在晶种层110上方的光刻胶112。可以图案化光刻胶112以包括用于限定RDL形状的开口114。接下来,如图5所示,可以在开口114中化学镀导电材料116(例如,铜、钛等)。在图6中,例如,使用灰化工艺去除光刻胶112。最后,在图7中,去除晶种层110的过量的部分,诸如,没有被导电材料116覆盖的部分。例如,可以使用光刻和蚀刻的组合来完成晶种层110的过量部分的去除。从而,可以在聚合物层106上方形成RDL 117。例如,可以通过在聚合物层106中形成的导电通孔(未示出)将RDL 117电连接至管芯102。RDL 117可以具有厚度T1,其中,例如,厚度T1可以为约2μm至约5μm。
接下来,参考图8,可以在聚合物层106和RDL 117上方形成第二聚合物层118。聚合物层118可以基本类似于聚合物层106。例如,聚合物层118可以包括可以使用旋涂技术毯式沉积的光刻胶。聚合物层118具有厚度H2,其中,厚度H2可以大于聚合物层106的厚度H1。例如,在厚度H1为约3μm至约5μm的实施例中,厚度H2为约6μm至约8μm。
然后,可以图案化聚合物层118以暴露聚合物层106中的划线108,并且将划线108扩展到聚合物层118中。图9中示出了所形成的结构。聚合物层118中的划线108的宽度为W2,其中,宽度W2可以大于聚合物层106中的划线108的宽度W1。例如,在宽度W1为约60μm至约70μm的实施例中,宽度W2为约80μm至约90μm。
聚合物层118的图案化可以包括与聚合物层106的图案化基本相似的工艺。例如,光刻工艺可以用于图案化聚合物层118中的开口并且去除聚合物层118在聚合物层106中的部分。因为聚合物层106已被固化,所以光刻工艺可以不再进一步图案化聚合物层106中的开口。在图案化聚合物层118之后,可以对聚合物层118实施固化工艺。固化工艺可以改变聚合物层118的化学性质,使得聚合物层118不再是光刻胶材料。
图10示出了在聚合物层118上方的另一RDL120的形成。例如,可以通过聚合物层118中的导电通孔(未示出)将RDL120电连接至RDL117。可以使用与图3至图7中示出的基本类似的工艺形成RDL120。RDL120的厚度可以为T2,其中,厚度T2可以大于RDL117的厚度T1。例如,在厚度T1为约2μm至约5μm的实施例中,厚度T2可以为约6μm至约8μm。
图10还示出了在聚合物层118和RDL120上方的第三聚合物层122的形成和图案化。图案化的聚合物层122在形成工艺和组成上都基本类似于聚合物层118和106。图案化聚合物层122以暴露划线108并且将划线108扩展到聚合物层122内。聚合物层122中的划线108的宽度为W3,其中,宽度W3可以大于聚合物层118中的划线108的宽度W2。例如,在宽度W2为约80μm至约90μm的实施例中,宽度W3可以为约100μm至约110μm。而且,可以将聚合物层122沉积为具有厚度H3,其中,厚度H3可以相对类似于聚合物层118的厚度H2。例如,在厚度H2为约6μm至约8μm的实施例中,厚度H3也可以为约6μm至约8μm。可选地,厚度H3可以大于厚度H2。
图11示出了位于聚合物层122上方的另一RDL124(例如,使用与图3至图7所示的工艺类似的工艺)和第四聚合物层126的形成。例如,可以通过聚合物层122中的导电通孔(未示出)将RDL124电连接至RDL120。RDL124的厚度可以为T3,其中,厚度T3可以大于RDL117的厚度T1。例如,在T1为约2μm至约5μm的实施例中,厚度T3可以为约6μm至约8μm。厚度T3可以基本等于或不等于RDL 120的厚度。
图案化聚合物层126以暴露划线108并且将划线108扩展到聚合物层126内。图案化的聚合物层126在形成工艺和组成上都基本类似于聚合物层122、118和106。聚合物层126中的划线108可以具有宽度W4,其中,宽度W4可以大于聚合物层122中的划线108的宽度W3。例如,在W3为约100μm至约110μm的实施例中,宽度W4可以为约120μm至约130μm。而且,聚合物层126可以沉积为具有厚度H4,其中,厚度H4也可以大于聚合物层122的厚度H3。例如,在厚度H3为约6μm至约8μm的实施例中,厚度H4也可以为约9μm至约11μm。
这样,划线108可以形成作为延伸穿过多个聚合物层106、118、122和126的开口。划线108的尺寸可以在每个连续的聚合物层中逐层变宽,并且划线108可以具有图11中示出的分层阶梯形状。划线108的侧壁在每个聚合物层中可以不垂直对准。例如,两个连续的聚合物层(例如,聚合物层122和126)中的划线108的侧壁可以由距离E分隔开,并且距离E可以大于0。而且,每个连续的聚合物层的厚度也可以逐层增大。
划线108的配置的形状(例如,阶梯形状,锥角θ,和厚度变化)允许用于在聚合物层126上方形成额外的部件的随后沉积的光刻胶层(例如,凸块下金属(UBM)光刻胶128)的改善。在一些实施例中,UBM光刻胶128可以具有或不具有与聚合物层106、118、122和126的材料相同的较低伸长率和拉伸应力。此外,例如,UBM光刻胶128可以具有至少约10μm的厚度H5以及约200μm的最小分辨率。由于划线108的形状,在聚合物层126上方(甚至在划线108附近的区域中)形成的UBM光刻胶128也更可靠,例如具有改善的厚度控制、均匀性和平坦性。这样,UBM光刻胶128可以可靠地限定随后的部件。而且,划线108清楚地标记了管芯102之间的区域,并且形成划线108的成本与现有的划线(例如,不使用用来图案化划线108的额外的或复杂的工艺)的形成成本相差无几。
随后,可以在聚合物层126上方形成具有增大的可靠性的UBM130并且可以去除(例如,使用灰化工艺)UBM光刻胶128。可以在UBM130上方设置连接件132(例如,焊料凸块)。可以使用连接件132将封装件100电连接至其他封装部件,诸如,另一器件管芯、中介板、封装衬底和印刷电路板等。UBM130和连接件132可以通过聚合物层106、118、122和126中的各个互连部件(例如,RDL和导电通孔)电连接至管芯102。然后,可以使用合适的切割工具沿着划线108切割管芯102。图12中示出了得到的封装件100。
如图12所示,在扇出布局中,聚合物层106、118、122和126中的至少一些可以延伸超过管芯102的边缘。由于划线108的形状,因此聚合物层106、118、122和126的侧壁可以不是垂直对准的。聚合物层106和118的侧壁由距离E1分隔开,聚合物层118和122的侧壁由距离E2分隔开,以及聚合物层122和126的侧壁由距离E3分隔开。距离E1、E2和E3分别都大于0,并且距离E1、E2和E3可以基本相等或不相等。尽管示出了封装件100的具体配置,但是根据布局设计,可选的实施例可以包括封装件100的可选的配置。例如,根据布局设计,封装件100可以包括任何数量的聚合物层、RDL、UBM和/或连接件。作为另一实施例,虽然聚合物层106、118、122和126形成在扇出封装件中的管芯上方,但是各个聚合物层和划线可以形成在任何合适的半导体结构上方。
图13示出了根据一些可选的实施例的封装件150的截面图。图13中示出的半导体器件与图11中所示出的半导体器件基本相同,其中,相同的参考标号代表相同的元件。然而,可以不图案化较低的聚合物层106和118,并且划线108可以不延伸到聚合物层106和118内。更确切地说,划线108可以是位于聚合物层122和126中的图案化的开口。聚合物层122中的划线108可以具有宽度W3,并且聚合物层126中的划线108可以具有宽度W4。在各个实施例中,宽度W4可以大于宽度W3。而且,聚合物层122的厚度H3可以大于聚合物层126的厚度H4。因此,划线108可以仍然具有多层阶梯形状。如图13所示,在不必图案化每一聚合物层的情况下,可以形成定义明确的划线108。因此,在可选的实施例中,划线108可以延伸穿过或可以不延伸穿过器件管芯中的所有聚合物层。而且,切割封装件200(未示出)之后,聚合物层106和118的侧壁可以是垂直对准的,而聚合物层122和126可以不是垂直对准的。
图14至图20根据各个实施例示出了制造示例性器件封装件250的中间阶段。封装件250可以包括与封装件100类似的元件,其中,相同的参考标号代表相同的元件。与封装件100相比,本发明更详细地示出了封装件250的部件。在可选的实施例中,器件封装件可以包括示出的部件的任何组合、示出部件的子集或额外的部件,并且所示出的封装件250的配置不是限制性的。
参考图14,封装件250包括比图1中更详细地示出的器件管芯102。每个器件管芯102包括衬底200。衬底200可以是块状硅衬底,但是也可以使用包括III族、IV族、V族元素的其他半导体材料。可以在衬底200的顶面上形成诸如晶体管的有源器件(未示出)。可以在有源器件和衬底200上方形成互连结构202。
互连结构202可以包括使用任何合适的方法形成的包含导电部件(例如,包含铜、铝、钨和它们的组合等的导电线和通孔)的层间电介质(ILD)和/或金属间介电层(IMD)。例如,可以由k值低于约4.0或甚至低于2.8的低k介电材料形成ILD和IMD。在一些实施例中,例如,可以由氧化硅和SiCOH等制成ILD和IMD。互连结构202电连接各个有源器件以在管芯102内形成功能电路。
额外的输入/输出(I/O)和钝化部件可以形成在互连结构202上方。例如,接触焊盘204可以形成在互连结构202上方,并且可以通过位于互连结构202中的各个导电线和通孔电连接至有源器件。钝化层206可以形成在互连结构202和接触焊盘204上方。在一些实施例中,钝化层206可以包括非有机材料,诸如,氧化硅、未掺杂的硅酸盐玻璃和氮氧化硅等。虽然没有示出,但是部分钝化层206也可以覆盖接触焊盘204的边缘部分。可以通过任何合适的方法形成管芯102的各个部件,并且在本文中没有进一步详细地描述。而且,以上描述的管芯102的普通部件仅仅是一个示例性实施例,并且管芯102可以包括以上部件和其他部件的组合。
具有导电柱210的聚合物层208可以形成在每个管芯102上方。导电柱210可以延伸穿过聚合物层208,并且电连接至接触焊盘204。聚合物层208和导电柱210可以为管芯102上方的扇出RDL和聚合物层的形成提供界面和结构支持。可以在管芯102和聚合物层208周围分配模塑料104。在封装件200(未示出)的顶视图中,模塑料104可以围绕管芯102和聚合物层208。
聚合物层106可以形成在聚合物层208和模塑料104上方。另外,可以在聚合物层106上方形成RDL117。聚合物层106中的导电通孔可以将RDL117电连接至导电柱210,导电柱210还可以进一步地将RDL117连接到管芯102。在各个实施例中,聚合物层106可以具有位于每个管芯102上方的横向尺寸L1,并且聚合物层106可以延伸超过各个管芯102的边缘以形成扇出层。而且,可以图案化与管芯102之间的区域相对应的聚合物层106的部分以包括管芯108。
封装件250还可以包括互连部件。例如,管芯102可以通过粘合层212附接至背侧聚合物层214(例如,具有背侧RDL 215)。模塑通孔(TMV)212可以延伸穿过模塑料104并将背侧RDL215电连接至RDL117。在背侧聚合物层214中包含背侧RDL 215可以使封装件200中的电布线和电互连的灵活性增大。载体216(例如,玻璃或陶瓷载体)可以设置在背侧聚合物层214下方。载体216可以在形成封装件250中的各个部件期间提供支持。
接下来,参考图15,聚合物层118可以形成在聚合物层106和RDL 117上方。聚合物层118可以延伸超过管芯102的边缘,并且聚合物层118也可以是扇出层。可以实施图案化以将划线108延伸到聚合物层118内。在各个实施例中,划线108中的聚合物层106和118的侧壁可以不是垂直对准的。聚合物层118具有横向尺寸L2,其中,横向尺寸L2可以小于聚合物层106的横向尺寸L1。而且,聚合物层118比聚合物层106更厚。
图16示出了聚合物层118上方的RDL 120的形成。聚合物层118中的导电通孔将RDL 120电连接至RDL 117。在一些实施例中,RDL 120可以比RDL 117更厚。接下来,在图17中,聚合物层122可以形成在聚合物层118和RDL 120上方。聚合物层122可以延伸超过管芯102的边缘,并且聚合物层122也可以是扇出层。可以实施图案化以使划线108延伸到聚合物层122内。在各个实施例中,划线108中的聚合物层106、118和122可以不垂直对准。聚合物层122具有横向尺寸L3,其中,横向尺寸L3小于聚合物层118的横向尺寸L2,而聚合物层118的横向尺寸L2小于聚合物层106的横向尺寸L1。在一些实施例中,聚合物层122的厚度可以基本等于或大于聚合物层118的厚度。
图18示出了聚合物层122上方的RDL 124的形成。聚合物层122中的导电通孔将RDL 124电连接至RDL 120。在一些实施例中,RDL 124可以比RDL 120更厚。接下来,在图19中,聚合物层126可以形成在聚合物层122和RDL 124上方。聚合物层126可以延伸超过管芯102的边缘,并且聚合物层126也可以是扇出层。可以实施图案化以使划线108延伸到聚合物层126内。在各个实施例中,划线108中的聚合物层106、118、122和126可以不垂直对准。聚合物层126具有横向尺寸L4,其中,横向尺寸L4小于聚合物层122的横向尺寸L3。在一些实施例中,聚合物层126的厚度可以大于聚合物层122的厚度。
随后,如图20所示,UBM 130可以形成在聚合物层126上方。UBM 130可以电连接至聚合物层126中的RDL 124。聚合物层106、118、122和126以及划线108的配置有助于增加UBM 130形成期间的可靠性,UBM 130的形成包括邻近划线108设置UBM 130。例如,划线108中的聚合物层106、118、122和126的侧壁的垂直未对准提高了设置在聚合物层126上方和划线108中的光刻胶(例如,用于限定UBM 130)的均匀性。
连接件132(例如,焊料凸块)可以设置在UBM 130上方。连接件132可以用于将封装件250电连接至其他封装部件,诸如,另一器件管芯、中介板、封装衬底和印刷电路板等。然后可以去除载体216,之后使用合适的切割工具沿着划线108切割管芯102。例如,可以沿着划线108实施管芯锯切以分离管芯102。图21中示出了形成的器件封装件。
图22根据可选的实施例示出了封装件器件的截面图。例如,图22可以示出管芯切割之后的、与图13中示出的实施例类似的实施例。如图22所示,聚合物层106和118可以具有基本相同的横向尺寸。聚合物层106和118的侧壁可以彼此垂直对准,并且与模塑料104的侧壁垂直对准。聚合物层122的侧壁可以与聚合物层126的侧壁垂直不对准,并且聚合物层122和126的侧壁可以与聚合物层106和118的侧壁垂直不对准。而且,聚合物层126的横向尺寸可以小于聚合物层122的横向尺寸。
根据一个实施例,一种器件包括管芯、沿着管芯的侧壁延伸的模塑料,以及位于管芯和模塑料上方的第一聚合物层。第一聚合物层具有第一横向尺寸。该器件还包括位于第一聚合物层上方的第二聚合物层。第二聚合物层具有第二横向尺寸,其中,第二横向尺寸小于第一横向尺寸。
根据另一实施例,一种器件包括管芯、位于管芯上方的第一聚合物层以及位于第一聚合物层上方的第一重分布线(RDL)。该器件还包括位于第一RDL和第一聚合物层上方的第二聚合物层。第一和第二聚合物层的侧壁不垂直对准。
根据又一实施例,一种方法包括图案化第一聚合物层中的划线的第一部分并且在第一聚合物层上方形成重分布线(RDL)。在RDL和第一聚合物层上方形成第二聚合物层。该方法还包括图案化位于第二聚合物层中的划线的第二部分。第一部分和第二部分是连接的,并且划线的第二部分比划线的第一部分更宽。
上面概述了多个实施例的特征,使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解,可以很容易地使用本发明作为基础来设计或修改其他用于与本文所介绍的实施例执行相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到,这种等效构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,他们可以对本发明进行多种变化、替换以及改变。

Claims (10)

1.一种器件,包括:
管芯;
模塑料,沿着所述管芯的侧壁延伸;
第一聚合物层,位于所述管芯和所述模塑料上方,所述第一聚合物层具有第一横向尺寸;以及
第二聚合物层,位于所述第一聚合物层上方,所述第二聚合物层具有第二横向尺寸,其中,所述第二横向尺寸小于所述第一横向尺寸。
2.根据权利要求1所述的器件,其中,所述第二聚合物层比所述第一聚合物层更厚。
3.根据权利要求1所述的器件,还包括:位于所述第二聚合物层上方的第三聚合物层,所述第三聚合物层具有第三横向尺寸,其中,所述第三横向尺寸小于所述第二横向尺寸。
4.根据权利要求3所述的器件,其中,所述第三聚合物层与所述第二聚合物层具有基本相同的厚度。
5.根据权利要求3所述的器件,还包括:位于所述第三聚合物层上方的第四聚合物层,所述第四聚合物层具有第四横向尺寸,其中,所述第四横向尺寸小于所述第三横向尺寸。
6.根据权利要求5所述的器件,其中,所述第四聚合物层比所述第三聚合物层更厚。
7.根据权利要求1所述的器件,其中,所述第一聚合物层的侧壁相对于水平面具有介于约50°和约90°之间的角度。
8.根据权利要求1所述的器件,其中,所述第一聚合物层包括:聚苯并恶唑(PBO)、丙烯酸型聚合物、苯巴比妥基聚合物或它们的组合。
9.一种器件,包括:
管芯;
第一聚合物层,位于所述管芯上方;
第一重分布线(RDL),位于所述第一聚合物层上方;以及
第二聚合物层,位于所述第一RDL和所述第一聚合物层上方,其中,所述第一聚合物层和所述第二聚合物层的第一侧壁不垂直对准。
10.一种方法,包括:
图案化位于第一聚合物层中的划线的第一部分;
在所述第一聚合物层上方形成重分布线(RDL);
在所述RDL和所述第一聚合物层上方形成第二聚合物层;以及
图案化位于所述第二聚合物层中的所述划线的第二部分,其中,所述第一部分和所述第二部分是连接的,并且所述划线的所述第二部分比所述划线的所述第一部分更宽。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133696A (zh) * 2019-06-25 2020-12-25 台湾积体电路制造股份有限公司 封装件及其形成方法
US12136612B2 (en) 2022-04-04 2024-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimension large system integration

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US20170098589A1 (en) * 2015-10-05 2017-04-06 Mediatek Inc. Fan-out wafer level package structure
US10304700B2 (en) * 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102016115788A1 (de) 2015-10-20 2017-04-20 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung und Verfahren
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10204870B2 (en) 2016-04-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US9922895B2 (en) * 2016-05-05 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package with tilted interface between device die and encapsulating material
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10468329B2 (en) 2016-07-18 2019-11-05 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US20170365567A1 (en) * 2016-06-20 2017-12-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
CN107591381B (zh) * 2016-07-06 2019-09-17 欣兴电子股份有限公司 线路重分布结构的制造方法与线路重分布结构单元
US10640369B2 (en) 2016-07-13 2020-05-05 Hewlett-Packard Development Company, L.P. Microelectromechanical system (MEMS) devices
JP7035014B2 (ja) 2016-08-12 2022-03-14 コーボ ユーエス,インコーポレイティド 性能が強化されたウェハレベルパッケージ
CN109716511A (zh) 2016-08-12 2019-05-03 Qorvo美国公司 具有增强性能的晶片级封装
EP3497717A1 (en) 2016-08-12 2019-06-19 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
DE102018122228B4 (de) 2017-11-15 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes Multichip-Fan-Out-Package sowie Verfahren zu dessen Herstellung
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US12062700B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
EP3818558A1 (en) 2018-07-02 2021-05-12 Qorvo US, Inc. Rf semiconductor device and manufacturing method thereof
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN113632209A (zh) 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12125825B2 (en) 2019-01-23 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12129168B2 (en) 2019-12-23 2024-10-29 Qorvo Us, Inc. Microelectronics package with vertically stacked MEMS device and controller device
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1381070A (zh) * 2000-03-23 2002-11-20 精工爱普生株式会社 半导体器件及其制造方法、电路基板和电子装置
US6596611B2 (en) * 2001-05-01 2003-07-22 Industrial Technology Research Institute Method for forming wafer level package having serpentine-shaped electrode along scribe line and package formed
US20050127512A1 (en) * 2003-12-12 2005-06-16 Sony Corporation Semiconductor device and the method of producing the same
US20100244216A1 (en) * 2009-03-24 2010-09-30 Stats Chippac, Ltd. Semiconductor Device and Method of Forming No-Flow Underfill Material Around Vertical Interconnect Structure
US20110272800A1 (en) * 2010-05-10 2011-11-10 Shinko Electric Industries Co,Ltd. Semiconductor package and method of manufacturing same
CN103187322A (zh) * 2011-12-30 2013-07-03 赛普拉斯半导体公司 充分成型的扇出

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8349658B2 (en) * 2010-05-26 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1381070A (zh) * 2000-03-23 2002-11-20 精工爱普生株式会社 半导体器件及其制造方法、电路基板和电子装置
US6596611B2 (en) * 2001-05-01 2003-07-22 Industrial Technology Research Institute Method for forming wafer level package having serpentine-shaped electrode along scribe line and package formed
US20050127512A1 (en) * 2003-12-12 2005-06-16 Sony Corporation Semiconductor device and the method of producing the same
US20100244216A1 (en) * 2009-03-24 2010-09-30 Stats Chippac, Ltd. Semiconductor Device and Method of Forming No-Flow Underfill Material Around Vertical Interconnect Structure
US20110272800A1 (en) * 2010-05-10 2011-11-10 Shinko Electric Industries Co,Ltd. Semiconductor package and method of manufacturing same
CN103187322A (zh) * 2011-12-30 2013-07-03 赛普拉斯半导体公司 充分成型的扇出

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133696A (zh) * 2019-06-25 2020-12-25 台湾积体电路制造股份有限公司 封装件及其形成方法
US12136612B2 (en) 2022-04-04 2024-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimension large system integration

Also Published As

Publication number Publication date
US20150311132A1 (en) 2015-10-29
CN105023837B (zh) 2018-08-07

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