CN103199070A - 具有钝化区段的半导体元件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体元件及一种半导体工艺。该半导体元件包括一晶粒、一第一钝化层、一金属布线层及一第二钝化层。该第一钝化层位于该晶粒上，且具有数个第一区段。该等第一区段的其中之一具有一第一宽度。该金属布线层位于该第一钝化层上，且具有数个第二区段。该等第二区段的其中之一具有一第二宽度。该第二钝化层位于该金属布线层上，且具有数个第三区段。该等第三区段的其中之一具有一第三宽度。该第二宽度等于或小于该第一宽度及该第三宽度。藉此，可减少翘曲。

Description

具有钝化区段的半导体元件及其制造方法
技术领域
本发明关于一种半导体元件、半导体封装结构及半导体工艺，详言之，关于一种具有图案化钝化层的半导体元件、具有该半导体元件的半导体封装结构及该半导体元件的半导体工艺。
背景技术
已知半导体晶圆具有至少一钝化层位于其一表面上，以将该表面隔绝外界的电性及化学环境。该半导体晶圆的材质与该钝化层的材质不同，且其具有不同的热膨胀系数(Coefficient of Thermal Expansion，CTE)。因此，材质的不一致会导致该半导体晶圆的翘曲。
因此，有必要解决上述问题。
发明内容
本发明的一实施例关于一种半导体元件，其包括一晶粒、一第一钝化层(Passivation Layer)、一金属布线层(Metal Routing Layer)及一第二钝化层。该晶粒具有一第一表面及一第二表面。该第一钝化层位于该晶粒的第二表面，且具有数个第一区段。该等第一区段的其中之一具有一第一宽度。该金属布线层位于该第一钝化层上，且具有数个第二区段。该等第二区段的其中之一具有一第二宽度。该第二钝化层位于该金属布线层上，且具有数个第三区段。该等第三区段的其中之一具有一第三宽度。该等第二区段位于该等第一区段及该等第三区段之间，且该第二宽度等于或小于该第一宽度及该第三宽度。
本发明的另一实施例关于一种半导体封装结构，其包括一下基板、一半导体元件、一上半导体元件及一封胶材料。该半导体元件位于该下基板上，且包括一晶粒、至少一导电通道、一第一钝化层、一金属布线层及一第二钝化层。该晶粒具有一第一表面及一第二表面。该导电通道位于该晶粒内且被一衬层所围绕。该第一钝化层位于该晶粒的第二表面，且具有数个第一区段。该等第一区段的其中之一具有一第一宽度。该金属布线层位于该第一钝化层上，且具有数个第二区段。该等第二区段的其中之一具有一第二宽度。该第二钝化层位于该金属布线层上，且具有数个第三区段。该等第三区段的其中之一具有一第三宽度。该等第二区段位于该等第一区段及该等第三区段之间，且该第二宽度等于或小于该第一宽度及该第三宽度。该上半导体元件位于该半导体元件上，且电性连接至该导电通道。该封胶材料包覆该下基板、该半导体元件及该上半导体元件。
本发明的另一实施例关于一种半导体工艺，包括以下步骤：(a)提供一半导体晶圆，该半导体晶圆具有一第一表面及一第二表面；(b)形成一第一钝化层于该半导体晶圆的第二表面；(c)形成一金属布线层于该第一钝化层上，其中该金属布线层具有数个第二区段，该等第二区段的其中之一具有一第二宽度；(d)图案化该第一钝化层以形成数个第一区段，该等第一区段的其中之一具有一第一宽度，其中该第二宽度等于或小于该第一宽度；(e)形成一第二钝化层于该金属布线层上；及(f)图案化该第二钝化层以形成数个第三区段，该等第三区段的其中之一具有一第三宽度，其中该第三宽度大于或等于该第二宽度。
在本实施例中，该第一钝化层及该第二钝化层并不完全覆盖该半导体晶圆第二表面全部面积。因此，因该半导体晶圆及该等钝化层间热膨胀系数不一致所导致该半导体晶圆的翘曲可以减少。
附图说明
图1显示本发明半导体元件的一实施例的剖视示意图；
图2显示半导体元件在工艺中沿着图1中线2-2的剖视示意图；
图3至图17显示本发明制造半导体元件的半导体工艺的一实施例的示意图；
图18显示本发明半导体封装结构的一实施例的剖视示意图；
图19至图22显示本发明制造半导体封装结构的半导体工艺的另一实施例的示意图；及
图23至图27显示本发明制造半导体封装结构的半导体工艺的另一实施例的示意图。
具体实施方式
参考图1，显示本发明半导体元件的一实施例的剖视示意图。该半导体元件1包括一晶粒10、至少一导电通道(Conductive Via)14形成于该晶粒10内、至少一通道接点(Via Contact)20、至少一外部接点(External Contact)22、一重布层(RedistributionLayer，RDL)33及至少一球下金属层接点(UBM Contact)38。
该晶粒10具有一主动表面101及一非主动表面102，本实施例中，该主动表面101亦为第一表面101，该非主动表面102亦为第二表面102。该晶粒10可以由一半导体材料(例如：硅、锗、砷化镓等)所制成。一集成电路(图中未示)形成于该半导体晶粒10，较佳地，该集成电路邻接于该第一表面101。该主动表面101具有数个该等通道接点20，该等通道接点20位于该主动表面101上，且不但做为连接至对应导电通道14的连接点，而且也做为连接至该集成电路的输入/输出。该非主动表面102位于相对该主动表面101。一外部连接元件22位于该通道接点20上。该外部连接元件22可以例如是一铜柱(Copper Pillar)、一焊料凸块(Solder Bump)或一铜柱与焊料的堆迭结构。或者，该晶粒10之内也可以不具有集成电路，因此，其本身可做为一具有该等导电通道14的中介板(Interposer)。在此情况下，该晶粒10将不会具有”主动表面”及”非主动表面”，其仅分别具有”下表面101”及”上表面102”。
每一导电通道14位于该晶粒10内，且该等导电通道14的侧壁被一环状绝缘衬层(Liner)24所围绕。该导电通道14可以由一导电材质(例如铜或其他金属)所制成。该绝缘衬层24由一绝缘材质(例如：非导电聚合物(包含聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)或苯环丁烯(Benzocyclobutene，BCB))，或无机材料(例如二氧化硅(SiO2)))所制成。该导电通道14从该主动表面101贯穿该晶粒10至该非主动表面102。在本实施例中，该导电通道14的上表面实质上与该绝缘衬层24的上表面共平面。
该重布层33由一第一钝化层(Passivation Layer)12、一金属布线层(MetalRouting Layer)28及一第二钝化层30所组成。每一层皆被图案化以形成该重布层33绕线的相关区段，其相关叙述将于底下参考图2时一起描述。该第一钝化层12位于该晶粒10的非主动表面102，且被图案化以具有数个第一区段121。该第一钝化层12可以是非导电聚合物，例如聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)、聚苯恶唑(Polybenzoxazole，PBO)或苯环丁烯(Benzocyclobutene，BCB)；或者，无机钝化层，例如二氧化硅(SiO2)也可以使用。在本实施例中，该第一钝化层12为一光敏感聚合物，例如苯环丁烯(Benzocyclobutene，BCB)。
该金属布线层28，例如一图案化的铜层，位于该第一钝化层12上及该导电通道14及该衬层24的突出端上，且具有数个第二区段281。在本实施例中，该第二区段281的一端覆盖该导电通道14的上表面及该衬层24的突出部分，使得该金属布线层28接触且电性连接该导电通道14。
该第二钝化层30位于该金属布线层28上，且被图案化以具有数个第三区段301。该第二钝化层30可以是非导电聚合物，例如聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)、聚苯恶唑(Polybenzoxazole，PBO)或苯环丁烯(Benzocyclobutene，BCB)；或者，无机钝化层，例如二氧化硅(SiO2)也可以使用。在本实施例中，该第二钝化层30为一光敏感聚合物，例如苯环丁烯(Benzocyclobutene，BCB)。第二钝化层30的材质与该第一钝化层12的材质可以相同或不同。
在本实施例中，该第二钝化层30更具有一开口302以显露该金属布线层28的第二区段281的另一端。该球下金属层38位于该开口302中以接触该金属布线层28的第二区段281。在本实施例中，一晶种层(Seedlayer)设置于该球下金属层38及该第二区段281之间。在本实施例中，该球下金属层38包括一第一层、一第二层、一第三层及一第四层。该第一层位于该晶种层上，该第二层位于该第一层上，该第三层位于该第二层上，且该第四层位于该第三层上。该第一层为铜，该第二层为镍，该第三层为钯，且该第四层为金。然而，在其他实施例中，该球下金属层38包括一第一层、一第二层及一第三层。该第一层为铜，该第二层为镍，且该第三层为锡/银合金。
该导电通道14连同该衬层24突出于该晶粒10的该非主动面102而且突出于该第一钝化层12。该导电通道14的上表面物理连接及电性连接该金属布线层28。因此，形成一导电路径，该导电路径从该接点20经由该导电通道14及该金属布线层28至该球下金属层38。该导电路径允许其他电子装置(图中未示)耦合至该非主动面102及该球下金属层38以和耦合至该主动表面101的装置或印刷电路板(PCBs)(图中未示)连通。
参考图2，显示半导体元件在工艺中沿着图1中线2-2的剖视示意图。由于该半导体晶圆11及该等钝化层12，30的热膨胀系数(CTE)不一致，该半导体晶圆11的翘曲会是一个重要的课题，尤其是当该半导体晶圆11的厚度在50-100微米(microns)范围内，且该第一钝化层12的厚度在5-10微米(microns)范围内。通常，薄晶圆的翘曲问题比已知厚度的晶圆更为严重。
翘曲发生在该钝化层固化过程中加热及冷却步骤。该钝化层的固化温度约为250℃。在冷却步骤中，温度从250℃下降至室温，因此，该钝化层收缩程度大于该半导体晶圆收缩程度，因而导致翘曲。
由于该半导体晶圆11非常薄，上述翘曲使得覆晶晶片很难可靠地接合至该半导体晶圆11的硅穿通道(TSV)。然而，如下所述，形成数个区段121(或形成一不连续的聚合物层)可经由分割整个钝化层以释放应力(Stress)，且可有效地改善晶圆级翘曲，同时与晶圆厂所实施的昂贵技术相比，此方法对封装厂而言具有价格上的优势。
该等第二区段281位于该等第一区段121及该等第三区段301之间。该第一区段121具有一第一宽度W1，该第二区段281具有一第二宽度W2，且该第三区段301具有一第三宽度W3。该第二宽度W2等于或小于该第一宽度W1及该第三宽度W3。在本实施例中，该第二宽度W2小于该第一宽度W1，且该第一宽度W1与该第二宽度W2的比值(W1/W2)为1至2，较佳地，该比值为1至1.5。该第三宽度W3与该第一宽度W1相等。
关于上述宽度比值，有二种制造方式会影响其数值的选定。在第一种情况中，当重布层由一高精度定位机器(例如步进机(Stepper))所形成，该第一宽度W1与该第二宽度W2的比值R1可以控制在1≤R1＜2的范围内。该第一宽度W1、该第二宽度W2与该第三宽度W3的准确控制可以提供一边界条件R1＝1。因此，达到最大的翘曲改善效率且达到所需的绝缘。此外，在目前或未来的微间距(Fine Pitch)设计，由于迹线(Trace)的宽度与迹线彼此间的距离相等(例如：10μm/10μm)，该边界条件R1＜2由迹线间之间距(Pitch)所定义。如果R1等于2，将不会有任何段落存在。
在第二种情况中，当重布层由一较不精确的机器(例如对准器(Aligner))所形成，由于该机器的对准误差，该第一宽度W1与该第二宽度W2的比值R1可以限缩在1.2≤R1＜2的范围内。因此，将该第一宽度W1设计成大于该第二宽度W2是较为有利的。
为了使该金属布线层28及该晶粒10之间绝缘，必须设置该钝化层12于该金属布线层28及该晶圆11之间。由于该半导体晶圆11及该钝化层12的热膨胀系数不一致，该半导体晶圆11的翘曲发生在该钝化层固化过程中加热及冷却步骤。该钝化层12的固化温度约为250℃。在冷却步骤中，温度从250℃下降至室温，因此，该钝化层12收缩程度大于该半导体晶圆11收缩程度；因此，该半导体晶圆11具有向上翘曲的行为(Upswept Warpage Behavior)。在本实施例中，该半导体晶圆11的厚度约为50μm～100μm，且该钝化层12的厚度约为5μm～10μm。因此，该半导体晶圆11的翘曲问题比普通厚度的晶圆更为严重。
为了控制该半导体晶圆11的翘曲问题及释放该钝化层12在加热及冷却步骤的部份应力，该钝化层12需要被图案化以形成数个第一区段121。因此，该第一钝化层12及该第二钝化层30并不完全覆盖该半导体晶圆11第二表面102全部面积，且该第一钝化层12及该第二钝化层30分别位于该重布层的正下方及正上方。
在本实施例中，该第二宽度W2等于或小于该第一宽度W1，且该第一宽度W1与该第二宽度W2的比值(W1/W2)为1至2。当该第一宽度W1与该第二宽度W2的比值(W1/W2)为1时，该钝化层12的面积为最小，且翘曲控制效果为最大。当该第一宽度W1与该第二宽度W2的比值(W1/W2)为2时，任二个第一区段121之间将没有足够的开口，且将不会有翘曲控制效果。在本实施例中，该第三宽度W3与该第一宽度W1相等，以达到该金属布线层28与其他电性元件(图中未示)间所需的电性绝缘。
参考图3至图17，显示本发明制造半导体元件的半导体工艺的一实施例的示意图。参考图3，提供一半导体晶圆11。该半导体晶圆11具有一第一主动表面101、一第二非主动表面102及至少一导电通道14。该半导体晶圆11可以由一半导体材料(例如：硅、锗、砷化镓等)所制成，且该导电通道14由一适当导电材质(例如铜)所制成。在本实施例中，该半导体晶圆11完整制成以包含一集成电路(图中未示)。然而，可以理解的是，该半导体晶圆11也可以是一中介板，其仅具有该导电通道14。为了避免将导电金属直接置放于该半导体材料上，一绝缘衬层24具有绝缘材质，例如：非导电聚合物(包含聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)或苯环丁烯(Benzocyclobutene，BCB)，或无机材料，例如二氧化硅(SiO2)，形成于该半导体材料及该导电通道14之间。
在本实施例中，该通道接点20位于该主动表面101上。该外部连接元件22位于该通道接点20上，且电性连接至该导电通道14。该外部连接元件22可以例如是一铜柱、一焊料凸块或一铜柱与焊料的堆迭结构。
另外，提供一第一载体31，其可以是一半导体材料或绝缘材料(例如玻璃)。该第一载体31的一表面上具有一黏胶32。
参考图4，该第一载体31附着至该半导体晶圆11的第一主动表面101，且该半导体晶圆11利用该黏胶32黏附至该第一载体31。在本实施例中，该等外部连接元件22镶嵌在该黏胶32内，且该黏胶32的厚度大于该等外部连接元件22的厚度。
参考图5，于该半导体晶圆11的第二非主动表面102进行表面处理。利用研磨及/或蚀刻方式薄化该半导体晶圆11的第二非主动表面102，以从该第二非主动表面102移除部份该半导体晶圆11，且该导电通道14突出于该半导体晶圆11的第二非主动表面102。因此，该导电通道14的末端(其可能包含该衬层24)显露出。
参考图6，利用例如积层工艺(Laminating Process)或旋转涂布工艺(SpinCoating Process)形成一第一钝化层12于该第二非主动表面102，以覆盖该等导电通道14的末端。该第一钝化层12可以是非导电聚合物，例如聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)、聚苯恶唑(Polybenzoxazole，PBO)或苯环丁烯(Benzocyclobutene，BCB)；或者，无机钝化层，例如二氧化硅(SiO2)也可以使用。在本实施例中，该第一钝化层12可以是一光敏感聚合物，例如苯环丁烯(Benzocyclobutene，BCB)，且利用旋转涂布(Spin Coating)或喷射涂布(Spray Coating)而形成。
参考图7，利用研磨及/或蚀刻方式薄化该第一钝化层12，使得该导电通道14的末端突出于该第一钝化层12。亦即，部份该第一钝化层12保留在该半导体晶圆11的第二非主动表面102，且填满或交错在该等末端间的区域。
参考图8，显示图7的局部放大示意图。参考图9，利用光微影工艺(Photolithography Process)图案化该第一钝化层12使其具有数个第一区段121。
参考图10，显示图9中沿着线10-10的剖视示意图。该第一区段121具有一第一宽度W1。
参考图11，溅镀一晶种层16，例如钛/铜层或钛/钨层，于该第一钝化层12、该等导电通道14、该等衬层24及该半导体晶圆11的第二非主动表面102上。接着，形成一光阻层26于该晶种层16上，且形成数个开口261于该光阻层26中。
参考图12，电镀一金属布线层28，例如铜层，于该晶种层16上且仅位于该等开口261中。接着，利用光阻剥除器(Photo-resist Striper)移除该光阻层26，且利用干蚀刻或湿蚀刻移除位于该金属布线层28之外的部分晶种层16，使得该金属布线层28具有数个第二区段281。该第二区段281的一端覆盖该导电通道14的上表面及该衬层24的突出部分。
参考图13，显示图12中沿着线13-13的剖视示意图。该第二区段281具有一第二宽度W2。该第二宽度W2等于或小于该第一宽度W1。在本实施例中，该第二宽度W2小于该第一宽度W1，且该第一宽度W1与该第二宽度W2的比值(W1/W2)为1至2，较佳地，该比值为1至1.5。
参考图14，形成一第二钝化层30于该金属布线层28、该第一钝化层12及该半导体晶圆11的第二非主动表面102上。该第二钝化层30可以是非导电聚合物，例如聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)、聚苯恶唑(Polybenzoxazole，PBO)或苯环丁烯(Benzocyclobutene，BCB)；或者，无机钝化层，例如二氧化硅(SiO2)也可以使用。在本实施例中，该第二钝化层30可以是一光敏感聚合物，例如苯环丁烯(Benzocyclobutene，BCB)。该第二钝化层30的材质与该第一钝化层12的材质可以相同或不同。接着，利用光微影工艺图案化该第二钝化层30使其具有数个第二区段301及至少一开口302。该开口302显露该金属布线层28的第二区段281的另一端。该第一钝化层12、该金属布线层28及该第二钝化层30形成该重布层33。
参考图15，显示图14中沿着线15-15的剖视示意图。该第三区段301具有一第三宽度W3。该第二宽度W2等于或小于该第三宽度W3。在本实施例中，该第三宽度W3等于该第一宽度W1，且该第二宽度W2小于该第三宽度W3。
在本实施例中，该第一钝化层12及该第二钝化层30被图案化。因此，该第一钝化层12及该第二钝化层30并不完全覆盖该半导体晶圆11第二表面102全部面积，且该第一钝化层12及该第二钝化层30仅分别位于该金属布线层28的正下方及正上方。因此，因该半导体晶圆11及该等钝化层12，30间热膨胀系数不一致所导致该半导体晶圆11的翘曲可以减少。
参考图16，溅镀一晶种层34于该第二钝化层30及该半导体晶圆11的第二非主动表面102上，以接触该金属布线层28的第二区段281。形成一光阻层36于该晶种层34上。接着，形成数个开口361于该光阻层36中以显露该等开口302。
参考图17，形成一球下金属层38于该晶种层34上且位于该开口361中。在本实施例中，该球下金属层38包括一第一层、一第二层、一第三层及一第四层。该第一层位于该晶种层34上，该第二层位于该第一层上，该第三层位于该第二层上，且该第四层位于该第三层上。该第一层为铜，该第二层为镍，该第三层为钯，且该第四层为金。然而，在其他实施例中，该球下金属层38包括一第一层、一第二层及一第三层。该第一层为铜，该第二层为镍，且该第三层为锡/银合金。接着，移除该光阻层36，且移除位于该球下金属层38之外的部分晶种层34。接着，切割该半导体晶圆11，以制得数个半导体元件1(如图1所示)。
参考图18，显示本发明半导体封装结构的一实施例的剖视示意图。该半导体封装结构2包括一下基板44、一半导体元件1、一上半导体元件50及一封胶材料52。该下基板44为，例如，一有机基板。该半导体元件1与图1所示的半导体元件1相同，且位于该下基板44上。
该上半导体元件50位于该半导体元件1上，且其一表面上具有至少一上外部连接元件501。该球下金属层38接触该上外部连接元件501。
该封胶材料52包覆该下基板44、该半导体元件1及该上半导体元件50。在本实施例中，该封装结构2更包括一底胶46、一非导电聚合物48及数个焊球54。该底胶46位于该半导体元件1及该下基板44之间，以保护该等外部连接元件22。该非导电聚合物48位于该上半导体元件50及该半导体元件1之间。该等焊球54位于该下基板44的底面。
参考图19至图22，显示本发明制造半导体封装结构的半导体工艺的另一实施例的示意图。参考图19，提供一第二载体40及一下基板44。该下基板44利用一黏接层42附着至该第二载体40。
参考图20，该半导体元件1被一接合头(Bonding Head)(图中未示)选取后连接至该下基板44。一底胶46形成于该半导体元件1及该下基板44之间，以保护该等外部连接元件22。
参考图21，形成一非导电聚合物48于该第二钝化层30上，且堆迭一上半导体元件50于该半导体元件1上。同时，该球下金属层38接触该上半导体元件50的一上外部连接元件501(例如，焊球)。
参考图22，形成一封胶材料52，以包覆该下基板44、该半导体元件1及该上半导体元件50。接着，移除该第二载体40及该黏接层42，且形成数个焊球54于该下基板44的底面。此时，即制得图18的该半导体封装结构2。
参考图23至图27，显示本发明制造半导体封装结构的半导体工艺的另一实施例的示意图。本实施例的半导体工艺接续图8。参考图23，溅镀一晶种层16，例如钛/铜层或钛/钨层，于该第一钝化层12、该等导电通道14及该等衬层24上。接着，形成一光阻层26于该晶种层16上，且形成数个开口261于该光阻层26中。
参考图24，电镀一金属布线层28，例如铜层，于该晶种层16上且仅位于该等开口261中。接着，利用光阻剥除器移除该光阻层26，且利用干蚀刻或湿蚀刻移除位于该金属布线层28之外的部分晶种层16，使得该金属布线层28具有数个第二区段281。该第二区段281的一端覆盖该导电通道14的上表面及该衬层24的突出部分。
参考图25，显示图24中沿着线25-25的剖视示意图。该第二区段281具有一第二宽度W2。要注意的是，此时，该第一钝化层12仍完全覆盖该半导体晶圆11第二表面102全部面积。
参考图26，利用该等第二区段281做为光罩蚀刻该第一钝化层12，以图案化该第一钝化层12使其具有数个第一区段121。
参考图27，显示图26中沿着线27-27的剖视示意图。该第一区段121具有一第一宽度W1。该第二宽度W2大致上等于该第一宽度W1。本实施例的接续步骤和图14至图17的步骤相同。
惟上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，习于此技术的人士对上述实施例进行修改及变化仍不脱本发明的精神。本发明的权利范围应如权利要求书所列。

Claims (20)

1.一种半导体元件，其特征在于，包括：
一晶粒，具有一第一表面及一第二表面；
一第一钝化层，位于该晶粒的第二表面，且具有数个第一区段，所述第一区段的其中之一具有一第一宽度；
一金属布线层，位于该第一钝化层上，且具有数个第二区段，所述第二区段的其中之一具有一第二宽度；及
一第二钝化层，位于该金属布线层上，且具有数个第三区段，所述第三区段的其中之一具有一第三宽度；
其中所述第二区段位于所述第一区段及所述第三区段之间，且该第二宽度等于或小于该第一宽度及该第三宽度。
2.如权利要求1的半导体元件，其特征在于，更包括至少一导电通道，位于该晶粒内，且被一衬层所围绕，且该金属布线层接触该至少一导电通道。
3.如权利要求2的半导体元件，其特征在于，该导电通道及该衬层突出于该第一钝化层，且该金属布线层的第二区段的一端位于该突出的导电通道及衬层。
4.如权利要求1的半导体元件，其特征在于，更包括一集成电路及至少一外部连接元件，其中该集成电路邻接于该第一表面，该外部连接元件电性连接至该集成电路，且该导电通道电性连接至该集成电路。
5.如权利要求1的半导体元件，其特征在于，该第一钝化层及该第二钝化层的材质为聚合物。
6.如权利要求1的半导体元件，其特征在于，该第一宽度与该第二宽度的比值为1至1.5。
7.如权利要求1的半导体元件，其特征在于，该第一宽度与该第三宽度相等。
8.如权利要求1的半导体元件，其特征在于，该第二钝化层更具有一开口以显露该金属布线层的第二区段的另一端，且一球下金属层位于该开口中以接触该金属布线层的第二区段。
9.一种半导体封装结构，其特征在于，包括：
一下基板；
一半导体元件，位于该下基板上，且包括：
一晶粒，具有一第一表面及一第二表面；
至少一导电通道，位于该晶粒内且被一衬层所围绕；
一第一钝化层，位于该晶粒的第二表面，且具有数个第一区段，所述第一区段的其中之一具有一第一宽度；
一金属布线层，位于该第一钝化层上，且具有数个第二区段，所述第二区段的其中之一具有一第二宽度，其中该金属布线层接触该至少一导电通道；及
一第二钝化层，位于该金属布线层上，且具有数个第三区段，所述第三区段的其中之一具有一第三宽度，其中所述第二区段位于所述第一区段及所述第三区段之间，且该第二宽度等于或小于该第一宽度及该第三宽度；
一上半导体元件，位于该半导体元件上，且电性连接至该导电通道；及
一封胶材料，包覆该下基板、该半导体元件及该上半导体元件。
10.如权利要求9的半导体封装结构，其特征在于，该导电通道及该衬层突出于该第一钝化层，且该金属布线层的第二区段的一端位于该突出的导电通道及衬层。
11.如权利要求9的半导体封装结构，其特征在于，该半导体元件更包括一集成电路及至少一外部连接元件，该集成电路邻接于该第一表面，该外部连接元件电性连接至该集成电路，且该导电通道电性连接至该集成电路。
12.如权利要求9的半导体封装结构，其特征在于，该第一钝化层及该第二钝化层的材质为聚合物。
13.如权利要求9的半导体封装结构，其特征在于，该第一宽度与该第二宽度的比值为1至1.5。
14.如权利要求9的半导体封装结构，其特征在于，该第一宽度与该第三宽度相等。
15.如权利要求9的半导体封装结构，其特征在于，该第二钝化层更具有一开口以显露该金属布线层的第二区段的另一端，一球下金属层位于该开口中以接触该金属布线层的第二区段，且该上半导体元件接触该球下金属层。
16.一种半导体工艺，其特征在于，包括以下步骤：
(a)提供一半导体晶圆，该半导体晶圆具有一第一表面及一第二表面；
(b)形成一第一钝化层于该半导体晶圆的第二表面；
(c)形成一金属布线层于该第一钝化层上，其中该金属布线层具有数个第二区段，所述第二区段的其中之一具有一第二宽度；
(d)图案化该第一钝化层以形成数个第一区段，所述第一区段的其中之一具有一第一宽度，其中该第二宽度等于或小于该第一宽度；
(e)形成一第二钝化层于该金属布线层上；及
(f)图案化该第二钝化层以形成数个第三区段，所述第三区段的其中之一具有一第三宽度，其中该第三宽度大于或等于该第二宽度。
17.如权利要求16的半导体工艺，其特征在于，该步骤(a)的半导体晶圆更具有至少一导电通道，位于该半导体晶圆内且被一衬层所围绕，且该步骤(c)的该金属布线层接触该至少一导电通道。
18.如权利要求17的半导体工艺，其特征在于，步骤(a)之后更包括一从该第二表面薄化该半导体晶圆的步骤，其中该导电通道及该衬层突出于该半导体晶圆；步骤(b)之后更包括一薄化该第一钝化层的步骤，其中该导电通道及该衬层突出于该第一钝化层；且在步骤(c)中，该金属布线层的第二区段的一端位于该突出的导电通道及衬层。
19.如权利要求17的半导体工艺，其特征在于，步骤(a)的半导体晶圆更具有一集成电路及至少一外部连接元件，其中该集成电路邻接于该第一表面，该外部连接元件电性连接至该集成电路，且该导电通道电性连接至该集成电路。
20.如权利要求16的半导体工艺，其特征在于，步骤(f)更包括一形成一开口于该第二钝化层以显露该金属布线层的第二区段的另一端；且步骤(f)之后，该半导体工艺更包括一形成一球下金属层于该开口中以接触该金属布线层的第二区段的步骤。
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