TW202008549A - 電子裝置及其製造方法 - Google Patents

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TW202008549A
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TW
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dielectric layer
conductive
layer
patterned
circuit pattern
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TW108127105A
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English (en)
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李佩璇
謝靜華
黃見翎
邱于庭
郭瑞昌
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台灣積體電路製造股份有限公司
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Abstract

提供一種電子裝置及其製造方法。所述電子裝置包括晶片封裝、設置在晶片封裝上的核心介電層、以及設置在與晶片封裝相對的核心介電層上的天線圖案。晶片封裝包括半導體晶片、密封半導體晶片的絕緣密封體、以及電性耦合到半導體晶片的重佈線結構。重佈線結構包括位在晶片封裝的最外側處的第一電路圖案以及設置在第一電路圖案與絕緣密封體之間的圖案化介電層。核心介電層接觸第一電路圖案。核心介電層與圖案化介電層具有不同的材料。天線圖案電性耦合到晶片封裝。

Description

電子裝置及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種包括天線封裝及晶片封裝的電子裝置極其製造方法。
半導體裝置及積體電路用於各種電子應用，例如個人電腦、手機、數位照相機及其他電子裝置。隨著對縮小電子裝置的需求的增長，需要更小且更具創造性的半導體裝置封裝技術。因此，已開始開發例如晶圓級封裝（wafer-level packaging，WLP）等封裝。舉例來說，晶圓的晶粒可以晶圓級來與其他半導體裝置（例如天線）一起進行加工及封裝。另外，由於現代通訊需要更大的頻寬，因此期望有具集成天線的高性能封裝設計。
根據一些實施例，所述電子裝置包括晶片封裝、設置在晶片封裝上的核心介電層、以及設置在與晶片封裝相對的核心介電層上的天線圖案。晶片封裝包括半導體晶片、密封半導體晶片的絕緣密封體、以及電性耦合到半導體晶片的重佈線結構。重佈線結構包括位在晶片封裝的最外側處的第一電路圖案以及設置在第一電路圖案與絕緣密封體之間的圖案化介電層。核心介電層接觸第一電路圖案。核心介電層與圖案化介電層具有不同的材料。天線圖案電性耦合到晶片封裝。
根據一些實施例，一種製造電子裝置的方法包括至少以下步驟。提供具有兩個導電層的核心介電層，所述兩個導電層形成在核心介電層的兩個相對表面上。移除所述兩個導電層中的每一者的至少部分，以在核心介電層的所述兩個相對表面處形成天線圖案以及晶片封裝的電路圖案。
根據一些實施例，一種製造電子裝置的方法包括至少以下步驟。形成複合結構，其中所述複合結構包括核心介電層、第一導電層及第二導電層。核心介電層包括第一表面、與第一表面相對的第二表面以及對準標記。第一導電層形成在核心介電層的第一表面上且第二導電層形成在核心介電層的第二表面上。將第一導電層及第二導電層圖案化以藉由對準標記分別形成天線圖案及電路圖案。密封天線圖案以形成天線封裝。密封以陣列形式排列在電路圖案上的多個半導體晶片以形成晶片封裝，其中半導體晶片電性耦合到電路圖案及天線圖案。將天線封裝、晶片封裝及設置在天線封裝與晶片封裝之間的核心介電層切割成多個電子裝置。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所討論的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除附圖中所繪示的取向以外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同取向。設備可被另外取向（旋轉90度或處於其他取向），且本文所使用的空間相對性描述語可同樣相應地作出解釋。
本公開也可包括其他特徵及製程。舉例來說，可包括測試結構，以說明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基板上形成的測試接墊，以使得能夠對三維封裝或三維積體電路進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）進行中間驗證的測試方法來使用，以提高良率並降低成本。
圖1A到圖1K是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖，圖2A是根據本公開一些實施例的核心介電層的周邊區的示意性剖視圖，圖2B是根據本公開一些實施例的核心介電層的示意性俯視圖，圖3是根據本公開一些實施例的半導體晶片及導電元件的示意性俯視圖，圖4是根據本公開一些實施例的核心介電層、天線圖案及晶片封裝的電路圖案的放大示意性剖視圖。
參照圖1A、圖2A及圖2B，提供複合結構100。舉例來說，複合結構100包括第一導電層110A、核心介電層110B及第二導電層110C。核心介電層110B可包括第一表面110B1、與第一表面110B1相對的第二表面110B2以及連接到第一表面110B1及第二表面110B2的側壁110B3。第一導電層110A及第二導電層110C可分別形成在第一表面110B1及第二表面110B2上。
在一些實施例中，核心介電層110B可用作訊號傳輸介質。舉例來說，核心介電層110B的特性在於具有低的損耗因數（dissipation factor，Df）及/或低的介電常數（permittivity，Dk）性質。核心介電層110B可包含聚合物材料，例如聚四氟乙烯（polytetrafluoroethylene，PTFE）、聚氨酯（polyurethane）、多孔介電材料（porous dielectric material）、其組合或其他合適的電絕緣材料。核心介電層110B的熱膨脹係數（coefficients of thermal expansion，CTE）可取決於所選擇的材料。由於翹曲控制（warpage control）是製程容許範圍（process window）的重要因素，因此在一些實施例中，具有優化的CTE的核心介電層110B可被配置成對封裝翹曲及應力程度進行控制。可針對不同的應用對核心介電層110B的厚度進行優化。依據高速應用的頻率範圍，可基於所需的電氣性質來選擇核心介電層110B的厚度及合適的材料。在一些實施例中，核心介電層110B足夠硬以作為介電載體，其可耐受後續製程並支撐在其上所形成的結構。換句話說，可直接對核心介電層110B執行後續製程，從而消除臨時載體的製造成本並簡化製造步驟。
在一些實施例中，第一導電層110A及第二導電層110C直接接觸並物理性地接觸核心介電層110B的兩個相對表面（例如110B1與110B2）。第一導電層110A及第二導電層110C可由相同的導電材料或相似的導電材料製成，例如銅、金、銀、鋁、鋅、錫、鉛、其組合、其合金等。在一些實施例中，可形成第一導電層110A及第二導電層110C，而不在第一導電層110A與核心介電層110B之間以及第二導電層110C與核心介電層110B之間沉積晶種層（例如Ti/Cu層）。舉例來說，第一導電層110A及第二導電層110C藉由層壓（laminate）導電箔（conductive foil）而形成在核心介電層110B的相對兩側上。也可使用用於形成導電層的其他合適的沉積方法（例如濺鍍（sputtering）、鍍覆（plating）等）。
繼續參照圖1A、圖2A及圖2B，在一些實施例中，複合結構100是以晶圓級來提供。複合結構100可依據加工操作的要求而以不同級（例如面板級（panel level）、晶片級（chip level）、條帶級（strip level）等）來提供。在一些實施例中，核心介電層110B包括對準標記AM，對準標記AM使得能夠在多個層之間進行後續的微影及/或蝕刻製程時實現更高的對準精准度。舉例來說，對準標記AM可形成或提供在晶圓級的核心介電層110B的周邊（例如靠近側壁110B3）處。在替代實施例中，對準標記AM可提供在核心介電層110B的隅角及/或中心處。對準標記AM可為形成在核心介電層110B的至少一個表面（例如110B1、110B2）上的凹槽（groove）。在一些實施例中，對準標記AM被提供為雙面對準標記（dual-sided alignment mark），以用於對形成在第一表面110B1上的圖案與形成在第二表面110B2上的圖案進行彼此精確定位。舉例來說，對準標記AM包括形成在第一表面110B1與第二表面110B2上的對稱的盲孔（blind via）以使後續形成的圖案實現高尺寸及位置精度從而實現低的傳輸損耗（transmission loss）。包括多個對準標記AM的核心介電層110B可得到精確的及改善的對準能力。應注意，圖2A及圖2B中的對準標記AM僅用作示例性例示，對準標記AM可依據加工操作的要求而被形成或提供為在核心介電層110B上具有任何合適的數目、大小、形狀、位置及/或排列。
參照圖1B，在第一導電層110A上形成圖案化遮罩210。在一些實施例中，可藉由例如旋轉塗佈（spin-coating）將介電材料沉積到第一導電層110A上，接著藉由微影（即曝光製程（exposure process）及顯影製程（development process））將所述介電材料圖案化以在所述介電材料中形成至少一個開口210a，從而形成圖案化遮罩210。圖案化遮罩210的開口210a暴露出第一導電層110A的至少部分。在替代實施例中，圖案化遮罩210藉由層壓或任何其他合適的製程形成。上覆在第一導電層110A的圖案化遮罩210可包含電絕緣材料，例如聚苯並惡唑（polybenzoxazole，PBO）、聚醯亞胺（polyimide，PI）、苯並環丁烯（benzocyclobutene，BCB）或其他合適的介電材料。
參照圖1C，移除第一導電層110A的至少部分以形成天線圖案APN1。舉例來說，移除第一導電層110A的被圖案化遮罩210的開口210a暴露出的部分，以使核心介電層110B的第一表面110B1的部分在移除製程之後被暴露出。在一些實施例中，移除製程是藉由蝕刻（例如乾蝕刻（dry etching）或濕蝕刻（wet etching））執行。移除製程可包括在側向上移除第一導電層110A以形成與圖案化遮罩210相鄰的底切（undercut）UC1。舉例來說，採用對第一導電層110A的材料具有選擇性的濕蝕刻製程來形成具有底切UC1的天線圖案APN1。所產生的底切UC1的程度可因製程而異。在一些實施例中，天線圖案APN1可包括至少一個第一表面S1a、與第一表面S1a相對的至少一個第二表面S2a以及連接到第一表面S1a及第二表面S2a的至少一個側壁S3a。第一表面S1a可物理性地接觸核心介電層110B的第一表面110B1且第二表面S2a可物理性地接觸圖案化遮罩210。
在一些實施例中，天線圖案APN1是錐形的，天線圖案APN1的第一表面S1a具有比第二表面S2a的寬度W2a大的寬度W1a。側壁S3a可為傾斜的（即底切UC1）。舉例來說，側壁S3a與圖案化遮罩210相交的側壁內角θ1可為銳角。在一些實施例中，側壁內角θ1介於約15度到約75度的範圍內。在第一導電層110A的移除製程中使用不同條件的情況下，側壁內角θ1可為直角或鈍角。在一些實施例中，圖案化遮罩210的寬度210W大於對應的天線圖案APN1的第二表面S2a的寬度W2a。圖案化遮罩210的寬度210W可實質上等於或稍微大於對應的天線圖案APN1的第一表面S1a的寬度W1a。在一些替代實施例中，在形成天線圖案APN1之後，可將圖案化遮罩210從天線圖案APN1移除。因此，以下圖中的圖案化遮罩210繪示為虛線以表示圖案化遮罩210可存在或可不存在。
參照圖1D，可在核心介電層110B的第一表面110B1之上形成保護層220以密封天線圖案APN1。保護層220也可密封圖案化遮罩210以為下伏結構提供一定程度的保護並防止氧化。保護層220可為PBO層、PI層或其他合適的聚合物。在一些替代實施例中，保護層220由無機材料製成。可執行合適的製作技術來形成保護層220，例如旋轉塗佈、層壓、沉積（例如物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD））等。天線圖案APN1及上覆結構（例如圖案化遮罩210、保護層220）可被籠統地視為天線封裝AP1。在一些實施例中，保護層220的形成以晶圓級來進行以覆蓋晶圓級的核心介電層110B，以使在後續單體化製程（singulation process）之後，天線封裝AP1的經單體化側壁可與核心介電層110B的經單體化側壁實質上對齊。在替代實施例中，保護層220被形成為位於核心介電層110B上的多個區塊（未示出）以覆蓋天線圖案APN1並暴露出核心介電層110B的第一表面110B1的部分。舉例來說，在俯視圖（未示出）中，保護層220的區塊形狀可為圓形或任何合適的多邊形形狀。
參照圖1E，在形成天線封裝AP1之後，在第二導電層110C之上形成第一圖案化介電層312。舉例來說，在形成天線封裝AP1之後，將所述結構翻倒（例如上下翻轉）以對第二導電層110C執行製程。在一些實施例中，天線封裝AP1的保護層220及/或核心介電層110B可足夠硬以在後續加工期間提供機械支撐。在一些實施例中，藉由旋轉塗佈介電材料、烘烤介電材料層並接著進行微影製程來形成包括預定圖案的第一圖案化介電層312。在替代實施例中，可執行層壓或其他沉積製程來形成第一圖案化介電層312。第一圖案化介電層312可由與核心介電層110B的材料不同的材料製成。舉例來說，第一圖案化介電層312的材料可包括電絕緣材料，例如PBO、PI、BCB或其他合適的材料。第一圖案化介電層312可具有暴露出下伏的第二導電層110C的部分的多個開口312a。
參照圖1F，可在第一圖案化介電層312之上形成具有至少一個開口OP的圖案化犧牲層PS。舉例來說，圖案化犧牲層PS的開口OP與第一圖案化介電層312的開口312a中的一些開口312a連通。圖案化犧牲層PS可覆蓋第一圖案化介電層312的一些其他開口312a。圖案化犧牲層PS可為藉由層壓、沉積或其他合適的製程形成的乾膜聚合物層（dry-film polymeric layer）、可圖案化的介電層或任何其他合適的層。隨後，藉由電鍍（electroplating）、濺鍍或其他合適的沉積製程在圖案化犧牲層PS的開口OP中形成導電材料CM（例如銅、鋁、金、鎳等）。導電材料CM便形成在與圖案化犧牲層PS的開口OP對應的開口312a所暴露出的第二導電層110C上。在一些實施例中，圖案化犧牲層PS的開口OP的寬度大於第一圖案化介電層312的開口312a的寬度，也可在第一圖案化介電層312上沉積導電材料CM的部分。
參考圖4來參照圖1G，形成導電元件320且移除第二導電層110C的至少部分以形成第一電路圖案314。舉例來說，在形成導電材料CM之後，利用反應離子蝕刻（reactive ion etching，RIE）、針對特定光阻訂制的剝除、隨後可選地進行蝕刻或其他合適的技術來移除圖案化犧牲層PS。在移除圖案化犧牲層PS之後，導電元件320被形成為物理性地接觸下伏的第二導電層110C。在一些實施例中，在移除圖案化犧牲層PS之後，第一圖案化介電層312的開口312a中被圖案化犧牲層PS覆蓋的一些開口312a被暴露出。隨後，可利用蝕刻（例如濕蝕刻、乾蝕刻、電漿蝕刻（plasma etching）等）或其他合適的移除技術來移除第二導電層110C的被第一圖案化介電層312的開口312a暴露出的部分。在一些實施例中，在第二導電層110C的移除製程期間，第一圖案化介電層312可作為遮罩以將下伏的第二導電層110C圖案化。
在一些實施例中，藉由濕蝕刻製程將第二導電層110C圖案化以形成具有底切UC2的第一電路圖案314。作為蝕刻遮罩的第一圖案化介電層312可包括補償圖案（compensational pattern）而使對第二導電層110C的蝕刻可得到減緩，從而促進形成具有期望的線寬（line width）的第一電路圖案314。所形成的底切UC2的程度可因製程而異。舉例來說，第一電路圖案314包括至少一個第一表面314a（即第三表面）、與第一表面314a相對的至少一個第二表面314b（即第四表面）以及連接到第一表面314a及第二表面314b的至少一個側壁314c。第一表面314a可物理性地接觸核心介電層110B的第二表面110B2且第二表面314b可物理性地接觸第一圖案化介電層312。第一電路圖案314的第二表面314b的部分可物理性地連接且電性連接到導電元件320。
在一些實施例中，第一電路圖案314是錐形的，第一電路圖案314的第一表面314a包括比第二表面314b的寬度314bw大的寬度314aw。第一電路圖案314的側壁314c可為傾斜的（即底切UC2）。舉例來說，第一電路圖案314的側壁314c與第一圖案化介電層312相交的側壁內角θ2可為銳角。在一些實施例中，側壁內角θ2介於約15度到約75度的範圍內。在第二導電層110C的移除製程中使用不同條件的情況下，側壁內角θ2可為直角或鈍角。在一些實施例中，第一圖案化介電層312的寬度312w大於對應的第一電路圖案314的第二表面314b的寬度314bw。第二表面314b的寬度314bw可實質上等於或稍微大於對應的第一電路圖案314的第一表面314a的寬度314aw。
在一些實施例中，第一圖案化介電層312及第一電路圖案314可被籠統地視為第一重佈線結構310。在形成第一重佈線結構310之後，核心介電層110B的第二表面110B2的至少部分可被第一重佈線結構310暴露出。在一些實施例中，第一電路圖案314可包括饋線（feed line）及導電接地面（ground plane）（未示出）。舉例來說，第一電路圖案314的饋線可電性連接到導電元件320以進行訊號傳輸，第一電路圖案314的導電接地面可電性連接到接地線。應注意，第一重佈線結構310的介電層及/或電路圖案的數目不受圖1G中呈現的例示所限制。
當形成第一重佈線結構310時，可使用核心介電層110B的對準標記AM（在圖2A及圖2B中示出），從而將第一圖案化介電層312對準在預定位置處。因此，可移除第一導電層110A的至少部分以形成相對於天線圖案APN1具有改善的精度的第一電路圖案314。由於定位到對準標記AM，第一電路圖案314關於天線圖案APN1的疊對偏移（overlay offset）OF可被優化且可滿足先進技術的疊對要求。舉例來說，疊對偏移OF可介於目標位置的約10μm內的範圍內。在一些實施例中，第一電路圖案314與天線圖案APN1之間的疊對偏移OF小於約5μm。
參考圖3來參照圖1H，在第一重佈線結構310上設置半導體晶片330。在一些實施例中，拾取一個或多個半導體晶片330並將所述一個或多個半導體晶片330放置在第一圖案化介電層312上。舉例來說，半導體晶片330排列成如圖3中所示被導電元件320環繞的陣列。應理解，圖3的例示是示意性的且並非按比例繪製。舉例來說，半導體晶片330排列成例如N×N陣列或N×M陣列（N、M>0，N可等於或可不等於M）。半導體晶片330的陣列的大小可基於需求來指定及選擇且並不限於本公開。所述多個導電元件320可被分類成群組且半導體晶片330的數目可對應於導電元件320的群組的數目。在一些實施例中，導電元件320在俯視圖中的形狀可為圓形、橢圓形、蛋形、正方形、矩形、四邊形、六邊形、八邊形或任何合適的多邊形形狀。半導體晶片330可包括選自以下的相同類型或不同類型的晶粒/晶片：數位晶粒（digital die）、類比晶粒（analog die）或混合訊號晶粒（mixed signal die）、特殊專用積體電路（application-specific integrated circuit，ASIC）晶粒、感測器晶粒（sensor die）、記憶體晶粒（memory die）、或邏輯晶粒（logic die）或者其他合適的晶粒。舉例來說，半導體晶片330包括至少一個無線及射頻（radio frequency，RF）晶粒。
在一些實施例中，半導體晶片330包括半導體基板332、多個導電接墊334及鈍化層336。在一些實施例中，導電接墊334設置在半導體基板332的主動表面上。鈍化層336形成在半導體基板332之上且包括部分地暴露出導電接墊334的接觸開口336a。半導體基板332可為包括形成在半導體基板332中的主動元件（例如電晶體等）及被動元件（例如電阻器、電容器、電感器等）的矽基板。導電接墊334可為鋁接墊、銅接墊或其他合適的金屬接墊。鈍化層336可包括堆疊式多子層，堆疊式多子層包括氧化矽層、氮化矽層、PI層、PBO層或由其他合適的聚合物形成的介電層。
在一些實施例中，半導體晶片330設置有貼合層340，貼合層340黏合到半導體晶片330的與主動表面相對的背面330r。在設置半導體晶片330之後，半導體晶片330藉由貼合層340貼合到第一重佈線結構310。在一些實施例中，貼合層340包含聚合物、熱塑性材料（例如環氧樹脂、酚醛樹脂等）或用作黏合劑的其他合適的材料。貼合層340可為晶粒貼合膜（die attached film）、黏合性結合膜（adhesive bonding film）等。在一些實施例中，當設置半導體晶片330時，貼合層340經受壓力以增強半導體晶片330與第一重佈線結構310之間的黏合力。舉例來說，可在半導體晶片330上施加力，以使貼合層340可從半導體晶片330的背面330r擠出以向下延伸到第一重佈線結構310中及/或向上攀升以覆蓋半導體晶片330的側壁。換句話說，當設置半導體晶片330時，貼合層340可穿過第一圖案化介電層312及第一電路圖案314以接觸核心介電層110B。舉例來說，貼合層340包括第一部分340a及第二部分340b，第一部分340a位於半導體晶片330與第一重佈線結構310之間，第二部分340b（即突出部分）嵌入在第一重佈線結構310中以物理性地接觸核心介電層110B的第二表面110B2。貼合層340的第二部分340b可填充第一電路圖案314的底切UC2。貼合層340的第二部分340b可物理性地接觸第一圖案化介電層312及第一電路圖案314。在一些實施例中，貼合層340還包括覆蓋半導體晶片330的底側壁的部分的第三部分340c。
參照圖1I，在第一重佈線結構310之上形成絕緣密封體350以包裹在半導體晶片330、貼合層340及導電元件320周圍。在一些實施例中，對半導體晶片330及導電元件320進行包覆模製（over-molded）以嵌入在絕緣材料（未示出）中。隨後，將絕緣材料薄化直到半導體晶片330的至少導電接墊334及導電元件320的頂表面320a以可觸及的方式被暴露出為止，以形成絕緣密封體350。可藉由機械研磨製程及/或化學機械拋光（chemical mechanical polishing，CMP）製程、蝕刻製程或其他合適的技術來將絕緣材料薄化。絕緣密封體350可包含模塑化合物、模塑底部填充膠、環氧樹脂等且可藉由模塑製程形成。在一些實施例中，在薄化製程期間，不僅移除絕緣材料，而且稍微移除半導體晶片330及/或導電元件320的部分。在一些實施例中，絕緣密封體350的頂表面350a與導電元件320的頂表面320a及半導體晶片330的頂表面330a（例如是與背面330r相對）實質上共面。在形成絕緣密封體350之後，半導體晶片330的側壁及導電元件320的側壁可在側向上被絕緣密封體350密封。在一些實施例中，絕緣密封體350被導電元件320穿透，導電元件320可被稱為絕緣體穿孔（through insulator via，TIV）或整合扇出型（integrated fan-out，InFO）穿孔。
參照圖1J，可在半導體晶片330、導電元件320及絕緣密封體350上形成第二重佈線結構360及一個或多個導電端子370。在一些實施例中，第二重佈線結構360包括第二圖案化介電層362及第二電路圖案364。第二圖案化介電層362可包括多於一個圖案化介電層（例如362a及362b）。基於電路設計要求，第二電路圖案364可包括多於一個圖案化導電層（例如364a及364b）。第二圖案化介電層362的材料及第二電路圖案364的材料可分別與第一圖案化介電層312的材料及第一電路圖案314的材料相似，因此本文中不再對其予以贅述。
在一些實施例中，第二重佈線結構360可使用至少以下步驟形成。舉例來說，在絕緣密封體350的頂表面350a、導電元件320的頂表面320a及半導體晶片330的頂表面330a之上形成具有開口的圖案化介電層362a。圖案化介電層362a的開口可暴露出半導體晶片330的導電接墊334的部分及導電元件320的頂表面320a的部分。接下來，在圖案化介電層362a上形成且在圖案化介電層362a的開口中形成導電材料以物理性地接觸半導體晶片330的導電接墊334及導電元件320。舉例來說，可使用沉積製程（例如濺鍍、鍍覆等）或其他合適的方法來形成導電材料。隨後，移除形成在圖案化介電層362a上的導電材料的部分以形成圖案化導電層364a。接下來，在圖案化介電層362a之上形成圖案化介電層362b以覆蓋圖案化導電層364a。圖案化介電層362b可具有暴露出圖案化導電層364a的至少部分的開口。隨後，在圖案化介電層362b上形成且在圖案化介電層362b的開口中形成圖案化導電層364b以物理性地接觸被圖案化介電層362b暴露出的圖案化導電層364a。導電材料的嵌入在圖案化介電層（例如362a、362b）中且連接到導電元件320及圖案化導電層364a的部分可被稱為導通孔。形成在圖案化介電層（例如362a、362b）上的導電材料的部分可包括導電線、連接墊或其他導電特徵。在一些實施例中，圖案化導電層364b的部分可被稱為凸塊下金屬（under-ball metallurgy，UBM）圖案以用於後續植球製程（ball-mounting process）。在一些替代實施例中，圖案化導電層364b包括連接墊（未示出）以對電子元件（例如電容器、電阻器、電感器等）進行結合。
在一些實施例中，考慮到在結構中的放置方式，電性耦合到半導體晶片330的第一重佈線結構310可被稱為背側重佈線結構（backside redistribution structure），電性連接到半導體晶片330的第二重佈線結構360可被稱為前側重佈線結構。在一些實施例中，由於第一重佈線結構310及第二重佈線結構360對半導體晶片330的電訊號進行重新佈線且在半導體晶片330的範圍之外進行重新佈線，因此第一重佈線結構310及第二重佈線結構360可被稱為扇出型（fan-out）重佈線結構。在一些實施例中，從半導體晶片330輸出的訊號可按順序經由第二電路圖案364的部分、導電元件320的部分及第一電路圖案314的部分進行傳輸，第二電路圖案364的所述部分、導電元件320的所述部分及第一電路圖案314的所述部分可被統稱為饋線。在一些替代實施例中，在導電元件320旁邊可形成附加的TIV（未示出）以對第二重佈線結構360的第二電路圖案364進行電性連接，可對這些附加的TIV進行排列以形成偶極天線（dipole antenna）。
繼續參照圖1J，導電端子370可形成在第二電路圖案364的被第二圖案化介電層362的圖案化介電層362b暴露出的圖案化導電層364b上，以藉由第二重佈線結構360對半導體晶片330進行電性連接。在一些實施例中，導電端子370由具有低電阻率的導電材料製成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金）。導電端子370可包含焊料球、球柵陣列（ball grid array，BGA）球或形成為其他形狀的其他合適的導電材料。舉例來說，導電端子370可藉由植球製程（ball placement process）及/或回焊製程（reflow process）設置在圖案化導電層364b的UBM圖案上。應注意，導電端子370的數目不受圖1G中呈現的例示所限制。在一些實施例中，形成在核心介電層110B的第二表面110B2上的結構可被視為晶片封裝CP1。核心介電層110B可夾置在天線封裝AP1與晶片封裝CP1之間，第一重佈線結構310的第一電路圖案314可定位在晶片封裝CP1的最外側OS處以直接接觸核心介電層110B。在形成晶片封裝CP1之後，可執行單體化製程以沿切割道（scribe line）SL對晶片封裝CP1、核心介電層110B及天線封裝AP1進行切割。
參照圖1K，在執行單體化製程之後，包括晶片封裝CP1、核心介電層110B及天線封裝AP1的結構被切割成多個電子裝置10。由於第一電路圖案314及天線圖案APN1的形成是在核心介電層110B上直接執行，因此可維持高的加工精度。在一些實施例中，電子裝置10還可安裝有附加的晶片封裝、封裝基板、印刷電路板或其他電子裝置，以基於需求而藉由導電端子370及/或其他附加的導電性連接件來形成堆疊封裝（package-on-package，PoP）結構。
圖5A到圖5B是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。在所有圖式中，相同或相似的標號代表相同或相似的元件且不再對其予以贅述。參照圖5A，在一些實施例中，複合結構100’的核心介電層110D包括多個子層。舉例來說，核心介電層110D包括至少一個第一子層（例如110D1、110D2）以及連接到第一子層的第二子層110D3。舉例來說，核心介電層110D包括分別連接到第一導電層110A及第二導電層110C的第一子層110D1及110D2。第二子層110D3可夾置在第一子層110D1與第一子層110D2之間。在一些實施例中，第二子層110D3比第一子層110D1及110D2厚。在一些實施例中，第一子層110D1及110D2可改善與第一子層110D1及110D2物理性地接觸的層之間的黏合力。舉例來說，第二子層110D3具有比第一子層110D1及110D2的黏合力低的黏合力。第一子層（例如110D1、110D2）的材料可包括聚氨酯、環氧樹脂、其組合等。核心介電層110D以及第一導電層110A及/或第二導電層110C可藉由第一子層（例如110D1、110D2）黏合到彼此。應注意，圖5A僅用作示例性實例，複合結構的核心介電層可包括更多子層或更少子層，本公開並非僅限於此。複合結構100’可用於與圖1B到圖1J中的說明相似的後續加工步驟，為簡潔起見不再對其予以贅述。
參照圖5B，提供電子裝置20。藉由第一導電層110A形成的第一重佈線結構310的第一電路圖案314’可位在晶片封裝CP1的最外側處且直接連接到核心介電層110D的第一子層110D1。藉由第二導電層110C形成的天線圖案APN1’可位在天線封裝AP1的最外側處且直接連接到核心介電層110D的第一子層110D2。在一些實施例中，天線圖案APN1’以陣列的形式在半導體晶片330的預期位置內排列在核心介電層110D上。
圖6A到圖6C是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。前面的製程可與圖1A到圖1E中的說明相似且為簡潔起見不再對其予以贅述。參照圖6A，在第二導電層110C之上形成第一圖案化介電層312之後，可將至少一個導電元件420結合到第一圖案化介電層312的開口312a中的一者內的第二導電層110C。導電元件420可不直接接觸第一圖案化介電層312。舉例來說，導電元件420藉由導電接點422安裝在第二導電層110C上。
在一些實施例中，預形成上面有導電材料的導電元件420。舉例來說，導電元件420可形成為T形柱，所述T形柱的底部區段被焊料材料覆蓋。在替代實施例中，預形成導電元件420且可將焊料材料點（dispense）在第二導電層110C的預定位置上。導電材料可包括高Pb材料、Sn系焊料、無鉛焊料或其他合適的導電材料。在將導電元件420設置在第二導電層110C上之後，可執行焊接製程（soldering process）及選擇性的回焊製程（reflow process）以形成導電接點422。在一些實施例中，導電接點422可增強導電元件420與第二導電層110C之間的黏合力。在一些實施例中，可在導電接點422與第二導電層110C及/或導電元件420之間的介面處形成金屬間化合物層（inter-metallic compound layer）（未示出）。在替代實施例中，省略導電接點422，可藉由直接金屬對金屬結合（metal-to-metal bonding）而將導電元件420連接到第二導電層110C。
參照圖6B，在形成導電元件420之後，使用第一圖案化介電層312作為遮罩將第二導電層110C圖案化，以形成第一電路圖案314。第二導電層110C的移除製程可與圖1G中的說明相似，為簡潔起見不再對其予以贅述。在形成第一重佈線結構310的第一電路圖案314之後，後續步驟（例如具有貼合層340的半導體晶片330的配置、絕緣密封體350、第二重佈線結構360、導電端子370的形成以及單體化）可與圖1H到圖1J中的說明相似，因此本文中不再對其予以贅述。
參照圖6C，在執行單體化製程之後，形成電子裝置30。舉例來說，電子裝置30的晶片封裝CP2包括嵌入在絕緣密封體350中的導電元件420。導電元件420可藉由導電接點422貼合到第一電路圖案314以電性耦合到半導體晶片330，從而實現製程簡化並降低製造成本。
圖7A到圖7I是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。參照圖7A，可將複合結構100的第一導電層110A薄化以形成薄化的第一導電層110A’。舉例來說，可採用蝕刻製程或其他合適的技術來將第一導電層110A的厚度減小到所期望的厚度。在後續加工之前對薄化的第一導電層110A’的表面可選地執行清潔製程（cleaning process）。
參照圖7B及圖7C，可在薄化的第一導電層110A’之上形成具有至少一個開口OP2的圖案化犧牲層PS1，並且可在圖案化犧牲層PS1的開口OP2內形成導電材料CM2（例如金屬，如銅、金、鎢、鋁等）以覆蓋薄化的第一導電層110A’。舉例來說，導電材料CM2可藉由鍍覆（例如電鍍或無電鍍覆）等形成。可採用其他方法，例如濺鍍、蒸鍍或其他合適的沉積製程。接下來，可使用與圖1G中所闡述的圖案化犧牲層PS相同的方法或相似的方法來移除圖案化犧牲層PS1。隨後，可使用適合的蝕刻製程（例如藉由濕蝕刻或乾蝕刻）來移除薄化的第一導電層110A’的被導電材料CM2暴露出的部分以形成經處理的第一導電層110A’’。經處理的第一導電層110A’’可暴露出核心介電層110B的第一表面110B1。經處理的第一導電層110A’’的其餘部分及導電材料CM2形成如圖7C中所示的天線圖案APN2。在一些實施例中，藉由鍍覆形成的天線圖案APN2可滿足先進技術的高速及高頻要求。在一些實施例中，天線圖案APN2包括導電材料CM2與經處理的第一導電層110A’’之間的介面IN。在一些替代實施例中，可不存在導電材料CM2與薄化的第一導電層110A’之間的介面IN。因此，圖7C中的介面IN繪示為虛線以表示可存在或可不存在介面IN且為簡單起見在下圖呈現的例示中省略介面IN。
參照圖7D及圖7E，可在核心介電層110B的第一表面110B1之上形成保護層220以密封天線圖案APN2，以形成天線封裝AP2。保護層220的形成製程可與圖1D中的說明相似，本文中不再對其予以贅述。隨後，可將所述結構翻倒（例如上下翻轉）且可藉由蝕刻製程或其他合適的技術將第二導電層110C薄化以形成薄化的第二導電層110C’。舉例來說，將第二導電層110C薄化成介於約3µm到約12µm的範圍內的期望厚度。
參照圖7F，可在核心介電層110B的第二表面110B2之上形成第一重佈線結構510。舉例來說，第一重佈線結構510包括至少一個第一圖案化介電層512及至少一個第一電路圖案514。在一些實施例中，在將第二導電層110C薄化之後，將薄化的第二導電層110C’的至少部分移除以形成第一電路圖案514。舉例來說，在薄化的第二導電層110C’之上形成具有預定圖案的圖案化犧牲層（未示出）且可暴露出薄化的第二導電層110C’的至少部分。接下來，使用可適合的蝕刻製程或其他合適的技術來移除薄化的第二導電層110C’的被圖案化犧牲層暴露出的部分。隨後，移除圖案化犧牲層，接著經處理的第二導電層110C’’保留在核心介電層110B上以形成第一電路圖案514。第一電路圖案514可暴露出核心介電層110B的第二表面110B2的至少部分。
在一些實施例中，在形成第一電路圖案514之後，在第一電路圖案514之上形成包括至少一個開口512a的第一圖案化介電層512。舉例來說，使用CVD、PVD、ALD、旋轉塗佈製程、其組合等在第一電路圖案514之上形成介電材料（例如PI、PBO、BCB等）。隨後，可藉由顯影、蝕刻、雷射鑽孔製程（laser drilling process）或其他合適的製程來將介電材料圖案化以形成具有開口512a的第一圖案化介電層512，以暴露出第一電路圖案514的至少部分。在一些實施例中，第一圖案化介電層512的部分可形成在第一電路圖案514中以物理性地接觸核心介電層110B的第二表面110B2。在一些其他實施例中，在形成第一圖案化介電層512之後，可在第一圖案化介電層512之上以及第一圖案化介電層512的開口512a中形成圖案化導電層（未示出）。接下來，可在圖案化導電層之上形成圖案化介電層（未示出），以形成如電路設計所需的多層式第一重佈線結構510。可基於需求來選擇圖案化導電層及圖案化介電層的數目，圖案化導電層及圖案化介電層的數目在本公開中不受限制。
參照圖7G，在形成第一重佈線結構510之後，可在第一重佈線結構510上形成導電元件520。在一些實施例中，為形成導電元件520，可在第一重佈線結構510之上形成具有至少一個開口的圖案化犧牲層（未示出）且圖案化犧牲層的開口可與第一圖案化介電層512的開口512a連通。隨後，可在圖案化犧牲層的開口中沉積導電材料（未示出）以直接接觸第一電路圖案514。之後，可移除圖案化犧牲層以將導電材料保留在第一重佈線結構510上，以形成電性連接且物理性地連接到第一電路圖案514的導電元件520。在替代實施例中，圖6A中所闡述的導電元件可用於形成在第一重佈線結構510上。
參照圖7H，在形成導電元件520之後，可在第一重佈線結構510上設置半導體晶片330。在一些實施例中，半導體晶片330設置有貼合層340’。在設置半導體晶片330之後，貼合層340’將半導體晶片330的背面330r黏合到第一圖案化介電層512。第一重佈線結構510的設置有半導體晶片330的區域可實質上為平的，而不具有暴露出核心介電層110B的任何開口，以使貼合層340’不具有接觸第一電路圖案514及核心介電層110B的突出部分。在設置半導體晶片330之後，後續步驟（例如絕緣密封體350、第二重佈線結構360、導電端子370的形成以及單體化）可與圖1I及圖1J中的說明相似，因此本文中不再對其予以贅述。
參照圖7I，在執行單體化製程之後，形成電子裝置40。舉例來說，電子裝置40的晶片封裝CP3包括藉由經處理的第一導電層110A’’（圖7B中所示）形成的天線圖案APN2及晶片封裝CP3的藉由經處理的第二導電層110C’’形成的第一電路圖案514，從而實現製程簡化並降低製造成本。
圖8A到圖8E是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。參照圖8A及圖8B，可暴露出核心介電層110B的第一表面110B1。舉例來說，在提供複合結構100之後，可移除第一導電層110A以暴露出第一表面110B1。在替代實施例中，複合結構可設置有單側導電層。
天線圖案APN3可由導電膏（例如銅膏、銀膏或其他合適的金屬膏）製成且可藉由印刷製程（例如網板印刷製程（screen printing process）或鋼板印刷製程（stencil printing process））形成。舉例來說，可在核心介電層110B的第一表面110B1上方放置具有至少一個孔隙Ma的遮罩板M（例如鋼板或網板）。隨後，可將導電膏藉由遮罩板M的孔隙Ma塗到第一表面110B1上以形成天線圖案APN3。導電膏至少包括混合有黏合劑（binder）的導電顆粒。舉例來說，導電顆粒可稀疏地分佈在黏合劑中。在一些實施例中，執行固化製程（curing process）來使塗附的導電膏硬化以形成天線圖案APN3。在一些實施例中，固化製程之後的天線圖案APN3可具有梯形輪廓。舉例來說，天線圖案APN3包括接觸核心介電層110B的第一表面110B1的第一表面S1a’以及與第一表面S1a’相對的第二表面S2a’且第一表面S1a’的表面積大於第二表面S2a’的表面積。藉由印刷形成的天線圖案APN3可導致不均勻的厚度。舉例來說，如圖8B中所示，天線圖案APN3的第二表面S2a’可為粗糙的且可為不光滑的。
參照圖8C及圖8D，可在核心介電層110B的第一表面110B1之上形成保護層220以密封天線圖案APN3，以形成天線封裝AP3。保護層220的形成製程可與圖1D中的說明相似，本文中不再對其予以贅述。隨後，可將所述結構翻倒且可將第二導電層110C薄化及圖案化以形成第一電路圖案514。第一電路圖案514的形成製程可與圖7E及圖7F中的說明相似，本文中不再對其予以贅述。在形成第一電路圖案514之後，後續步驟（例如晶片封裝CP3的其餘元件的形成及單體化）可與圖7F及圖7H中的說明相似，因此本文中不再對其予以贅述。
參照圖8E，在執行單體化製程之後，形成電子裝置50。在一些實施例中，電子裝置50的藉由印刷形成的天線圖案APN3的厚度均勻性低於晶片封裝CP3的第二重佈線結構360的藉由鍍覆形成的第二電路圖案364的厚度均勻性。在一些實施例中，天線圖案APN3的厚度均勻性低於第一重佈線結構510的第一電路圖案514的厚度均勻性。天線圖案APN3的表面粗糙度可大於第二電路圖案364或可大於第一電路圖案514。
圖9A到圖9G是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。圖9A到圖9G中所示的製造方法可被視為先形成晶片封裝的方法。參照圖9A及圖9B，可將複合結構100的第二導電層110C薄化以形成薄化的第二導電層110C’。接下來，可將薄化的第二導電層110C’圖案化以形成第一電路圖案514，並在第一電路圖案514之上形成第一圖案化介電層512，以形成第一重佈線結構510。隨後，在第一重佈線結構510上形成導電元件520以對第一電路圖案514進行電性連接。第一重佈線結構510及導電元件520的形成製程可與圖7E到圖7G中的說明相似，因此本文中不再對其予以贅述。
參照圖9C及圖9D，在形成導電元件520之後，後續步驟（例如半導體晶片330的配置、絕緣密封體350及第二重佈線結構360的形成）可與圖7G及圖7H中的說明相似，因此本文中不再對其予以贅述。在形成第二重佈線結構360之後，可使用層壓、旋轉塗佈或適用的技術在第二重佈線結構360之上形成犧牲保護層SP。在一些實施例中，犧牲保護層SP包含離型材料，例如光熱轉換（light-to-heat-conversion，LTHC）離型塗佈膜及相關的黏合劑（associated adhesive）膜，以在後續製程中增強對第二重佈線結構360的離型性（releasibility）。在一些實施例中，犧牲保護層SP包含剛性材料以在後續加工期間提供結構支撐。接下來，如圖9D中所示，可將所述結構翻倒以將第一導電層110A薄化，以形成薄化的第一導電層110A’。
參照圖9E，可在核心介電層110B的第一表面110B1上形成天線圖案APN2。舉例來說，在形成薄化的第一導電層110A’之後，可在薄化的第一導電層110A’上形成導電材料，接著可將薄化的第一導電層110A’的被導電材料暴露出的部分移除以形成天線圖案APN2。接下來，可在核心介電層110B的第一表面110B1之上形成保護層220以密封天線圖案APN2，而形成天線封裝AP2。天線封裝AP2的形成製程可與圖7A到圖7D中的說明相似，因此本文中不再對其予以贅述。
參照圖9F及圖9G，在形成天線封裝AP2之後，可移除犧牲保護層SP以暴露出第二重佈線結構360。舉例來說，可施加合適的光照明（例如紫外光（ultra-violet light）、雷射輻照（laser irradiation）等）以降低或失去犧牲保護層SP的鍵合，以使犧牲保護層SP可與其餘結構分隔開。可利用其他移除製程（例如剝除、蝕刻）將犧牲保護層SP分隔開。在進行下一製程之前對第二重佈線結構360可選地執行清潔製程。
在第二重佈線結構360被暴露出之後，可執行與圖1J及圖1K中的說明相似的後續步驟（例如導電端子370的形成及單體化），本文中不再對其予以贅述。在替代實施例中，在形成犧牲保護層SP之前，可在第二重佈線結構360上形成導電端子370，接著可將所述結構翻倒以放置在犧牲保護層SP（例如固持條帶（holding tape）等）上，以對第一導電層110A執行製程。在執行單體化製程之後，如圖9G中所示形成包括天線封裝AP2及晶片封裝CP3的電子裝置60。
圖10A到圖10C是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。前面的製程可與圖9A到圖9D中的說明相似，為簡潔起見不再對其予以贅述。參照圖10A，在以犧牲保護層SP覆蓋第二重佈線結構360之後，將所述結構上下翻轉以移除第一導電層110A且暴露出核心介電層110B的第一表面110B1。接下來，可在核心介電層110B的第一表面110B1上方放置具有孔隙Ma的遮罩板M，接著可藉由遮罩板M的孔隙Ma將導電膏塗到第一表面110B1上，以形成天線圖案APN3。天線圖案APN3的形成製程可與圖8A及圖8B中的說明相似，因此本文中不再對其予以贅述。
參照圖10B及圖10C，在形成天線圖案APN3之後，可在核心介電層110B的第一表面110B1之上形成保護層220以密封天線圖案APN3，以形成天線封裝AP3。隨後，可移除犧牲保護層SP以暴露出第二重佈線結構360。犧牲保護層SP的移除製程可與圖9F中的說明相似，因此本文中不再對其予以贅述。在暴露出第二重佈線結構360之後，可在第二重佈線結構360上形成導電端子370以進行進一步電性連接。隨後，可執行單體化製程以形成如圖10C中所示的包括天線圖案APN3及晶片封裝CP3的電子裝置70。
根據一些實施例，所述電子裝置包括晶片封裝、設置在晶片封裝上的核心介電層、以及設置在與晶片封裝相對的核心介電層上的天線圖案。晶片封裝包括半導體晶片、密封半導體晶片的絕緣密封體、以及電性耦合到半導體晶片的重佈線結構。重佈線結構包括位在晶片封裝的最外側處的第一電路圖案以及設置在第一電路圖案與絕緣密封體之間的圖案化介電層。核心介電層接觸第一電路圖案。核心介電層與圖案化介電層具有不同的材料。天線圖案電性耦合到晶片封裝。
在一些實施例中，所述天線圖案是錐形的，所述天線圖案的第一表面包括比第二表面的寬度大的寬度，所述天線圖案的與所述第二表面相對的所述第一表面接觸所述核心介電層。在一些實施例中，所述第一電路圖案是錐形的，所述第一電路圖案的第三表面包括比第四表面的寬度大的寬度，所述第一電路圖案的與所述第四表面相對的所述第三表面連接到所述核心介電層。在一些實施例中，所述的電子裝置還包括保護層，其設置在所述核心介電層上且密封所述天線圖案。在一些實施例中，所述的電子裝置還包括圖案化遮罩，其覆蓋所述天線圖案，其中所述天線圖案包括底切。在一些實施例中，所述晶片封裝還包括貼合層，其設置在所述半導體晶片與所述重佈線結構之間，包括嵌入在所述重佈線結構中並接觸所述核心介電層的突出部分。在一些實施例中，所述晶片封裝還包括導電元件，其設置在所述重佈線結構上，嵌入在所述絕緣密封體中且電性耦合到所述半導體晶片、以及導電接點，其連接到所述導電元件及所述重佈線結構的所述第一電路圖案。在一些實施例中，所述晶片封裝還包括第二電路圖案，其設置在所述半導體晶片及所述絕緣密封體上且位於與所述重佈線結構相對，其中所述天線圖案的厚度均勻性低於所述晶片封裝的所述第二電路圖案的厚度均勻性。在一些實施例中，所述核心介電層包括第一子層，其連接到所述天線圖案及所述晶片封裝的所述第一電路圖案中的至少一者、以及第二子層，其連接到所述第一子層且包括比所述第一子層的黏合力低的黏合力。
根據一些實施例，一種製造電子裝置的方法包括至少以下步驟。提供具有兩個導電層的核心介電層，所述兩個導電層形成在核心介電層的兩個相對表面上。移除所述兩個導電層中的每一者的至少部分，以在核心介電層的所述兩個相對表面處形成天線圖案以及晶片封裝的電路圖案。
在一些實施例中，在提供具有所述兩個導電層的所述核心介電層之後，形成圖案化遮罩以覆蓋所述兩個導電層中的一者，以及移除所述兩個導電層中的所述一者的被所述圖案化遮罩暴露出的部分以形成具有底切的所述天線圖案。在一些實施例中，在提供具有所述兩個導電層的所述核心介電層之後，在所述兩個導電層中的一者上形成圖案化介電層，其中所述圖案化介電層暴露出所述兩個導電層中的所述一者的部分，以及移除所述兩個導電層中的所述一者的所述部分以形成所述晶片封裝的所述電路圖案，其中所述電路圖案包括連接到所述圖案化介電層及所述核心介電層的傾斜側壁。在一些實施例中，在形成所述電路圖案之後，在與所述電路圖案相對的所述圖案化介電層上設置帶有貼合層的半導體晶片，其中所述貼合層的部分延伸以穿過所述圖案化介電層及所述電路圖案以接觸所述核心介電層。在一些實施例中，移除所述兩個導電層中的每一者的至少所述部分包括移除所述兩個導電層中的一者以暴露出所述核心介電層的表面，以及在所述核心介電層的所述表面上印刷導電膏以形成所述天線圖案。在一些實施例中，所述的方法還包括在移除所述兩個導電層中的每一者的至少所述部分之前將所述兩個導電層中的一者薄化。在一些實施例中，形成所述天線圖案包括在所述薄化之後形成導電材料以覆蓋所述兩個導電層中的所述一者的部分，以及移除所述兩個導電層中的所述一者的被所述導電材料暴露出的其餘部分以形成所述天線圖案。在一些實施例中，所述的方法還包括在移除所述兩個導電層中的每一者的至少部分之前在所述核心介電層上提供對準標記，其中在形成所述天線圖案及所述電路圖案中的一者之後，採用所述對準標記來移除相對於所述核心介電層的所述兩個導電層中的另一者的至少部分。
根據一些實施例，一種製造電子裝置的方法包括至少以下步驟。形成複合結構，其中所述複合結構包括核心介電層、第一導電層及第二導電層。核心介電層包括第一表面、與第一表面相對的第二表面以及對準標記。第一導電層形成在核心介電層的第一表面上且第二導電層形成在核心介電層的第二表面上。將第一導電層及第二導電層圖案化以藉由對準標記分別形成天線圖案及電路圖案。密封天線圖案以形成天線封裝。密封以陣列形式排列在電路圖案上的多個半導體晶片以形成晶片封裝，其中半導體晶片電性耦合到電路圖案及天線圖案。將天線封裝、晶片封裝及設置在天線封裝與晶片封裝之間的核心介電層切割成多個電子裝置。
在一些實施例中，圖案化所述第一導電層包括在所述第一導電層上形成圖案化遮罩，其中所述圖案化遮罩暴露出所述第一導電層的部分，以及移除所述第一導電層的所述部分以形成具有第一底切的所述天線圖案。在一些實施例中，圖案化所述第二導電層包括在所述第二導電層上形成圖案化介電層，其中所述圖案化介電層暴露出所述第二導電層的部分，以及移除所述第二導電層的所述部分以形成具有第二底切的所述電路圖案。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30、40、50、60、70‧‧‧電子裝置 100、100’‧‧‧複合結構 110A‧‧‧第一導電層 110A’‧‧‧薄化的第一導電層 110A’’‧‧‧經處理的第一導電層 110B‧‧‧核心介電層 110B1、314a、S1a、S1a’‧‧‧第一表面 110B2、314b、S2a、S2a’‧‧‧第二表面 110B3、314c、S3a‧‧‧側壁 110C‧‧‧第二導電層 110C’‧‧‧薄化的第二導電層 110C’’‧‧‧經處理的第二導電層 110D‧‧‧核心介電層 110D1、110D2‧‧‧第一子層 110D3‧‧‧第二子層 210‧‧‧圖案化遮罩 210a、312a、512a、OP、OP2‧‧‧開口 210W、312w、314aw、314bw、W1a、W2a‧‧‧寬度 220‧‧‧保護層 310‧‧‧第一重佈線結構 312、512‧‧‧第一圖案化介電層 314、314’、514‧‧‧第一電路圖案 320、420、520‧‧‧導電元件 320a、330a、350a‧‧‧頂表面 330‧‧‧半導體晶片 330r‧‧‧背面 332‧‧‧半導體基板 334‧‧‧導電接墊 336‧‧‧鈍化層 336a‧‧‧接觸開口 340、340’‧‧‧貼合層 340a‧‧‧第一部分 340b‧‧‧第二部分 340c‧‧‧第三部分 350‧‧‧絕緣密封體 360‧‧‧第二重佈線結構 362‧‧‧第二圖案化介電層 362a、362b‧‧‧圖案化介電層 364‧‧‧第二電路圖案 364a、364b‧‧‧圖案化導電層 370‧‧‧導電端子 422‧‧‧導電接點 510‧‧‧第一重佈線結構 AM‧‧‧對準標記 AP1、AP2、AP3‧‧‧天線封裝 APN1、APN1’、APN2、APN3‧‧‧天線圖案 CM、CM2‧‧‧導電材料 CP1、CP2、CP3‧‧‧晶片封裝 IN‧‧‧介面 M‧‧‧遮罩板 Ma‧‧‧孔隙 OF‧‧‧疊對偏移 OS‧‧‧最外側 PS、PS1‧‧‧圖案化犧牲層 UC1、UC2‧‧‧底切 SL‧‧‧切割道 SP‧‧‧犧牲保護層 θ1、θ2‧‧‧側壁內角
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。 圖1A到圖1K是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。 圖2A是根據本公開一些實施例的核心介電層的周邊區的示意性剖視圖。 圖2B是根據本公開一些實施例的核心介電層的示意性俯視圖。 圖3是根據本公開一些實施例的半導體晶片及導電元件的示意性俯視圖。 圖4是根據本公開一些實施例的核心介電層、天線圖案及晶片封裝的電路圖案的放大示意性剖視圖。 圖5A到圖5B是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。 圖6A到圖6C是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。 圖7A到圖7I是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。 圖8A到圖8E是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。 圖9A到圖9G是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。 圖10A到圖10C是根據本公開一些實施例的電子裝置的製造方法中各個階段的示意性剖視圖。
10‧‧‧電子裝置
110B‧‧‧核心介電層
220‧‧‧保護層
310‧‧‧第一重佈線結構
320‧‧‧導電元件
330‧‧‧半導體晶片
340‧‧‧貼合層
350‧‧‧絕緣密封體
360‧‧‧第二重佈線結構
370‧‧‧導電端子
AP1‧‧‧天線封裝
APN1‧‧‧天線圖案
CP1‧‧‧晶片封裝

Claims (1)

  1. 一種電子裝置，包括： 晶片封裝，包括： 半導體晶片； 絕緣密封體，密封所述半導體晶片；以及 重佈線結構，電性耦合到所述半導體晶片且包括： 第一電路圖案，位在所述晶片封裝的最外側處；以及 圖案化介電層，設置在所述第一電路圖案與所述絕緣密封體之間；以及 核心介電層，設置在所述晶片封裝上，接觸所述重佈線結構的所述第一電路圖案，其中所述核心介電層與所述重佈線結構的所述圖案化介電層具有不同的材料；以及 天線圖案，設置在與所述晶片封裝相對的所述核心介電層上且電性耦合到所述晶片封裝。
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