CN220155525U - 包括电感器的封装 - Google Patents

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Abstract

本实用新型提供一种包括电感器的封装，包括：第一重布线结构；晶粒，设置于第一重布线结构之上；模制材料，环绕晶粒；第二重布线结构，位于晶粒及模制材料之上；以及电感器，包括高导磁合金芯。高导磁合金芯嵌置于模制材料中，且高导磁合金芯包括在垂直方向上堆叠的交替层。在垂直方向上堆叠的交替层包括：环氧树脂层；以及高导磁合金层，其中高导磁合金层中的每一者设置于环氧树脂层中的两个环氧树脂层之间。

Description

包括电感器的封装
技术领域
本实用新型实施例涉及一种包括电感器的封装。
背景技术
由于各种电子组件(例如，晶体管、二极体、电阻器、电容器等)的集成密度的不断提高，半导体行业已经历快速发展。在很大程度上，集成密度的提高源于最小特征尺寸(minimum feature size)的反复减小，此使得能够将更多的组件整合至给定的面积中。随着对日益缩小的电子装置的需求的增长，对于更小且更具创造性的半导体晶粒封装技术浮现需求。一个实例是将电感器整合于此种封装系统中。电感器可用于各种应用，例如电路中的滤波器、能量储存组件、用于降低电压的电抗器(reactor)、开关电流限制器(switchingcurrent limiter)或变压器。
实用新型内容
本实用新型的一态样提供一种包括电感器的封装。所述封装包括：第一重布线结构；晶粒，设置于第一重布线结构之上；模制材料，环绕晶粒；第二重布线结构，位于晶粒及模制材料之上；以及电感器，包括高导磁合金芯，其中高导磁合金芯嵌置于模制材料中，且其中高导磁合金芯包括多个在垂直方向上堆叠的交替层，多个在垂直方向上堆叠的交替层包括：多个环氧树脂层；以及多个高导磁合金层，其中所述多个高导磁合金层中的每一者设置于所述多个环氧树脂层中的两个环氧树脂层之间。
本实用新型的另一态样提供一种包括电感器的封装。所述封装包括：第一重布线结构；模制材料，位于第一重布线结构之上；晶粒，嵌置于模制材料中；第二重布线结构，位于晶粒及模制材料之上；以及电感器，包括：第一金属化图案，位于第一重布线结构中；导通孔，延伸穿过模制材料；第二金属化图案，位于第二重布线结构中；以及磁棒，在俯视图中具有闭合回路的形状，磁棒嵌置于模制材料中。
本实用新型的又一态样提供一种形成包括电感器的集成电路封装的方法。所述形成包括电感器的集成电路封装的方法包括：在载体之上形成第一重布线结构；在第一重布线结构之上形成多个导通孔；在第一重布线结构之上贴合第一晶粒；在第一重布线结构之上且邻近于第一晶粒贴合高导磁合金芯，其中高导磁合金芯包括具有闭合回路的形状的磁棒；以及在第一晶粒及高导磁合金芯之上形成第二重布线结构。
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出根据一些实施例的集成电路晶粒的剖视图。
图2至图16B示出根据一些实施例的用于形成封装组件的工艺期间的中间步骤的剖视图、俯视图及立体图。
图16C示出根据一些实施例的封装组件的立体图。
图16D示出根据一些实施例的不同类型电感器的电感相对于操作频率的迹线。
图16E示出根据一些实施例的不同类型电感器的电阻相对于操作频率的迹线。
图17A及图17B示出根据其他实施例的用于形成封装组件的工艺期间的中间步骤的剖视图及俯视图。
图18示出根据其他实施例的用于形成封装组件的工艺期间的中间步骤的俯视图。
图19示出根据其他实施例的用于形成封装组件的工艺期间的中间步骤的俯视图。
具体实施方式
以下揭露内容提供用于实施本实用新型的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本实用新型。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本实用新型可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于……之下(beneath)”、“位于……下方(below)”、“下部的(lower)”、“位于……上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外也囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
各种实施例提供形成集成电路封装的方法，所述集成电路封装包括具有磁性高导磁合金芯(permalloy core)的电感器。高导磁合金芯包括多个在垂直方向上堆叠的交替层，所述多个在垂直方向上堆叠的交替层包括多个高导磁合金层及多个环氧树脂层，进而使得所述多个高导磁合金层中的每一高导磁合金层设置于所述多个环氧树脂层中的两个环氧树脂层之间。高导磁合金芯可为被形成为闭合回路的形状(例如，具有环形回路形状(toroidal loop shape)、矩形回路形状或类似形状)的磁棒，或者可包括多个闭合回路。本文中所揭露的一或多个实施例的有利特征可包括高导磁合金芯的磁导率(magneticpermeability)提高，此会引起更高的电感。高导磁合金芯包括多个闭合回路也会容许电感进一步提高。此外，所揭露方法可提供更高效且紧凑的功率电感器，所述功率电感器可易于整合至现有工艺中，且以较低的制造成本提供改善的电感器效能，并改善空间利用率。
图1示出根据一些实施例的集成电路晶粒50的剖视图。集成电路晶粒50将在随后的处理中被封装以形成集成电路封装。集成电路晶粒50可为逻辑晶粒(例如，中央处理单元(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)、系统芯片(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器等)、存储器晶粒(例如，动态随机存取存储器(dynamic random access memory，DRAM)晶粒、静态随机存取存储器(static random access memory，SRAM)晶粒等)、电源管理晶粒(例如，电源管理集成电路(power management integrated circuit，PMIC)晶粒)、射频(radiofrequency，RF)晶粒、感测器晶粒、微机电系统(micro-electro-mechanical-system，MEMS)晶粒、信号处理晶粒(例如，数字信号处理(digital signal processing，DSP)晶粒)、前端晶粒(例如，模拟前端(analog front-end，AFE)晶粒)、高效能计算(high-performancecomputing，HPC)晶粒、人工智慧(artificial intelligence，AI)晶粒、自动晶粒(automotive die)、类似晶粒或其组合。
集成电路晶粒50可形成于晶圆中，所述晶圆可包括在随后的步骤中被单体化以形成多个集成电路晶粒的不同装置区。集成电路晶粒50可根据适用的制造工艺进行处理以形成集成电路。举例而言，集成电路晶粒50包括半导体基底52(例如经掺杂或未经掺杂的硅)或者绝缘体上半导体(semiconductor-on-insulator，SOI)基底的主动层。半导体基底52可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其组合。也可使用例如多层式基底(multi-layered substrate)或梯度基底(gradientsubstrate)等其他基底。半导体基底52具有有时称为前侧的主动表面(例如，图1中面朝上的表面)及有时称为背侧的非主动表面(例如，图1中面朝下的表面)。
半导体基底52的前表面处可形成有装置(以晶体管为代表)54。装置54可为主动装置(例如，晶体管、二极体等)、电容器、电阻器等。半导体基底52的前表面之上有层间介电质(inter-layer dielectric，ILD)56。ILD 56环绕装置54且可覆盖装置54。ILD 56可包括由例如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-SilicateGlass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未经掺杂的硅酸盐玻璃(undoped Silicate Glass，USG)或类似物等材料形成的一或多个介电层。
导电插塞58延伸穿过ILD 56，以电性耦接及实体耦接装置54。举例而言，当装置54是晶体管时，导电插塞58可耦接晶体管的栅极及源极/漏极区。导电插塞58可由钨、钴、镍、铜、银、金、铝、类似材料或其组合形成。ILD 56及导电插塞58之上有内连线结构60。内连线结构60对装置54进行内连以形成集成电路。内连线结构60可由例如ILD 56上的介电层中的金属化图案形成。金属化图案包括形成于一或多个低介电常数(low-k)介电层中的金属线及通孔。内连线结构60的金属化图案通过导电插塞58电性耦合至装置54。
集成电路晶粒50还包括进行外部连接的接垫62，例如铝接垫。接垫62位于集成电路晶粒50的主动侧上，例如位于内连线结构60中及/或内连线结构60上。集成电路晶粒50上(例如内连线结构60的部分及接垫62的部分上)有一或多个钝化膜64。开口穿过钝化膜64延伸至接垫62。例如导电柱(例如，由例如铜等金属形成)等晶粒连接件66延伸穿过钝化膜64中的开口，并实体耦合至及电性耦合至接垫62中相应的接垫62。晶粒连接件66可通过例如镀覆或类似工艺形成。晶粒连接件66对集成电路晶粒50的相应集成电路进行电性耦合。
可选地，接垫62上可设置有焊料区(例如，焊料球或焊料凸块)。焊料球可用于对集成电路晶粒50实行晶片探针(chip probe，CP)测试。可对集成电路晶粒50实行CP测试，以判断集成电路晶粒50是否是已知良好晶粒(known good die，KGD)。因此，仅集成电路晶粒50(其为KGD)经历随后的处理并被封装，且未通过CP测试的晶粒未被封装。在测试之后，可在随后的处理步骤中移除焊料区。
集成电路晶粒50的主动侧上(例如钝化膜64及晶粒连接件66上)可有(或者可没有)介电层68。介电层68在侧向上包封晶粒连接件66，且介电层68与集成电路晶粒50在侧向上相连。最初，介电层68可掩埋晶粒连接件66，进而使得介电层68的最顶表面位于晶粒连接件66的最顶表面上方。在其中晶粒连接件66上设置有焊料区的一些实施例中，介电层68也可掩埋焊料区。作为另外一种选择，可在形成介电层68之前移除焊料区。
介电层68可为：聚合物，例如聚苯并噁唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide，PI)、苯并环丁烯(benzocyclobutene，BCB)或类似聚合物；氮化物，例如氮化硅或类似氮化物；氧化物，例如氧化硅、PSG、BSG、BPSG或类似氧化物；类似材料；或者其组合。介电层68可例如通过旋转涂布(spin coating)、叠层、化学气相沉积(chemical vapordeposition，CVD)或类似工艺形成。在一些实施例中，在集成电路晶粒50的形成期间，晶粒连接件66通过介电层68暴露出。在一些实施例中，晶粒连接件66保持被掩埋，并在用于封装集成电路晶粒50的随后的工艺期间被暴露出。暴露出晶粒连接件66可移除晶粒连接件66上可能存在的任何焊料区。
图2至图16C示出根据一些实施例的用于形成第一封装组件100的工艺期间的中间步骤的剖视图。示出第一封装区100A及第二封装区100B，且集成电路晶粒50中的一或多者被封装以在第一封装区100A及第二封装区100B中的每一者中形成集成电路封装。集成电路封装也可称为集成扇出型(integrated fan-out，InFO)封装。
图2及图3示出在载体基底102之上形成背侧重布线结构105。在所示实施例中，背侧重布线结构105包括介电层106、介电层108及位于介电层108中的下部重布线层(redistribution layer，RDL)110(有时称为金属化图案)。
在图2中，提供载体基底102，且在载体基底102上形成释放层104。载体基底102可为玻璃载体基底、陶瓷载体基底或类似基底。载体基底102可为晶圆，进而使得可在载体基底102上同时形成多个封装。
释放层104可由聚合物系材料形成，所述聚合物系材料可与载体基底102一起被从将在随后的步骤中形成的上覆结构移除。在一些实施例中，释放层104为当受热时会失去其粘合性质的环氧树脂系热释放材料，例如光热转换(light-to-heat-conversion，LTHC)释放涂层。在其他实施例中，释放层104可为当暴露于紫外(ultra-violet，UV)光时会失去其粘合性质的UV胶。释放层104可作为液体被分配并被固化，可为叠层至载体基底102上的叠层膜(laminate film)，或者可为类似形式。释放层104的顶表面可被整平且可具有高的平坦程度。
仍然参照图2，在释放层104上形成介电层106。介电层106可为例如聚合物材料层，例如(比如)聚苯并噁唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)或电性绝缘的其他聚合物材料。可使用例如叠层、涂布(例如，旋转涂布)、化学气相沉积(CVD)或类似工艺等工艺来形成介电层106。在一些实施例中，介电层106可包含玻璃、旋涂玻璃(spin-on glass，SOG)、陶瓷、低温共烧陶瓷(low temperature co-fired ceramic，LTCC)、氧化硅、氮化硅、碳化硅、氮氧化硅或类似材料。
在图3中，通过最初形成由一或多个导电材料薄层构成的第一晶种层(未示出)而在介电层106的部分上形成下部重布线层(RDL)110，所述第一晶种层有助于在随后的处理步骤期间形成更厚的层。第一晶种层可包括使用例如溅镀、蒸镀、等离子体增强型化学气相沉积(Plasma Enhanced CVD，PECVD)或类似工艺等工艺形成的钛层或铜层。然后可使用例如旋转涂布技术形成光阻(也未示出)并对其进行图案化以覆盖第一晶种层。一旦光阻已形成并被图案化，便可在第一晶种层上形成导电材料。导电材料可为例如铜、钛、钨、铝、另一种金属、类似材料或其组合等材料。可通过例如电镀、无电镀覆或类似工艺等沉积工艺来形成所述导电材料。一旦导电材料已形成，便可通过适合的移除工艺(例如灰化(ashing)或化学剥除(chemical stripping))来移除光阻。另外，在移除光阻之后，可通过例如适合的湿法蚀刻工艺或干法蚀刻工艺来移除第一晶种层的由光阻覆盖的该些部分，所述湿法蚀刻工艺或所述干法蚀刻工艺可使用所述导电材料作为蚀刻罩幕。第一晶种层的剩余部分与导电材料形成下部重布线层(RDL)110。
在形成下部RDL 110之后，在介电层106及下部RDL 110之上形成介电层108。介电层108可为例如聚合物材料层，例如(比如)聚苯并噁唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)或电性绝缘的其他聚合物材料。可使用例如叠层、涂布(例如，旋转涂布)、化学气相沉积(CVD)或类似工艺等工艺来形成介电层108。在实施例中，介电层106与介电层108可包含不同的材料。在一些实施例中，介电层108可包含玻璃、旋涂玻璃(SOG)、陶瓷、低温共烧陶瓷(LTCC)、氧化硅、氮化硅、碳化硅、氮氧化硅或类似材料。可实行例如化学机械研磨(chemical mechanical polish，CMP)等平坦化步骤，以移除介电层108的位于下部RDL 110的顶表面之上的过量部分。因此，下部RDL 110的顶表面被暴露出，且与介电层108的顶表面齐平。在实施例中，下部RDL 110及介电层108的厚度T1可在介于5微米至50微米的范围内。
在图4中，在图3中所示结构之上(例如在介电层108及下部RDL 110之上)形成罩幕层112。罩幕层112可为干膜光阻或类似材料，且可使用旋涂工艺、叠层工艺或类似工艺来形成罩幕层112。在实施例中，可将罩幕层112形成为具有小于300微米的厚度。根据一些实施例，可使用可接受的显影及曝光技术来对罩幕层112进行图案化，以形成开口(或贯通孔(through hole))114，随后在所述开口中形成导电性通孔(electrically conductivevia)。当横跨绝缘层时，所述通孔可作为另外一种选择被称为柱或绝缘体穿孔(through-insulator-via，TIV)或TIV。罩幕层中的开口114可暴露出下部RDL 110的顶表面及/或介电层108的顶表面。
在图5中，在罩幕层112上及罩幕层112的开口114中(例如在开口114的底表面及侧壁上)形成晶种层116。金属晶种层116可包括例如由钛及铜构成的双层(例如，铜层位于钛层上)、单一铜层或其他适合的金属层，且可使用CVD工艺、原子层沉积(atomic layerdeposition，ALD)工艺或类似工艺来沉积。晶种层116可使用任何适合的厚度。举例而言，在一些实施例中，晶种层116可包括至少1000埃厚的钛层及至少5000埃厚的铜层。在其他实施例中，晶种层116可包括金属与厚度的其他组合。
在图6中，在晶种层116上及开口114中形成导电材料118，以便在开口114中进行填充。导电材料118可为通过电化学镀覆(electrochemical plating，ECP)工艺或类似工艺而形成的铜层或其他适合的金属。在ECP工艺期间，导电材料118既在侧向上沉积于开口114的侧壁上，也在垂直方向上沉积于开口114的底表面上。
在图7中，可实行平坦化步骤(例如化学机械研磨(CMP)或类似步骤)以移除晶种层116的位于罩幕层112之上的部分及导电材料118的位于罩幕层112之上的过量部分。开口114中剩余的导电材料118及晶种层116形成所述多个导通孔(conductive via)120。因此，在平坦化步骤之后，导电材料118的顶表面、晶种层116的顶表面及罩幕层112的顶表面齐平。
在图8中，在平坦化步骤之后，可使用适合的移除工艺(例如灰化或化学剥除)来移除罩幕层112。
在图9中，在介电层108及下部RDL 110之上形成介电层122。介电层122可为例如聚合物材料层，例如(比如)聚苯并噁唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)或电性绝缘的其他聚合物材料。可使用旋涂工艺或类似工艺来形成介电层122。使用旋涂工艺来形成介电层122使得介电层122的材料能够最初以液相形成于介电层108及下部RDL 110之上，而非形成于所述多个导通孔120的顶表面上。然后，可随后对介电层122进行固化。在实施例中，介电层122的厚度T2可在介于2微米至12微米的范围内。
在图10A至图10E中，使用例如拾取及放置工艺(pick and place process)、载体接合工艺(carrier bonding process)或类似工艺来将多个磁性螺线管高导磁合金芯(magnetic solenoid permalloy core)126及多个集成电路晶粒50贴合至介电层122的顶表面。在图10A至图10E中示出实例性载体接合工艺，但其他拾取及放置工艺也可用于放置高导磁合金芯126及集成电路晶粒50。在图10A中，示出载体基底80。载体基底80可包括硅系材料(例如硅基底(例如，硅晶圆)、玻璃材料、氧化硅)或其他材料(例如氧化铝、类似材料或者其组合)。载体基底80可包含透明材料(例如玻璃)或类似材料。在载体基底80上形成粘合层82，以有利于随后将载体基底80自第一封装组件100剥离。粘合层82可包含聚合物系材料，所述聚合物系材料可与载体基底80一起被自第一封装组件100移除。在一些实施例中，粘合层82可包含当受热时会失去其粘合性质的环氧树脂系热释放材料，例如光热转换(LTHC)释放涂层。在一些实施例中，粘合层82可包含当暴露于紫外(UV)光时会失去其粘合性质的UV胶。在形成粘合层82之后，可实行适合的固化工艺来使粘合层82硬化。
在图10B中，在粘合层82之上形成罩幕层(例如，光阻)。使用适合的显影及曝光技术对罩幕层进行图案化，以在罩幕层中形成暴露出粘合层82的顶表面的开口。然后，使用罩幕层作为蚀刻罩幕实行适合的蚀刻工艺(例如，非等向性蚀刻工艺)以部分地蚀刻粘合层82的被暴露出的部分。因此，粘合层82可包括具有不同厚度的区，且所述厚度可通过改变蚀刻工艺的参数来控制。在对粘合层82实行蚀刻工艺之后，可然后使用可接受的灰化或剥除工艺来移除罩幕层。尽管图10B示出具有两种不同厚度的粘合层82，然而可使用一或多种光刻及蚀刻工艺来对具有任何数目的不同厚度的粘合层82进行图案化。
在图10C中，使用例如拾取及放置工艺或者类似工艺将所述多个磁性螺线管高导磁合金芯126及所述多个集成电路晶粒50贴合至粘合层82的顶表面。将所述多个集成电路晶粒50贴合至粘合层82，进而使得所述多个集成电路晶粒50中的每一者的介电层68面对粘合层82。可在粘合层82的区上设置所述多个高导磁合金芯126，所述区具有较粘合层82的上面设置有所述多个集成电路晶粒50的区更大的高度。因此，所述多个高导磁合金芯126的最顶表面与所述多个集成电路晶粒50的最顶表面齐平。所述多个集成电路晶粒50及所述多个高导磁合金芯126也可包括晶粒贴合膜(die attach film，DAF)124，晶粒贴合膜(DAF)124设置于所述多个集成电路晶粒50的顶表面及所述多个高导磁合金芯126的顶表面上。DAF124可包含聚合物材料。在图10D中，然后将载体基底80及第一封装组件100运送至接合腔室(bond chamber)，在所述接合腔室中，将载体基底80定向成使所述多个高导磁合金芯126及所述多个集成电路晶粒50与所述多个导通孔120对准，进而使得所述多个高导磁合金芯126及所述多个集成电路晶粒50面对介电层122。将所述多个高导磁合金芯126及所述多个集成电路晶粒50压靠于介电层122上，以使用晶粒贴合膜(DAF)124将所述多个高导磁合金芯126及所述多个集成电路晶粒50耦合至介电层122。然后，在接合腔室中实行第一退火工艺，以引发DAF 124与介电层122的接合。因此，所述多个高导磁合金芯126及所述多个集成电路晶粒50被粘合至介电层122。第一退火工艺可在介于150℃至350℃的范围内的温度下实行，且持续时间在介于0.5小时至4小时的范围内。
在图10E中，然后实行对载体基底80的剥离，以将载体基底80自所述多个高导磁合金芯126及所述多个集成电路晶粒50拆离(或“剥离”)。根据一些实施例，所述剥离包括将光(例如激光或UV光)投射于粘合层82上，以使得粘合层82在光的热量下分解。然后可以机械方式移除载体基底80，从而留下接合至介电层122的所述多个高导磁合金芯126及所述多个集成电路晶粒50。在移除载体之后，可在介于150℃至350℃的范围内的温度下实行第二退火，且持续时间在介于0.5小时至4小时的范围内。第二退火会加强所述多个高导磁合金芯126与介电层122之间的接合。第二退火也会加强所述多个集成电路晶粒50与介电层122之间的接合。在其他实施例中，可在移除载体之前实行第二退火。尽管图10A至图10E示出使用载体基底80将所述多个高导磁合金芯126与所述多个集成电路晶粒50同时接合至介电层122的顶表面，然而可在将所述多个高导磁合金芯126接合至介电层122的顶表面之前或之后将所述多个集成电路晶粒50接合至介电层122的顶表面。在此种情形中，可利用第一载体基底来实行将所述多个集成电路晶粒50接合至介电层122的顶表面，且可利用不同于第一载体基底的第二载体基底来实行将所述多个高导磁合金芯126接合至介电层122的顶表面。
所述多个高导磁合金芯126中的每一者可包括磁棒(magnetic bar)，所述磁棒当在俯视图(例如，如图10G及图10H中所示)中观察时具有闭合回路的形状(例如，具有矩形形状的回路、正方形形状的回路、三角形形状的回路或环形形状的回路)，且被设置成使得所述闭合回路包围所述多个集成电路晶粒50中的至少一者的整个周界。所述多个高导磁合金芯126中的每一者被设置成使得高导磁合金芯126的内侧壁及外侧壁被所述多个导通孔120环绕。另外，所述多个高导磁合金芯126中的每一者被夹于位于高导磁合金芯126下方的下部RDL 110与位于高导磁合金芯126上方的随后形成的上部RDL 134(示出于图13中)之间。
图10F示出图10E所示区123的详细图，且示出所述多个高导磁合金芯126中的一者的一部分。如图10F中所示，所述多个高导磁合金芯126中的每一者包括磁棒，所述磁棒包括在垂直方向上堆叠的多个交替层。所述多个交替层包括高导磁合金层127及环氧树脂层125，进而使得每一高导磁合金层127设置于两个环氧树脂层125之间。在实施例中，所述多个高导磁合金芯126中的每一者包括至少八个高导磁合金层127。在其他实施例中，所述多个高导磁合金芯126中的每一者包括任意数目个高导磁合金层127。所述多个交替层中的最顶层及最底层是环氧树脂层125，且使用晶粒贴合膜(DAF)124将所述多个高导磁合金芯126贴合至介电层122。所述多个高导磁合金芯126也可随后被称为多个“叠层高导磁合金芯(laminated permalloy core)”。所述多个高导磁合金芯126中的每一者可包括被形成为呈闭合回路的形状(例如，具有环形形状的回路、矩形形状的回路、正方形形状的回路、三角形形状的回路或类似回路)的磁棒，或者可包括多个闭合回路。在一些实施例中，用语“高导磁合金”可被“钼高导磁合金(Mo-permalloy)”、“μ金属(Mumetal)”、“超高导磁合金(Ultraperm)”或“镍钼铁超导磁合金(Super-malloy)”代替。在一些实施例中，所述多个高导磁合金芯126中的每一者具有高磁导率。举例而言，在一些实施例中，所述多个高导磁合金芯126中的每一者的磁导率在介于1000微米至1,000,000微米的范围内。在一些实施例中，高导磁合金层127包含Ni、Fe、Co、Mo、Si、Nb、B或其组合。举例而言，每一高导磁合金层127可为由该些元素中的至少两者形成的合金。在其他实施例中，每一高导磁合金层127可为由以上所列出的材料及未列出的其他材料中的至少一者形成的合金。在实施例中，每一高导磁合金层127可包含CoFeB。环氧树脂层125可包含已经历固化工艺的聚合物(例如环氧树脂)或类似材料。在实施例中，晶粒贴合膜124的厚度T3为至少5微米。在实施例中，每一高导磁合金层127的厚度T4在介于1微米至50微米的范围内。在实施例中，每一环氧树脂层125的厚度T5在介于1微米至10微米的范围内。在实施例中，所述多个高导磁合金芯126中的每一者可具有在介于50微米至500微米的范围内的高度H1。由于所述多个高导磁合金芯126的每一高导磁合金层127具有在介于1微米至50微米的范围内的厚度T4且所述多个高导磁合金芯126的每一环氧树脂层125具有在介于1微米至10微米的范围内的厚度T5，因此可达成优点。该些优点包括所述多个高导磁合金芯126中的每一者的磁导率提高，此会容许达成更高的电感。
图10G示出根据各种实施例的所述多个高导磁合金芯126中的一者的俯视图。图10G以辨识第一方向(例如，x方向)及第二方向(例如，y方向)的方式被示出，其中第二方向与第一方向正交。第二方向(例如，y方向)沿着与图10E中所示的线A-A相似的线。图10G示出所述多个高导磁合金芯126中的每一者可包括呈闭合回路形式的磁棒，所述磁棒当在俯视图中观看时具有矩形形状的回路。将闭合回路设置成使所述闭合回路包围集成电路晶粒50的整个周界。在其他实施例(图中未示出)中，闭合回路可具有圆形形状、长圆形形状、三角形形状或正方形形状。在实施例中，闭合回路可在所述闭合回路的第一最外侧壁与所述闭合回路的第二最外侧壁之间在第一方向上(例如，沿x方向)具有宽度W1，其中宽度W1在介于15微米至2400微米的范围内。闭合回路可在所述闭合回路的第一内侧壁与所述闭合回路的第二内侧壁之间在第一方向(例如，x方向)上具有宽度W2，其中宽度W2在介于5微米至2000微米的范围内。闭合回路可在所述闭合回路的第三最外侧壁与所述闭合回路的第四最外侧壁之间在第二方向上(例如，沿y方向)具有宽度W3，其中宽度W3在介于15微米至1400微米的范围内。闭合回路可在所述闭合回路的第三内侧壁与所述闭合回路的第四内侧壁之间在第二方向(例如，y方向)上具有宽度W4，其中宽度W4在介于5微米至1000微米的范围内。在实施例中，闭合回路的第一最外侧壁与距第一最外侧壁最近的内侧壁之间在第一方向上的宽度W5在介于5微米至200微米的范围内。闭合回路的第二最外侧壁与距第二最外侧壁最近的内侧壁之间在第一方向上的宽度等于W5。闭合回路的第三最外侧壁与距第三最外侧壁最近的内侧壁之间在第二方向上的宽度等于W5。闭合回路的第四最外侧壁与距第四最外侧壁最近的内侧壁之间在第二方向上的宽度等于W5。设置于高导磁合金芯126的闭合回路的内周界以内的所述多个导通孔120及设置于高导磁合金芯126的闭合回路的外周界以外的所述多个导通孔120形成缠绕于高导磁合金芯126周围的三维(three-dimensional，3D)电感器135(随后在图13中示出)的导电迹线的一部分。在实施例中，所述多个导通孔120中的每一者的宽度W6可在介于5微米至15微米的范围内。在实施例中，高导磁合金芯126的内侧壁与所述多个导通孔120中设置于高导磁合金芯126的闭合回路的内周界以内的一者的最近侧壁之间的宽度W7可在介于5微米至15微米的范围内。在实施例中，高导磁合金芯126的外侧壁与所述多个导通孔120中设置于高导磁合金芯126的闭合回路的外周界以外的一者的最近侧壁之间的宽度可在介于5微米至15微米的范围内。
图10H示出根据其他实施例的所述多个高导磁合金芯126中的一者的俯视图，而图10I示出根据其他实施例的所述多个高导磁合金芯126中的所述一者的立体图。除非另有说明，否则此实施例(以及随后论述的实施例)中相同的参考编号表示图1至图10G中所示实施例中通过相同工艺形成的相同的组件。图10H及图10I示出所述多个高导磁合金芯126中的每一者可包括呈闭合回路形式的磁棒，所述磁棒当在俯视图中观察时具有矩形形状，其中闭合回路的外隅角及内隅角可为修圆的(rounded)。在其他实施例中，闭合回路可具有环形形状。
在图11中，在图10E中所示结构之上(例如在所述多个导通孔120的顶表面及侧壁、所述多个高导磁合金芯126的顶表面及侧壁、所述多个集成电路晶粒50的顶表面及侧壁、晶粒贴合膜(DAF)124的侧壁以及介电层122的顶表面上)形成电性绝缘模制材料(或模制化合物)128。模制材料128可包括介电材料(例如硅系材料、包括二氧化硅的环氧树脂模制化合物或者类似材料)，所述介电材料在所述多个导通孔120中的每一者与第一封装组件100的其他结构之间提供电性隔离。在实施例中，模制材料128在所述多个高导磁合金芯126中的每一者的侧壁与所述多个导通孔120中最近的一者的侧壁之间的宽度W8为至少5微米。可根据例如旋涂工艺、沉积工艺、注入工艺(injection process)或类似工艺等各种形成技术来形成模制材料128。然后，可通过磨制(grinding)及CMP来对模制材料128的过量部分进行平坦化，以移除模制材料128的一部分并暴露出所述多个导通孔120的顶表面。在平坦化期间，也可移除所述多个集成电路晶粒50中的每一者的介电层68的一部分，以便暴露出晶粒连接件66的顶表面。如图11中所示，所述平坦化可使得所述多个导通孔120的顶表面及晶粒连接件66的顶表面与模制材料128的顶表面齐平。然而，在平坦化之后，所述多个高导磁合金芯126的顶表面可保持被模制材料128覆盖。在实施例中，在平坦化之后，所述多个导通孔120中的每一者的高度H2可在介于50微米至500微米的范围内。在实施例中，在平坦化之后，模制材料128的厚度T6可在介于50微米至500微米的范围内。在实施例中，在平坦化之后，模制材料128的位于所述多个高导磁合金芯126中的每一者的顶表面上方的厚度T7可为至少10微米。模制材料128在所述多个高导磁合金芯126中的每一者的顶表面上方具有小于10微米的厚度将导致所述多个高导磁合金芯126与3D电感器135(示出于图13中)的随后形成的上部RDL 134之间的绝缘不充分。此将导致3D电感器135的效能降低及电感值减小。
仍然参照图11，在模制材料128的顶表面、所述多个导通孔120的顶表面及所述多个集成电路晶粒50的顶表面上形成晶种层130。金属晶种层130可包括例如由钛及铜构成的双层(例如，铜层位于钛层上)、单一铜层或其他适合的金属层，且可使用物理气相沉积(physical vapor deposition，PVD)工艺、CVD工艺、ALD工艺或类似工艺来沉积。晶种层130可使用任何适合的厚度。举例而言，在一些实施例中，晶种层130可包括至少500埃厚的钛层及至少3000埃厚的铜层。在其他实施例中，晶种层130可包括金属与厚度的其他组合。晶种层130是随后在模制材料128、所述多个导通孔120的顶表面及所述多个集成电路晶粒50的顶表面之上形成的前侧重布线结构149(参见图14)的一部分。
在图12中，在晶种层130上形成罩幕层132。罩幕层132可为光阻或类似材料，且可使用旋转涂布或沉积工艺来形成。然后，使用可接受的显影及曝光技术对罩幕层132进行图案化，以形成暴露出晶种层130的与所述多个导通孔120及所述多个高导磁合金芯126交叠的部分的开口。然后，在晶种层130的通过罩幕层132的开口而暴露出的部分上沉积导电材料层133。导电材料层133可为使用例如电镀、无电镀覆、浸没镀覆(immersion plating)或类似工艺等镀覆工艺而沉积的铜或类似材料。在实施例中，使用定时电镀工艺(timedelectroplating process)来沉积导电材料层133。
在图13中，可通过剥除工艺、蚀刻工艺及/或清洁工艺来移除罩幕层132。在实施例中，可使用包括二甲基亚砜(dimethyl sulfoxide，DMSO)、水(H2O)及四甲基氢氧化铵(tetramethyl ammonium hydroxide，TMAH)的溶液来移除罩幕层132。TMAH化合物能够打破罩幕层132内的分子的交联，且然后DMSO化合物会使罩幕层132内的分子溶解并促进其移除。
仍然参照图13，在移除罩幕层132之后，暴露出晶种层130的被罩幕层132覆盖的部分。通过蚀刻工艺来移除晶种层130的被暴露出的部分。在一些实施例中，所述蚀刻工艺可包括非等向性蚀刻工艺(例如干法蚀刻)或者等向性蚀刻工艺(例如湿法蚀刻)。在一些实施例中，用于湿法蚀刻的蚀刻剂包括氟化氢(hydrogen fluoride，HF)、铜(Cu)及氨(NH3)的组合。在其他实施例中，用于湿法蚀刻的蚀刻剂包括HF与TMAH的组合。晶种层130的剩余部分与上覆的导电材料层133形成上部重布线层(RDL)134(其也可称为金属化图案)。在实施例中，上部RDL 134的厚度T8可在介于5微米至50微米的范围内。上部RDL 134的部分各自电性连接至所述多个导通孔120中相应的导通孔120，且所述多个导通孔120中相应的导通孔120电性连接至下部RDL 110的相应部分，以产生多个3D电感器135。所述多个3D电感器135中的每一者包括导电迹线，所述导电迹线形成缠绕于所述多个高导磁合金芯126中的每一者的顶表面、底表面、外侧壁及内侧壁周围的线圈。所述多个3D电感器135中的每一者的导电迹线包括下部RDL 110的一部分、所述多个导通孔120中相应的导通孔120以及上部RDL 134的相应部分。
由于第一封装组件100包括包含高导磁合金芯126的3D电感器135，因此可达成优点。高导磁合金芯126包括所述多个在垂直方向上堆叠的交替层，所述多个在垂直方向上堆叠的交替层包括高导磁合金层127及环氧树脂层125，进而使得每一高导磁合金层127设置于两个环氧树脂层125之间。高导磁合金芯126包括至少八个高导磁合金层127，其中每一高导磁合金层127的厚度在介于1微米至50微米的范围内，且每一环氧树脂层125的厚度在介于1微米至10微米的范围内。高导磁合金芯126是被形成为呈闭合回路的形状(例如，具有环形回路形状、矩形回路形状、正方形回路形状或类似形状)的磁棒，或者可包括多个闭合回路。该些优点包括高导磁合金芯126的磁导率提高，此会引起更高的电感。高导磁合金芯126包括多个闭合回路也会容许达成提高的电感。此外，所揭露方法可提供更高效且更紧凑的3D电感器135，3D电感器135可易于整合至现有工艺中，且以更低的制造成本及减少的空间需求提供改善的电感器效能。
在图14及图15中，现将阐述附加的示例性处理，以用于提供前侧重布线结构149的附加重布线层以及导电连接件152，以提供对晶粒电路系统的输入/输出(input/output，I/O)及对所述多个3D电感器135中的每一者的电性I/O。
在图14中，在上部RDL 134及模制材料128之上形成介电层136，进而使得上部RDL134嵌置于介电层136中。可使用与早先在图3中阐述的介电层108相似的工艺来形成介电层136，且介电层136可包含与早先在图3中阐述的介电层108相似的材料。在实施例中，介电层136的厚度T9可在介于5微米至50微米的范围内。可在介电层136之上形成第一罩幕层(例如，光阻)，且随后对其进行图案化以暴露出介电层136的顶表面。然后使用第一罩幕层作为蚀刻罩幕来实行适合的蚀刻工艺，以在介电层136中形成暴露出上部RDL 134的顶表面及晶粒连接件66的顶表面的开口。可在所述开口中(例如在所述开口的侧壁上以及上部RDL 134的被暴露出的顶表面及晶粒连接件66的被暴露出的顶表面上)沉积可包括例如由钛及铜构成的双层(例如，铜层位于钛层上)、单一铜层或其他适合的金属层且可使用CVD工艺、ALD工艺或类似工艺来沉积的第一晶种层(图14中未示出)。然后，可使用镀覆工艺(例如电镀或无电镀覆)在所述开口中在第一晶种层上沉积第一导电材料。所述第一导电材料可包括铜、钛或类似材料。然后可使用可接受的灰化或剥除工艺来移除第一罩幕层。
在移除第一罩幕层之后，可实行平坦化步骤(例如化学机械研磨(CMP))，以移除第一晶种层的位于介电层136的顶表面之上的过量部分及第一导电材料的位于介电层136的顶表面之上的过量部分。开口中剩余的第一晶种层及第一导电材料形成通孔138。所述通孔可作为另外一种选择被称为绝缘体穿孔或TIV。因此，介电层136的顶表面与通孔138的顶表面齐平。
然后，可在介电层136及通孔138之上形成第二罩幕层(例如，光阻)。可对第二罩幕层进行图案化以形成暴露出通孔138的顶表面的开口。在第二罩幕层中的开口中形成第二晶种层。第二晶种层可包括例如Ti/Cu双层、铜层或其他适合的金属层，且可使用PVD工艺(例如，溅镀)或类似工艺来沉积。然后，可在第二晶种层上沉积第二导电材料，以形成重布线层(RDL)140(有时称为金属化图案)。第二导电材料可包括铜、钛或类似材料，且可使用镀覆工艺(例如电镀或无电镀覆)来形成。然后可使用可接受的灰化或剥除工艺来移除第二罩幕层。通过通孔138将RDL 140电性连接至所述多个集成电路晶粒50及上部RDL 134。
进一步参照图14，在介电层136及RDL 140之上形成介电层142，进而使得RDL 140嵌置于介电层142中。可使用与以上针对介电层136的形成而阐述的工艺及材料相似的工艺及相似的材料来形成介电层142。然后，使用与以上针对通孔138及RDL 140的形成而阐述的工艺及材料相似的工艺及相似的材料在介电层142中形成通孔144，且在介电层142上形成重布线层(RDL)146。
在形成RDL 146及通孔144之后，在RDL 146及介电层142之上形成介电层148，进而使得RDL 146嵌置于介电层148中。可使用与上述介电层136及介电层142相似的工艺来形成介电层148，且介电层148包含与上述介电层136及介电层142相似的材料。前侧重布线结构149被示出为具有三层金属化图案的实例。可在前侧重布线结构149中形成更多或更少的介电层及金属化图案。若欲形成更少的介电层及金属化图案，则可省略以上所论述的步骤及工艺。若欲形成更多的介电层及金属化图案，则可重复进行以上所论述的步骤及工艺。
在图15中，使用可接受的光刻及蚀刻技术对介电层148进行图案化，以在介电层148中形成暴露出RDL 146的顶表面的开口。使用例如溅镀、蒸镀、PECVD或类似工艺在介电层148之上及介电层148中的开口中沉积导电金属(例如铜、钛或类似材料)。然后，使用适合的光刻遮罩(photolithographic masking)及蚀刻工艺来移除导电金属的部分，而导电金属的剩余部分形成球下金属(under ball metal，UBM)接垫150。在UBM接垫150上形成导电连接件152。导电连接件152可为焊料球、金属柱、金属通孔或类似形式。导电连接件152可包含导电材料，例如焊料或类似材料。在一些实施例中，通过最初通过蒸镀、电镀、印刷、焊料转移、植球(ball placement)或类似工艺形成焊料层来形成导电连接件152。一旦已在所述结构上形成焊料层，便可实行回焊，以便将所述材料造型成所期望的凸块形状。导电连接件152提供对所述多个集成电路晶粒50中的每一者及所述多个3D电感器135中的每一者的电路系统的电性输入/输出(I/O)。
在图16A中，实行载体基底剥离(carrier substrate de-bonding)，以将载体基底102自背侧重布线结构105(例如，介电层106)拆离(或“剥离”)。根据一些实施例，剥离包括将光(例如激光或UV光)投射于释放层104上，以使得释放层104在光的热量下分解，且载体基底102可被移除。介电层106在第一封装组件100的底侧处提供保护。在将载体基底102自背侧重布线结构105剥离之后，然后通过沿例如位于第一封装区100A与第二封装区100B之间的切割道区(scribe line region)进行锯切来实行单体化工艺。所述锯切会将第一封装区100A与第二封装区100B单体化。所得的经单体化的装置堆叠来自第一封装区100A或第二封装区100B中的一者。
图16B示出第一封装组件100沿图16A中所示的线B-B的横截面的俯视图。如图16B中所示，通过模制材料128将高导磁合金芯126与集成电路晶粒50及多个导通孔120分离。设置于高导磁合金芯126的闭合回路的内周界以内的多个导通孔120及设置于高导磁合金芯126的闭合回路的外周界以外的多个导通孔120形成3D电感器135的缠绕于高导磁合金芯126周围的导电迹线的一部分。
图16C示出图16A中所示第一封装组件100的一部分的立体图。示出包括导电迹线的3D电感器135，所述导电迹线形成缠绕于高导磁合金芯126的顶表面、底表面、外侧壁及内侧壁周围的线圈。3D电感器135的导电迹线包括如图所示被电性连接的下部RDL 110、上部RDL 134及多个导通孔120的部分，以形成缠绕于高导磁合金芯126周围的导电线圈。将集成电路晶粒50设置成使得集成电路晶粒50的周界由高导磁合金芯126的闭合回路包围。导电性电感器连接(接口)154提供与3D电感器135之间的电性I/O连接。可根据需要来选择导电线圈每单位长度的线圈密度，以提供所期望的电感值。
图16D示出不同类型电感器的电感相对于操作频率的迹线。迹线202示出包括如上所述的高导磁合金芯126的实例性3D电感器135相对于操作频率的电感。高导磁合金芯126包括多个交替层，所述多个交替层包括高导磁合金层127及环氧树脂层125。迹线204对应于包括被配置为闭合回路的实心高导磁合金芯的电感器，所述实心高导磁合金芯由单一高导磁合金层制成而不具有环氧树脂层。迹线206对应于包括与高导磁合金芯126相似的高导磁合金芯的电感器。导电线圈缠绕于高导磁合金芯周围，在导电线圈与高导磁合金芯之间设置有空气间隙(air-gap)。迹线208对应于包括导电线圈的电感器。另外，电感器不具有设置于导电线圈之间的实心材料或铁磁材料(也称为空气芯电感器(air-core inductor))。如图16D中所示，包含高导磁合金芯126的3D电感器135在处于100千赫与100百万赫之间的操作频率之间具有最高电感。
图16E示出不同类型电感器的电阻相对于操作频率的迹线。迹线210示出包括高导磁合金芯126的实例性3D电感器135的电阻相对于操作频率的迹线。高导磁合金芯126包括多个交替层，所述多个交替层包括高导磁合金层127及环氧树脂层125。迹线212对应于包括呈闭合回路形式的实心高导磁合金芯的电感器，其中高导磁合金芯包括单一高导磁合金层而不包括环氧树脂层。迹线214对应于包括与高导磁合金芯126相似的高导磁合金芯的电感器。导电线圈缠绕于高导磁合金芯周围，其中在缠绕于高导磁合金芯周围的导电线圈之间设置有空气间隙。迹线216对应于包括导电线圈的电感器。另外，电感器不在导电线圈之间设置有实心材料或铁磁材料(也称为空气芯电感器)。如图16E中所示，包含高导磁合金芯126的3D电感器135在高于100百万赫的操作频率下具有最高电阻。
图17A及图17B示出根据一些其他实施例的第一封装组件100。除非另有说明，否则此实施例(以及随后论述的实施例)中相同的参考编号表示图1至图16E中所示实施例中通过相同工艺形成的相同组件。因此，本文中可不再对工艺步骤及可应用材料予以赘述。图17A示出第一封装组件100的剖视图。图17B示出第一封装组件100沿图17A中所示的线C-C的横截面的俯视图。图17B以辨识第一方向(例如，x方向)及第二方向(例如，y方向)的方式被示出，其中第二方向与第一方向正交。在图17A及图17B中，示出包括磁棒的高导磁合金芯126，所述磁棒包括在垂直方向上堆叠的多个交替层。所述多个交替层包括高导磁合金层127及环氧树脂层125，进而使得每一高导磁合金层127设置于两个环氧树脂层125之间。将所述磁棒形成为使得所述磁棒包括多个闭合回路。举例而言，如图17B中所示，高导磁合金芯126可包括在第一方向(例如，y方向)上彼此邻近的第一闭合回路156及第二闭合回路158。第三闭合回路160囊括高导磁合金芯126的整个外周界。在实施例中，可设置一或多个集成电路晶粒50，进而使得第一闭合回路156包围所述一或多个集成电路晶粒50的整个周界。在实施例中，可设置一或多个集成电路晶粒50，进而使得第二闭合回路158包围所述一或多个集成电路晶粒50的整个周界。在实施例中，第一闭合回路156及第二闭合回路158中的每一者包围至少一个集成电路晶粒50的整个周界。可对包括下部RDL 110、上部RDL 134及所述多个导通孔120的部分的第一导电迹线、第二导电迹线及第三导电迹线进行电性连接，以形成分别缠绕于第一闭合回路156、第二闭合回路158及第三闭合回路160周围的导电线圈，以形成第一3D电感器135、第二3D电感器135及第三3D电感器135。可根据需要来选择导电线圈每单位长度的线圈密度，以提供所期望的电感值。第一3D电感器135、第二3D电感器135及第三3D电感器135中的每一者可具有导电性电感器输入连接(接口)及导电性电感器输出连接(接口)。在实施例中，单一电感器输入连接(接口)及单一电感器输出连接(接口)可提供与第一3D电感器135、第二3D电感器135及第三3D电感器135之间的电性I/O连接。
图18示出根据一些其他实施例的第一封装组件100。除非另有说明，否则此实施例(以及随后论述的实施例)中相同的参考编号表示图1至图16E中所示实施例中通过相同工艺形成的相同组件。因此，本文中可不再对工艺步骤及可应用材料予以赘述。图18示出第一封装组件100沿图16A中所示的线B-B的横截面的俯视图。图18以辨识第一方向(例如，x方向)及第二方向(例如，y方向)的方式被示出，其中第二方向与第一方向正交。在图18中，示出包括磁棒的高导磁合金芯126，所述磁棒包括在垂直方向上堆叠的多个交替层。所述多个交替层包括高导磁合金层127及环氧树脂层125，进而使得每一高导磁合金层127设置于两个环氧树脂层125之间。将所述磁棒形成为使得所述磁棒包括多个闭合回路。举例而言，如图18中所示，高导磁合金芯126可包括在第二方向(例如，x方向)上彼此邻近的第一闭合回路162与第二闭合回路164。第三闭合回路166囊括高导磁合金芯126的整个外周界。在实施例中，可设置一或多个集成电路晶粒50，进而使得第一闭合回路162包围所述一或多个集成电路晶粒50的整个周界。在实施例中，可设置一或多个集成电路晶粒50，进而使得第二闭合回路164包围所述一或多个集成电路晶粒50的整个周界。在实施例中，第一闭合回路162及第二闭合回路164中的每一者包围至少一个集成电路晶粒50的整个周界。可对包括下部RDL110、上部RDL 134及所述多个导通孔120的部分的第一导电迹线、第二导电迹线及第三导电迹线进行电性连接以形成分别缠绕于第一闭合回路162、第二闭合回路164及第三闭合回路166周围的导电线圈，以形成第一3D电感器135、第二3D电感器135及第三3D电感器135。可根据需要来选择导电线圈每单位长度的线圈密度，以提供所期望的电感值。第一3D电感器135、第二3D电感器135及第三3D电感器135中的每一者可具有导电性电感器输入连接(接口)及导电性电感器输出连接(接口)。在实施例中，单一电感器输入连接(接口)及单一电感器输出连接(接口)可提供与第一3D电感器135、第二3D电感器135及第三3D电感器135之间的电性I/O连接。
图19示出根据一些其他实施例的第一封装组件100。除非另有说明，否则此实施例(以及随后论述的实施例)中相同的参考编号表示图1至图16E中所示实施例中通过相同工艺形成的相同组件。因此，本文中可不再对工艺步骤及可应用材料予以赘述。图19示出第一封装组件100沿图16A中所示的线B-B的横截面的俯视图。图19以辨识第一方向(例如，x方向)及第二方向(例如，y方向)的方式被示出，其中第二方向与第一方向正交。在图19中，示出包括磁棒的高导磁合金芯126，所述磁棒包括在垂直方向上堆叠的多个交替层。所述多个交替层包括高导磁合金层127及环氧树脂层125，进而使得每一高导磁合金层127设置于两个环氧树脂层125之间。将所述磁棒形成为使得所述磁棒包括多个闭合回路。举例而言，如图19中所示，高导磁合金芯126可包括第一闭合回路168、在第二方向(例如，x方向)上与第一闭合回路168邻近的第二闭合回路170以及在第二方向(例如，x方向)上与第二闭合回路170邻近的第三闭合回路172，进而使得第二闭合回路170设置于第一闭合回路168与第三闭合回路172之间。高导磁合金芯126也可包括第四闭合回路174，第四闭合回路174囊括第一闭合回路168与第二闭合回路170的组合的外周界。另外，高导磁合金芯126也可包括第五闭合回路176，第五闭合回路176囊括第二闭合回路170与第三闭合回路172的组合的外周界。第六闭合回路178囊括高导磁合金芯126的整个外周界。在实施例中，可设置一或多个集成电路晶粒50，进而使得第一闭合回路168包围所述一或多个集成电路晶粒50的整个周界。在实施例中，可设置一或多个集成电路晶粒50，进而使得第二闭合回路170包围所述一或多个集成电路晶粒50的整个周界。在实施例中，可设置一或多个集成电路晶粒50，进而使得第三闭合回路172包围所述一或多个集成电路晶粒50的整个周界。在实施例中，第一闭合回路168、第二闭合回路170及第三闭合回路172中的每一者包围至少一个集成电路晶粒50的整个周界。可对包括下部RDL 110、上部RDL 134及所述多个导通孔120的部分的第一导电迹线、第二导电迹线、第三导电迹线、第四导电迹线、第五导电迹线及第六导电迹线进行电性连接以形成分别缠绕于第一闭合回路168、第二闭合回路170、第三闭合回路172、第四闭合回路174、第五闭合回路176及第六闭合回路178周围的导电线圈，以形成第一3D电感器135、第二3D电感器135、第三3D电感器135、第四3D电感器135、第五3D电感器135及第六3D电感器135。可根据需要来选择导电线圈每单位长度的线圈密度，以提供所期望的电感值。第一3D电感器135、第二3D电感器135、第三3D电感器135、第四3D电感器135、第五3D电感器135及第六3D电感器135中的每一者可具有导电性电感器输入连接(接口)及导电性电感器输出连接(接口)。在实施例中，单一电感器输入连接(接口)及单一电感器输出连接(接口)可提供与第一3D电感器135、第二3D电感器135、第三3D电感器135、第四3D电感器135、第五3D电感器135及第六3D电感器135之间的电性I/O连接。
本实用新型的实施例具有一些有利特征。所述实施例包括形成一种集成电路封装，所述集成电路封装包括具有磁性高导磁合金芯的电感器。高导磁合金芯包括多个在垂直方向上堆叠的交替层，所述多个在垂直方向上堆叠的交替层包括多个高导磁合金层及多个环氧树脂层，进而使得所述多个高导磁合金层中的每一高导磁合金层设置于所述多个环氧树脂层中的两个环氧树脂层之间。高导磁合金芯可为被形成为闭合回路的形状(例如，具有环形回路形状、矩形回路形状或类似形状)的磁棒，或者可包括多个闭合回路。因此，本实用新型中所揭露的一或多个实施例引起高导磁合金芯的磁导率提高，此会容许达成更高的电感。高导磁合金芯包括多个闭合回路也会容许电感进一步提高。此外，所揭露方法可提供更高效且紧凑的功率电感器，所述功率电感器可易于整合至现有工艺中，且以更低的制造成本及减少的空间需求提供改善的电感器效能。
根据实施例，一种封装包括：第一重布线结构；晶粒，设置于第一重布线结构之上；模制材料，环绕晶粒；第二重布线结构，位于晶粒及模制材料之上；以及电感器，包括高导磁合金芯，其中高导磁合金芯嵌置于模制材料中，且其中高导磁合金芯包括多个在垂直方向上堆叠的交替层，多个在垂直方向上堆叠的交替层包括：多个环氧树脂层；以及多个高导磁合金层，其中所述多个高导磁合金层中的每一者设置于所述多个环氧树脂层中的两个环氧树脂层之间。在实施例中，所述多个高导磁合金层中的每一者包含Ni、Fe、Co、Mo、Si、Nb、B或其组合。在实施例中，所述多个高导磁合金层中的每一者包含CoFeB。在实施例中，所述多个高导磁合金层中的每一者具有在介于1微米至50微米的范围内的厚度。在实施例中，所述多个环氧树脂层中的每一者具有在介于1微米至10微米的范围内的厚度。在实施例中，高导磁合金芯包括磁棒，所述磁棒在俯视图中呈闭合回路的形状。在实施例中，高导磁合金芯的闭合回路包围晶粒的整个周界。在实施例中，高导磁合金芯包括磁棒，所述磁棒在俯视图中呈包括多个闭合回路的形状。
根据实施例，一种封装包括：第一重布线结构；模制材料，位于第一重布线结构之上；晶粒，嵌置于模制材料中；第二重布线结构，位于晶粒及模制材料之上；以及电感器，包括：第一金属化图案，位于第一重布线结构中；导通孔，延伸穿过模制材料；第二金属化图案，位于第二重布线结构中；以及磁棒，在俯视图中具有闭合回路的形状，磁棒嵌置于模制材料中。在实施例中，第一金属化图案、导通孔及第二金属化图案被电性连接，并形成盘绕于磁棒的顶表面、底表面及侧壁周围的导电迹线。在实施例中，磁棒包括多个在垂直方向上堆叠的交替层，多个在垂直方向上堆叠的交替层包括：多个环氧树脂层；以及多个高导磁合金层。在实施例中，磁棒的最顶层及最底层包括所述多个环氧树脂层中的环氧树脂层。在实施例中，磁棒与第一重布线结构之间设置有第一介电层，其中导通孔延伸穿过第一介电层。在实施例中，磁棒的闭合回路包围晶粒的整个周界。在实施例中，模制材料的位于磁棒的顶表面上方的厚度为至少10微米。
根据实施例，一种形成包括电感器的集成电路封装的方法包括：在载体之上形成第一重布线结构；在第一重布线结构之上形成多个导通孔；在第一重布线结构之上贴合第一晶粒；在第一重布线结构之上且邻近于第一晶粒贴合高导磁合金芯，其中高导磁合金芯包括具有闭合回路的形状的磁棒；以及在第一晶粒及高导磁合金芯之上形成第二重布线结构。在实施例中，所述方法还包括在形成所述多个导通孔之后，在第一重布线结构上沉积第一介电层。在实施例中，所述方法还包括在第一介电层上形成模制材料，其中模制材料环绕第一晶粒及高导磁合金芯。在实施例中，磁棒包括多个环氧树脂层及多个高导磁合金层，且其中所述多个高导磁合金层中的每一者设置于所述多个环氧树脂层中的两个环氧树脂层之间。在实施例中，所述多个高导磁合金层包含CoFeB。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (10)

1.一种包括电感器的封装，其特征在于，包括：
第一重布线结构；
晶粒，设置于所述第一重布线结构之上；
模制材料，环绕所述晶粒；
第二重布线结构，位于所述晶粒及所述模制材料之上；以及
所述电感器，包括高导磁合金芯，其中所述高导磁合金芯嵌置于所述模制材料中，且其中所述高导磁合金芯包括多个在垂直方向上堆叠的交替层，所述多个在垂直方向上堆叠的交替层包括：
多个环氧树脂层；以及
多个高导磁合金层，其中所述多个高导磁合金层中的每一者设置于所述多个环氧树脂层中的两个环氧树脂层之间。
2.根据权利要求1所述的封装，其特征在于，所述多个高导磁合金层中的每一者具有在介于1微米至50微米的范围内的厚度。
3.根据权利要求1所述的封装，其特征在于，所述多个环氧树脂层中的每一者具有在介于1微米至10微米的范围内的厚度。
4.根据权利要求1所述的封装，其特征在于，所述高导磁合金芯包括磁棒，所述磁棒在俯视图中呈包括多个闭合回路的形状。
5.一种包括电感器的封装，其特征在于，包括：
第一重布线结构；
模制材料，位于所述第一重布线结构之上；
晶粒，嵌置于所述模制材料中；
第二重布线结构，位于所述晶粒及所述模制材料之上；以及
所述电感器，包括：
第一金属化图案，位于所述第一重布线结构中；
导通孔，延伸穿过所述模制材料；
第二金属化图案，位于所述第二重布线结构中；以及
磁棒，在俯视图中具有闭合回路的形状，所述磁棒嵌置于所述模制材料中。
6.根据权利要求5所述的封装，其特征在于，所述第一金属化图案、所述导通孔及所述第二金属化图案被电性连接，并形成盘绕于所述磁棒的顶表面、底表面及侧壁周围的导电迹线。
7.根据权利要求6所述的封装，其特征在于，所述磁棒包括多个在垂直方向上堆叠的交替层，所述多个在垂直方向上堆叠的交替层包括：
多个环氧树脂层；以及
多个高导磁合金层。
8.根据权利要求7所述的封装，其特征在于，所述磁棒的最顶层及最底层包括所述多个环氧树脂层中的环氧树脂层。
9.根据权利要求5所述的封装，其特征在于，所述磁棒与所述第一重布线结构之间设置有第一介电层，其中所述导通孔延伸穿过所述第一介电层。
10.根据权利要求5所述的封装，其特征在于，所述磁棒的所述闭合回路包围所述晶粒的整个周界。
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