TWI591661B - 多層電路元件之製造 - Google Patents

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馬赫什 恩納特 貝勒爾
萬兵 易
宇邦 譚
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Description

多層電路元件之製造
本發明關於製造電路元件之方法，更詳而言之，是有關於電路元件之批量製造(bulk-fabrication)的晶圓級方法，像是多層電感器或多層變壓器。
近年來，現代超高密度積體電路的特徵已經穩定地減小尺寸，努力提高電路的整體速度、性能及功能性。因此，由於各種電子元件，像是電晶體、電容器、二極體等等，在集成密度上顯著且持續的改善，所以半導體產業持續經歷巨大成長。這些改善主要是來自於持續且成功地努力減少元件之臨界尺寸(即，最小特徵尺寸)，這直接造成製程設計人員具備把越來越多的元件集成到半導體晶片的特定區域內的能力。
積體電路設計的改善基本上一直都是二維(2D)的；即是說，改善主要是涉及到半導體晶片表面上的電路布局。然而，當裝置特徵持續進行積極縮放，以及更多的半導體元件被放置在單一晶片的表面上時，電路功能需要的電互連所需數量會顯著增加，導致整體電路布局逐漸地變成更為複雜且密集封裝。此外，儘管光微影製程的 改善在二維電路設計的集成密度中已經取得明顯的進展，簡單的減少特徵尺寸會迅速地接近目前僅能在二維中實現的限制。
當電子裝置在單一晶片上的數量迅速增加時，三維(3D)積體電路布局，像是堆疊式晶片設計，正被考慮用於某些半導體裝置或電路，部分用於克服該特徵尺寸和與二維布局相關的密度限制。在三維集成設計中，二個或更多的半導體晶片可以結合在一起，且在這些晶片之間會形成電連接。
電路元件，像是電容器、電感器、變壓器等，被廣泛運用在各種電子電路上。通常，電感器或電容器是離散的裝置，經由耦合到例如電子電路的主機板而分別製造並集成到電子電路中。這種電路元件之現有設計可能不適合使它們容易集成到三維電路布局中。
通過本發明提供在基板上形成電路元件之方法，一方面克服現有技術的缺點，並提供額外優點。本發明形成方法包括：在該基板之上的至少一層中形成該電路元件之至少一個導電部；提供未固化的聚合物介電材料至少部分地圍繞且覆蓋該電路元件之該至少一個導電部；部分固化該聚合物介電材料以獲得部分固化的聚合物介電材料；拋光該部分固化的聚合物介電材料使其低至該電路元件之該至少一個導電部的高度；以及形成該電路元件之至少一個其餘導電部，並與該電路元件之該至少一個導電 部電接觸。
其他特徵及優點通過本發明的技術實現。本發明的其他實施例與態樣在本文中詳述且視為是所要求保護的本發明的一部分。
100‧‧‧電路元件
100’‧‧‧電路元件
101‧‧‧基板
102‧‧‧多層結構
105‧‧‧聚合物介電材料
105’‧‧‧聚合物介電材料
105”‧‧‧聚合物介電材料
110‧‧‧下導電部
111‧‧‧導電接觸點
115‧‧‧磁性材料層
120‧‧‧導電孔部
130‧‧‧上導電部
131‧‧‧導電接觸點
140‧‧‧中心墊
200‧‧‧薄介電材料層
201‧‧‧電鍍晶種層
203‧‧‧圖案化光阻遮罩層
204‧‧‧開口
210‧‧‧介電材料層
211‧‧‧光阻遮罩
220‧‧‧電鍍晶種層
221‧‧‧圖案化光阻遮罩層
222‧‧‧通孔開口
230‧‧‧結合墊或接觸墊
300‧‧‧製程
310‧‧‧步驟
320‧‧‧步驟
330‧‧‧步驟
340‧‧‧步驟
350‧‧‧步驟
本發明的一或多個態樣被特別指出並在本說明書結論的申請專利範圍中作為例子明確要求保護。從下文詳述結合附圖，本發明的前述及其他目的，特徵及優點是顯而易見的。
第1A圖根據本發明的一或多個態樣，顯示由製造製程形成的多層電路元件之實施例，；第1B圖根據本發明的一或多個態樣，顯示第1A圖中沿著線1B-1B的多層電路元件之剖面正視圖；第1C圖根據本發明的一或多個態樣，顯示第1B圖中沿著線1C-1C的多層電路元件之剖面俯視圖；第2A圖到第2W圖根據本發明的一或多個態樣，顯示多個多層電路元件之晶圓級製造製程的實施例；以及第3圖根據本發明的一或多個態樣，顯示可用於晶圓級的多層電路元件之批量製造的概述。
本發明的態樣及某些特徵、優點及其中細節，將參照附圖所示的非限制性實施例更充分解釋如下。已知的材料、製造工具、製程技術等等的描述，省略以便 不會非必要地模糊本發明的細節。然而，應當理解的是，該詳細描述與該具體示例，儘管示出本發明的實施例，但僅是以示例方式示出，而不是以限制方式。在本發明的基本觀念的精神和範圍內作的各種替換、修改、添加和/或配置，對於本領域的技術人士來說將是顯而易見的。還要注意的是所參考的附圖，為了方便瞭解是不按比例繪製，其中貫穿不同附圖中的所使用的相同元件符號表示相同或類似的元件。
下文中本發明是晶圓級的批量製程，用於製造大量的離散電路元件，像是電感電路元件，包括電感器或變壓器。須注意，本文使用的“晶圓級(wafer-level)”是指多個電路元件橫跨基板的製造，像是橫跨半導體晶圓或用於製造積體電路的其他晶圓的上表面，或者，晶圓級可以指例如，在太陽能產業的太陽能電池陣列的製造期間所使用的面板。本發明的製造製程的其他應用對於本領域的技術人士來說是顯而易見的。還需注意的是，所希望的元件形成因素可能滿足，像是用於表面安裝兼容性的JEDEC四方平面無引脚(QFN)底面積(footprint)，以利於集成該電路元件晶片到任何各種的二維和三維封裝。
第1A圖到第1C圖顯示電路元件之一個實施例，一般表示為100，根據本發明的方法來製造。
共同參照第1A圖到第1C圖，電路元件100包括(或設置在之上)基板101，像是半導體基板或其他晶圓基板，且包括，在所示出的實施例中，下導電部110、 導電孔部120以及上導電部130接觸且如圖所示電連接以形成設置在基板101上的多層結構102。介電材料，像是聚合物介電質105，圍繞電路元件100的下導電部110、導電孔部120以及上導電部130。在所示出的構造中，電路元件100顯示了變壓器的實施例，且薄磁性材料層115被設置在部分由電路元件100的導電孔部120定義的區域內。
注意，在示出的變壓器構造中，兩個線圈被限定在多層結構102中，磁性材料層115至少部分駐留在多層結構102內。特別是，所示出的下導電部110包括多個定向於第一方向之第一平行導體，而上導電部130包括多個定向於第二方向之第二平行導體，其中該第二方向係從該第一方向偏移。導電接觸點111、131，與上導電部130同時期形成(例如)，電連接(在圖式的例子)到該結構的相對端附近的不同導電孔120。這些導電孔與下導電部110的各自不同的導體進行電接觸。
作為一個特定的例子，結構101可具有約500到600微米的厚度，且多層結構102可具有厚度，例如，約70微米，其中下導電部110可約為20微米厚，導電孔部120可約為30微米厚，而上導電部130可約為20微米厚。在一種情况下，磁性材料層115可約為2微米厚。注意這些厚度數目僅供示例。此外，注意在一實施例中，基板101可以是半導體基板，像是矽基板或是含矽的基板，並且電路元件100的導電部可由金屬或金屬合金組成，例如銅，其可以用任何合適的製程，例如電鍍，來進 行沉積。
注意本文示出的第1A圖到第1C圖的電路元件100僅供示例，而其它的電路元件，特別是，其它的電感電路元件，像是其它的電感器或變壓器元件，可用本文所公開的方法製成。在一實施例中，單一線圈或多線圈電感電路元件可在多層結構中形成，像是在第1A圖到第1C圖中示出的實施例。
藉由進一步解釋，第2A圖到第2W圖顯示一個電路元件製造製程的實施例，根據本發明的一或多個態樣。注意在這些圖中，係示出被製造的該電路元件之端面正視圖，其對比第1B圖中示出的例子顯示剖面正視圖旋轉90度。
參考第2A圖，顯示出一個結構包括基板101，其上沉積一層薄介電材料層200覆蓋。基板101可以是任何適當的材料，其上的電路元件可如本文所述的形成。注意多個主動和/或被動的電路元件，像是電晶體、電容器、電阻器、電感器等等，可以形成在基板101上方或集成在基板101內，在這種情况下，基板101可包括積體電路的裝置層。取决於整體的設計策略，基板101可以是半導體晶圓，像是大塊矽晶圓，其中在其它實施例中，基板101可以包括或形成為單一的結晶矽、多晶矽、非晶矽、SON(silicon-on-nothing)、絕緣體上覆矽(SOI)或SRI(silicon-on-replacement-insulator)結構或類似物，如本領域的技術人士所理解。該基板可包括其它合適的初級半導 體，像是，例如，鍺(Ge)晶體，或化合物半導體像是碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、和/或銻化銦(InSb)或其組合；或是合金半導體包括磷砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷銦化鎵(GaInAs)、磷銦化鎵(GaInP)、或磷砷銦化鎵(GaInAsP)或其組合。在其它的實施例中，基板101可包括其它材料或由其製成，像是玻璃或陶瓷材料，這取决於被製造的所需結構。在一特定的實施例中，基板101可具有約500到700微米的厚度。
薄介電材料層200可由氣相沉積而成，使用任何合適的傳統沉積製程，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)，或是由液相沉積而成，使用旋塗沉積製程。在一個例子中，介電材料層200可包括，例如，氧化矽(SiO2)、氮化矽(SiN或Si3N4)等等，或由其製成。作為一個特定的例子，介電材料層可具有約1微米的厚度，且被提供至少部分以電隔離該從基板101製成的多層電路元件。
在第2B圖，電鍍晶種層201係用例如物理氣相沉積(PVD)製程之方式沉積在該結構上。在一個例子中，電鍍晶種層201可包括鈦或鈦鎢(TiW)黏附材料/層，和銅晶種材料/層，以利於在隨後製造過程中的電鍍製程的電流輸送。通過示例的方式，電鍍晶種層201可具有約1到2微米的厚度。
如第2C圖中所示，圖案化的光阻遮罩層203 形成有一或多個開口204在其中，在其內部的電路元件之下導電部將會被電鍍。圖案化的光阻遮罩層203可以是或包括一層光敏材料，像是，例如光阻材料。該材料的厚度可以取决於應用而變化，且在一個實施例中，圖案化光阻遮罩層203的厚度被選擇成大於該電路元件之下導電部的所需高度，以在暴露於開口204內的電鍍晶種層201上用電鍍形成。例如，若所形成的下導電部的所需高度約為20微米，則圖案化的光阻遮罩層203的厚度可約為25到30微米。該光阻材料可以為旋塗在該結構上，並用傳統的微影圖案化及蝕刻製程來圖案化以去除在任何所需的圖案中的光阻材料部分，以利於形成該電路元件之下導電部。
正如關於第1A圖到第1C圖，該下導電部可包括多個平行導電通道。因此，圖案化光阻遮罩層203可以以多個平行延伸的開口或通道(暴露出底層電鍍晶種層201的各別所需部分)進行圖案化。
如第2D圖所示，下導電部110是在由圖案化光阻遮罩層203定義的抗蝕開口或通道內進行電鍍。通過示例的方式，下導電部110可以是電鍍銅和/或銅合金，而且若需要的話，可在形成後暴露於熱處理製程，以利於銅膜特徵的晶粒生長和穩定。注意該電鍍製程在形成下導電部110的該電鍍銅或銅合金設置在圖案化光阻遮罩層203的上表面下方的情况下而中止。因此，如所指出的，圖案化光阻遮罩層203的厚度，在一個實施例中，是依據下導電部110的所需厚度來選擇。作為一個例子，下導電 部110的厚度可約為20微米，且下導電部各可以以多個平行導電通道形成，例如，以利於形成電路元件，如第1A圖到第1C圖所示。
濕式或乾式抗剝除製程用於去除該圖案化光阻遮罩層，留下顯示於第2E圖的該結構，在進行晶種層蝕刻以去除電鍍晶種層201之後，留下設置在基板101上的該電路元件之下導電部110或導電通道，如第2F圖所示。注意晶種層去除可為濕式蝕刻製程，以去除該銅晶種層，以及取决於鈦(Ti)或鈦鎢(TiW)是否有被使用。
第2G圖顯示在提供例如聚合物介電材料105的介電材料後之第2F圖中的結構，，該介電材料係至少部分地包圍且覆蓋該電路元件之下導電部110之後的情况。注意本文所用的聚合物介電材料可為任何的聚合物介電質，像是，例如，聚醯亞胺樹脂、環氧樹脂、聚丙烯酸酯樹脂、酚醛樹脂、聚醯胺樹脂，PBO或苯並環丁烯(BCB)。作為一個特定的例子，聚合物介電材料105可為由日本東京的日立公司提供的CA-60001B聚合物介電材料。該結構披覆著聚合物介電材料105，然後用，例如，低溫退火來軟烘烤，以部分固化或部分硬化該聚合物介電材料。作為一個特定例子，這個軟烘烤製程可能涉及將具有聚合物介電材料的結構暴露於約100℃到110℃的溫度且持續3分鐘。在這個階段，聚合物介電材料105的上表面可為非平面，例如，包括橫跨該表面的微波(slight waves)。該聚合物介電材料的厚度比較厚，足以覆蓋下導電部110。
參照第2H圖，拋光製程，像是化學機械拋光製程，用於平坦化部分硬化的聚合物介電材料105。該平坦化製程也可平坦化下導電部110的上表面。例如，在一個實施例中，該拋光可以平坦化該下導電部的銅導體的上表面。在一個實施例中，該結構的化學機械拋光可以用標準銅漿料來對該結構進行拋光。拋光後，進行該聚合物介電材料的最後的固化或熱處理，以便硬化該材料用於下游製程。作為一個特定的例子，該最終固化製程可能涉及到將具有該部分硬化的聚合物材料的結構暴露於約375℃的溫度持續4小時。如果需要從該銅表面去除任何抽氣殘留物，可使用電漿清洗。注意上述的軟烘烤和最後的固化溫度及持續時間為僅供示例，而這些例子的各種變化是可能的，而不脫離本發明的範圍。
如第2I圖所示，介電材料層210可以設置在該結構上方，而磁性材料層115濺射在介電材料層210上方。通過示例的方式，標準沉積製程可用於沉積介電材料層210到所需的厚度，例如約1微米(在一例子中)，之後，再次，通過示例的方式，磁性材料層115可以濺射到約2微米的厚度。在一個實施例中，介電材料層210可以是氧化矽(SiOx)或氮化矽(SiN)材料層，而磁性材料層115是例如鎳基材料，像是NiFe、CoNiFeB、CoNbZr。或者，依據所採用的特定磁性材料，該磁性材料層可以以CoTaZr形成，而且係用物理氣相沉積(PVD)或無電電鍍來沉積。接著，圖案化的光阻遮罩211使用傳統抗沉積與圖案化技 術來建造。圖案化的光阻遮罩211組構且定位在所需要的地方，以保留磁性材料層115，包括所得到的製造出的電路元件。
如第2K圖所示，磁性材料層115與介電材料層210於光阻遮罩211的外側被蝕刻。在一個實施例中，這可以經由定時的濕蝕刻磁性材料層115和介電材料層210而實現。蝕刻之後，經由例如傳統的濕式或乾式抗剝除製程來去除圖案化光阻遮罩211，留下第2L圖中的結構。
參考第2M圖，電鍍晶種層220沉積在該結構上方。該晶種層可利用例如物理氣相沉積(PVD)製程來沉積，並且可包括鈦或鈦鎢黏附材料/層，以及銅晶種材料/層，用於在電鍍製程中的電流輸送。作為這個製程的一部分，應注意磁性材料層115的側壁覆蓋並不是必要的，因為該電路元件中將被電鍍的導電孔部會偏離磁性材料層115。
如第2N圖所示，圖案化光阻遮罩層221在該電路元件之下導電部110上方的所需位置中形成有通孔開口222，以利於形成與該下導電部電接觸的該電路元件之導電孔部。可利用上述抗塗覆和圖案化製程，旋塗一層厚抗蝕材料在該結構上，然後以所需的通孔開口連接特徵進行圖案化。注意圖案化光阻遮罩層221的厚度選擇是依據該導電孔於通孔開口222內被電鍍的所需高度，即在一實施例中，圖案化光阻遮罩層221的厚度是大於形成於通孔開口222內的該導電孔的所需高度。
如第2O圖所示，採用電鍍製程於圖案化光阻遮罩層221的通孔開口內提供導電孔120。在一個實施例中，導電孔部120可形成為鍍到所需高度的銅柱以用於所製造的特定電路元件之組構。再次注意在第2O圖中的製程階段中，導電孔120的高度可以低於圖案化光阻遮罩層221的上表面。
形成導電孔部120之後，該光阻遮罩層經由濕式或乾式抗蝕刻來剝除，以得到第2P圖中的結構，在此之後，晶種層220可被蝕刻，如上所述。注意該晶種層的蝕刻選擇是具兼容性的，即是說，不會損壞暴露出的磁性材料層115。所得到的結構如第2Q圖所示。
如第2R圖所示，可在該結構上方設置另一未固化的聚合物介電材料層，在此稱為上部聚合物介電材料層105’，以便圍繞且至少部分覆蓋，例如，從該結構的下導電部110延伸的導電孔部120。在一個實施例中，該上部聚合物介電材料是與下導電部110所採用的材料相同，該上部聚合物介電材料是經由上述的軟烘烤或低溫退火製程來進行部分固化，接著進行拋光處理，例如，經由化學機械拋光製程，以平坦化該部分固化的上部聚合物介電材料105’的上表面。該拋光處理也暴露出導電孔部120的上表面，並且如果需要的話，也能同時平坦化該導電孔的上表面。
在拋光之後，可以進行該聚合物介電材料的最後固化或熱處理，以便硬化該材料來做進一步處理。 在第2S圖中，該結構的平坦化上表面形成被製造的電路元件之上導電部的基底。通過重複第2A圖到第2F圖的過程，上導電部130可形成如第2T圖所示。上導電部130可類似地包括單獨的導電通道，其係與該下導電部和該導電孔部被組構及定位成電連接和定義該電路元件之一或多個線圈。該結構的一個實施例顯示在上述第1A圖到第1C圖中的例子。在第2T圖的剖面正視圖中，上導電部130也向外延伸以限定導電接觸點，其以特定的線圈組構電連接所需的導電孔120，像是示於第1A圖到第1C圖中的該變壓器組構。在進一步塗覆和圖案化，例如相同的聚合物介電材料105，以及在該結構上的圖案化聚合物介電材料的最終固化之後，結合墊或接觸墊230維持暴露，如第2U圖所示。在一個實施例中，標準光處理可用於定義該結合墊或接觸墊，與於第2U圖中示出的聚合物介電材料充分地包裹所得的電感器或變壓器線圈。
如第2V圖所示，該基板或晶圓可以切割，產生所需的電路元件100’作為離散晶粒。標準刀片切割可在這個處理階段採用。根據該晶粒尺寸，該晶圓可首先被切割成，例如，四分之一晶片來進行處理。
第2W圖顯示一個最終封裝件結構的實施例，其具有未示出的覆蓋保護的聚合物介電材料。上導電部分130的特定線圈組構僅供示例。此外，連接到線圈的結合墊連接111、131亦僅作示例用。在本實施例中，結合墊連接111是假定連接到該電路元件之導電孔部的各自導 電孔(未示出)。這結合墊的底面積可比照標準四方平面無引脚(QFN)的輪廓，像是四或六針。如果是用六針，中心墊140可用於表面安裝的額外機械完整性，即是說，在這樣的設計中有可能是沒有電連接到中心墊140。
本領域的技術人士應當注意到本發明是製造多層電路元件之製程，像是製造於基板上方的多層電感器或變壓器。晶圓級的批量製程可用於同時建造大量類似的電路元件。參考第3圖，製造製程300包括，例如：在基板之上形成該電路元件之至少一個導電部(步驟310)；提供未固化的聚合物介電材料至少部分地圍繞並覆蓋多層電路元件之該至少一個導電部(步驟320)；在多層電路元件之該至少一個導電部上方部分固化該聚合物介電材料，以獲得部分硬化的聚合物介電材料(步驟330)；拋光該部分硬化的聚合物介電材料使其低至多層電路元件之該至少一個導電部的高度(步驟340)；並完成該部分硬化的聚合物介電材料的固化，且於電路元件之至少一個導電部之上形成該電路元件之至少一個其他導電部並與該電路元件之至少一個導電部電接觸(步驟350)。
在一個實施例中，隨著該拋光處理後，該製程包括該聚合物介電材料完成固化，以獲得硬化的聚合物介電材料。該硬化介電材料至少部分地圍繞該電路元件之至少一個導電部，並具有與該電路元件之至少一個導電部的上表面共平面的上表面。該製程可進一步包括沉積一層介電材料於該硬化的聚合物介電材料上方，而且在形成 該電路元件之至少一個其他導電部之前，在該介電材料上方和該電路元件之至少一個導電部之上提供並圖案化磁性材料層。這個製程是特別有利的，其中該電路元件是電感電路元件，包括，例如，電感器或變壓器。
在一個實施例中，該至少一個導電部包括該電路元件之下導電部，而該拋光進一步平坦化該下導電部的上表面。該電路元件之至少一個其他導電部可包括該電路元件之導電孔部，其與該下導電部實際接觸。在一個實施例中，形成該電路元件之導電孔部可包括(至少部分地)通過在且在該電路元件之下導電部之上的個別遮罩通孔開口內而選擇性地電鍍而形成該導電孔部。
在進一步的實施例中，隨著形成該電路元件之導電孔部之後，另一層未固化的聚合物介電材料可用於至少部分地圍繞及覆蓋該電路元件之導電孔部。然後，該另一層未固化的聚合物介電材料可被部分固化以獲得部分硬化的上部聚合物介電材料。該製程可進一步包括拋光該部分硬化的上部聚合物介電材料使其低至該電路元件之導電孔部的高度，其中該部分硬化的上部聚合物介電材料的拋光可包括平坦化該上部聚合物介電材料，且露出該電路元件之導電孔部的上表面，以利於形成該電路元件。通過示例的方式，該電路元件之上導電部可設置在該導電孔部之上並與其電接觸。在一個實施例中，該電路元件之下導電部包括該電路元件之下部導電線圈，而該電路元件之上導電部包括該電路元件之上部導電線圈，而且該電路元 件之下部導電線圈、導電孔部、和上部導電線圈至少部分地形成一或多個線圈。在一個實施例中，磁性材料層可設置在該下部導電線圈上方，並且該線圈可延伸圍繞該磁性材料層。
在一個實施例中，該拋光可包括該部分硬化的聚合物介電材料的化學機械拋光，以平坦化其上表面，以及平坦化該電路元件之至少一個導電部的暴露上表面。部分固化該未固化的聚合物介電材料可包括軟烘烤或低溫退火該未固化的聚合物介電材料，以獲得該部分硬化的聚合物介電材料。有利的是，形成該電路元件可包括形成具有所需輪廓，像是四方平面無接脚(QFN)輪廓的電路元件。
本領域的技術人士應當注意本文所提供的是用於製造多個離散電路元件或晶粒的特殊晶圓級解决方案。有利的是，採用聚合物介電材料和聚合物拋光過程來允許相對厚薄膜的全平坦化，並且成功建造該電路元件之後續層，以及滿足規定的尺寸要求。根據整體電路元件之需求，像是電感器或變壓器的電感要求，本發明提出的製程利於高度可擴充性的解决方案。磁性材料層或條帶可被並入該電路元件內，以提高該電路元件之一或多個線圈的電感。晶圓級處理允許大規模離散電路元件之批量製造轉換成較低的製造成本。JEDEC標準底面積可實現為，例如，表面安裝兼容性，以利於更高水平的電路元件之二維或三維集成到更高級封裝。
本文所用的術語僅是為描述特定實施例的目的，並非意圖限制本發明。如本文所用的單數形式“一”、“一個”、和“該”也意圖包括複數形式，除非在上下文中另外明確指出。將進一步理解的是，術語“包括”(以及任何形式的包括，像是“包括”和“包括”)，“具有”(以及任何形式的具有，像是“具有”和“具有”)，“包括”(以及任何形式的包括，像是“包括”和“包括”)，和“包含”(以及任何形式的包含，像是“包含”和“包含”)是開放式連接動詞。結果，一個方法或裝置“包括”，“具有”，“包括”或“包含”一或多個步驟或元件具有那些一或多個步驟或元件，但不限於只具有那些一或多個步驟或元件。同樣地，方法的步驟或裝置的元件“包括”，“具有”，“包括”或“包含”一或多個特徵具有一或多個特徵，但不限於只具有那些一或多個特徵。此外，以某種方式組構的裝置或結構是至少以這種方式組構，但也可用未列出的方式來組構。
相應的結構、材料、行為，以及在下文的申請專利範圍中的等量的所有方法或步驟加功能元件，如果有的話，是意圖包括任何結構、材料或動作為執行結合其他要求元件之功能作為明確的申請專利範圍。本發明的描述已經呈現用於說明及描述，但並非意圖窮舉或限制本發明所公開的形式。在不脫離本發明的範圍和精神的許多修改及變化對於那些本領域的技術人士將是顯而易見的。實施例的選擇和描述是為了對本發明或實際應用的一或多 個方面的原理做出最佳解釋，以及使本領域的技術人士能够理解本發明的一或多個方面具有各種修改的各種實施例是適合所預期的特定用途。
300‧‧‧製程
310‧‧‧步驟
320‧‧‧步驟
330‧‧‧步驟
340‧‧‧步驟
350‧‧‧步驟

Claims (20)

  1. 一種製造電路元件的方法，包括：在基板之上形成電路元件，包括：在該基板之上的至少一層中形成該電路元件之至少一個導電部；提供未固化的聚合物介電材料，其至少部份地圍繞並覆蓋該電路元件之該至少一個導電部；部分固化該聚合物介電材料，以獲得部分硬化的聚合物介電材料；拋光該部分硬化的聚合物介電材料使其低到該電路元件之該至少一個導電部的高度；形成與該電路元件之該至少一個導電部接觸的該電路元件之導電孔部；以及在該電路元件之該至少一個導電部之上形成該電路元件之至少一個其餘導電部並通過該導電孔部電接觸該電路元件之該至少一個導電部。
  2. 如申請專利範圍第1項所述的方法，還包括在該拋光之後，完成該聚合物介電材料的固化以獲得硬化的聚合物介電材料，該硬化的聚合物介電材料至少部分地圍繞該電路元件之該至少一個導電部，且該硬化的聚合物介電材料具有與該電路元件之該至少一個導電部的上表面共平面的上表面。
  3. 如申請專利範圍第2項所述的方法，還包括在該硬化的聚合物介電材料上方沉積一介電材料層，並在形成 該電路元件之該至少一個其餘導電部之前，在該介電材料層上方及該電路元件之該至少一個導電部之上提供並圖案化磁性材料層。
  4. 如申請專利範圍第1項所述的方法，其中，該至少一個導電部包括該電路元件之下導電部，且其中該拋光進一步平坦化該下導電部的上表面。
  5. 如申請專利範圍第4項所述的方法，其中，該下導電部接觸該電路元件之該導電孔部。
  6. 如申請專利範圍第5項所述的方法，其中，該電路元件包括多層電感器或多層變壓器的其中一個，且該方法還包括在該電路元件之該下導電部之上提供磁性材料層，該磁性材料層至少部分地駐留在由該電路元件之該導電孔部所定義的區域內。
  7. 如申請專利範圍第5項所述的方法，其中，形成該電路元件之該導電孔部包括至少部分地通過在該導電元件之該下導電部之上進行電鍍來形成該導電孔部。
  8. 如申請專利範圍第5項所述的方法，還包括在形成該電路元件之該導電孔部之後，提供另外一層該未固化的聚合物介電材料，其至少部分圍繞且覆蓋該電路元件之該導電孔部，部分硬化在該電路元件之該導電孔部上方的該另外一層未固化的聚合物介電材料，以獲得部分硬化的上部聚合物介電材料，並拋光該部分硬化的上部聚合物介電材料使其低到該電路元件之該導電孔部的高度，該部分硬化的上部聚合物介電材料的 該拋光係平坦化該部分硬化的上部聚合物介電材料，且暴露該電路元件之該導電孔部的上表面，以利於形成該電路元件。
  9. 如申請專利範圍第8項所述的方法，還包括在該電路元件之該導電孔部之上提供該電路元件之上導電部並與其電接觸。
  10. 如申請專利範圍第9項所述的方法，其中，該電路元件之該下導電部包括該電路元件之下部導電線圈部分，且該電路元件之該上導電部包括該電路元件之上部導電線圈部分，且其中該電路元件之該下部導電線圈部分、該導電孔部以及該上部導電線圈部分係至少部分地形成至少一個線圈延伸於在該電路元件之該下部導電線圈部分之上的磁性材料層周圍。
  11. 如申請專利範圍第1項所述的方法，其中，該至少一個導電部包括該電路元件之下導電部，包括：在該基板上方沉積介電材料層；在該介電材料層上方提供晶種層沉積以利於電鍍；在該晶種層上方塗布光阻材料且圖案化該光阻材料以定義多個通道在其中；在該多個通道內進行電鍍，以定義該電路元件之下導電線圈部分；以及去除該光阻材料且蝕刻該晶種層。
  12. 如申請專利範圍第1項所述的方法，其中，該至少一 個導電部包括下導電部，且該電路元件之導電孔部設置在該下導電部上方並與其電接觸，且其中該未固化的聚合物介電材料至少部分地圍繞且覆蓋該電路元件之該導電孔部，且其中該拋光平坦化該部分硬化的聚合物介電材料，且暴露該電路元件之該導電孔部的上表面，以利於形成該電路元件之該至少一個其餘導電部並與其進行電接觸。
  13. 如申請專利範圍第12項所述的方法，其中，該至少一個其餘導電部包括該電路元件之上導電部，且該電路元件之上導電部係設置在該電路元件之該導電孔部上方並與其電接觸。
  14. 如申請專利範圍第13項所述的方法，其中，該電路元件包括電感器或變壓器的其中一個，且該下導電部、該導電孔部和該上導電部一起定義該電路元件之至少一個線圈。
  15. 如申請專利範圍第14項所述的方法，還包括提供至少一個磁性材料層，其至少部分地設置在由該電路元件之該至少一個線圈所定義的區域內。
  16. 如申請專利範圍第1項所述的方法，其中，該拋光包括化學機械拋光該部分硬化的聚合物介電材料以平坦化其上表面，以及平坦化該電路元件之該至少一個導電部的暴露上表面。
  17. 如申請專利範圍第1項所述的方法，其中，該部分固化包括退火該未固化的聚合物介電材料以獲得該部分 硬化的聚合物介電材料，且其中該拋光包括化學機械拋光該部分硬化的聚合物介電材料。
  18. 如申請專利範圍第1項所述的方法，其中，該基板包括半導體晶圓。
  19. 如申請專利範圍第1項所述的方法，其中，該電路元件是多層電感器或多層變壓器的其中一個。
  20. 如申請專利範圍第19項所述的方法，其中，形成電路元件包括形成四方平面無引脚封裝外型的電路元件，並切割該基板以分離該電路元件。
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