CN116190356A - 三维电感器的制备方法 - Google Patents

三维电感器的制备方法 Download PDF

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CN116190356A CN202211701615.8A CN202211701615A CN116190356A CN 116190356 A CN116190356 A CN 116190356A CN 202211701615 A CN202211701615 A CN 202211701615A CN 116190356 A CN116190356 A CN 116190356A
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刘子玉
张卫
曾晓诗
汪洋
王浩
陈琳
孙清清
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Abstract

本发明提供了一种三维电感器的制备方法，包括：提供衬底，第一面上形成有环形沟槽；形成锆钛酸铅薄膜覆盖环形沟槽的内壁，以形成三维电感器的磁芯；形成若干通孔至少部分环绕环形沟槽，通孔的深度大于或等于环形沟槽的深度，并在通孔内形成第一导线；在第一面形成若干第二导线连接第一导线；从第二面减薄衬底至暴露第一导线，并形成第二导线连接第一导线，第一导线及第二导线环绕磁芯并作为三维电感器的线圈。本发明中，采用锆钛酸铅薄膜覆盖环形沟槽的内壁所形成的薄膜结构作为磁芯不仅在制作工艺上较为容易实现，还可同时提高三维电感器的电感值及品质因子。

Description

三维电感器的制备方法
技术领域
本发明涉及集成电路技术领域，特别涉及一种三维电感器的制备方法。
背景技术
电感器是集成电路中必不可少的基本元器件之一，在开关电源、射频电路中，电感器都发挥着重要的作用。
随着集成电路集成度提高，半导体器件特征尺寸将达到物理极限。为进一步提高性能和集成度，研究人员开始将芯片在三维方向上进行集成。三维电感较平面电感而言，占片面积较小，这极大地提高了封装密度和单位面积的电感密度，但现有的三维电感，难以同时兼顾较大电感值及较大品质因子，并且还因此导致结构设计复杂，不利于制造三维电感器。
发明内容
本发明的目的在于提供一种三维电感器的制备方法，以提高三维电感器的性能并便于制造。
为解决上述技术问题，本发明提供的三维电感器的制备方法，包括：
提供衬底，所述衬底具有相对的第一面及第二面，所述第一面上形成有环形沟槽；
形成锆钛酸铅薄膜覆盖所述环形沟槽的内壁，以形成所述三维电感器的磁芯，并形成第一材料层覆盖所述锆钛酸铅薄膜并填充所述环形沟槽；
形成若干通孔至少部分环绕所述环形沟槽，所述通孔的深度大于或等于所述环形沟槽的深度，并在所述通孔内形成第一导线；
在所述第一面及所述第二面分别形成若干第二导线连接所述第一导线，所述第一导线及所述第二导线环绕所述磁芯作为所述三维电感器的线圈。
可选的，形成所述磁芯的步骤包括：
形成图形化的掩模层覆盖所述第一面，并暴露所述环形沟槽；
采用沉积工艺形成锆钛酸铅薄膜覆盖所述图形化的掩模层及所述环形沟槽的内壁；
去除所述图形化的掩模层，以所述环形沟槽内的锆钛酸铅薄膜作为所述磁芯。
可选的，所述图形化的掩模层还暴露所述环形沟槽的中间区域，在所述中间区域上形成并保留所述锆钛酸铅薄膜，以作为所述磁芯的一部分。
可选的，所述第一材料层的材质包括聚酰亚胺。
可选的，所述通孔的深度小于所述衬底的厚度，在所述通孔内形成所述第一导线的步骤包括：
形成第一介质层覆盖所述通孔的内壁及所述第一面的表面；
在所述第一介质层上依次形成粘附层及种子层；
采用化学电镀工艺在所述种子层上形成金属层，并填充所述通孔至所述第一面的上方；
以所述第一介质层为研磨停止层执行研磨工艺，以所述通孔内的金属层及种子层作为所述第一导线。
可选的，在形成所述第一导线后，在所述第一面形成若干所述第二导线连接所述若干第一导线。
可选的，在所述第一面形成若干所述第二导线后，还包括：
提供一载板，将所述载板与所述第一面贴合，并翻转至所述第二面朝上；
对所述第二面进行减薄及研磨至暴露所述第一导线。
可选的，对所述第二面进行减薄及研磨至暴露所述第一导线及所述环形沟槽。
可选的，在减薄后的所述第二面上形成所述锆钛酸铅薄膜覆盖所述环形沟槽的中间区域或覆盖所述环形沟槽的中间区域对应的投影区域。
可选的，形成所述第二导线的步骤包括：
形成第二介质层覆盖所述衬底的表面；
图形化所述第二介质层，形成若干连通所述第一导线的沟槽；
在所述沟槽内形成所述第二导线，所述第二导线连接所述第一导线。
综上所述，本发明在衬底的第一面形成环形沟槽，并在环形沟槽的内壁形成锆钛酸铅薄膜以作为三维电感器的磁芯，再在环形沟槽内填充第一材料层，并在第一面及第二面分别形成第二导线连接第一导线以形成环绕磁芯的线圈，从而形成三维电感器。利用锆钛酸铅薄膜相较于基板更高的磁导率以提高三维电感器的电感值，利用锆钛酸铅薄膜相较于基板更高的介电常数降低涡流损耗以及利用薄膜结构较薄的厚度降低磁芯损耗，从而提高品质因子。而且，相较于采用类似实心结构(例如基板本身、空气或者其他材质)作为磁芯，采用锆钛酸铅薄膜覆盖环形沟槽的内壁所形成的薄膜结构作为磁芯不仅在制作工艺上较为容易实现，还可同时提高三维电感器的电感值及品质因子。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1是本实施例提供的三维电感器的制备方法。
图2a～图14b为本实施例提供的三维电感器的制备方法的相应步骤对应的结构示意图。
附图中：
10-衬底；10a-第一面；10b-第二面；11-环形沟槽；12-中间区域；21-图形化的第二掩模层；22-锆钛酸铅薄膜；23-第一材料层；31-通孔；32-第一介质层；33-第一导线；34-第二导线；41-载板；42-第二介质层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图1是本实施例提供的三维电感器的制备方法。
如图1所示，本实施例提供的三维电感器的制备方法，包括：
S01：提供衬底，所述衬底具有相对的第一面及第二面，所述第一面上形成有环形沟槽；
S02：形成锆钛酸铅薄膜覆盖所述环形沟槽的内壁，以形成所述三维电感器的磁芯，并形成第一材料层覆盖所述锆钛酸铅薄膜并填充所述环形沟槽；
S03：形成若干通孔至少部分环绕所述环形沟槽，所述通孔的深度大于或等于所述环形沟槽的深度，并在所述通孔内形成第一导线；
S04：在所述第一面及所述第二面分别形成若干第二导线连接所述第一导线，所述第一导线及所述第二导线环绕所述磁芯作为所述三维电感器的线圈。
图2a～图14b为本实施例提供的三维电感器的制备方法的相应步骤对应的结构示意图，接下来，将结合图2a～图14b对所述三维电感器的制备方法进行详细说明。
首先，执行步骤S01，请参照图2a及图2b，提供衬底10，衬底10具有相对的第一面10a及第二面10b，第一面10a上形成有环形沟槽11。
衬底10可以是本领域技术人员所熟知的任意合适的基底材料，例如可以是以下所提到的材料中的至少一种：硅、石英或玻璃等。本实施例中衬底10的材质为硅加以说明。图2a为衬底10上形成有环形沟槽11的剖视示意图，图2b为衬底10上形成有环形沟槽11的俯视示意图。
具体的，在衬底10的第一面10a上形成环形沟槽11的步骤可包括：在衬底10的第一面10a上形成第一掩模层，再对第一掩模层进行图形化以暴露环形图形，接着，利用第一掩模层蚀刻暴露的环形图形以形成环形沟槽11，环形沟槽11所环绕的第一面10a可为环形沟槽11的中间区域12，再去除第一掩模层。其中，环形图形的形状及环形沟槽11的深度均与待形成的三维电感器相匹配，用于后续形成三维电感器的磁芯。在本实施例中，环形沟槽11(环形图形)的形状可呈回字型，中间区域12的形状可为矩形。
接着，执行步骤S02，形成锆钛酸铅薄膜22覆盖环形沟槽11的内壁，以形成三维电感器的磁芯，并形成第一材料层23覆盖锆钛酸铅薄膜22并填充环形沟槽11。
其具体形成磁芯的步骤可包括：首先，形成图形化的第二掩模层21覆盖第一面10a，并暴露环形沟槽11(其开口区域)。在一优选实施例中，请参照图3，所形成图形化的第二掩模层21暴露环形沟槽11及其中间区域12(位于环形沟槽11中间的第一面10a区域)，以进一步提高三维电感器的性能(电感值及品质因子)。
请参照图4，采用沉积工艺形成锆钛酸铅薄膜22覆盖图形化的第二掩模层21、环形沟槽11的内壁及暴露的第一面10a。其中，可采用任意合适的沉积工艺形成锆钛酸铅薄膜22，例如物理溅射工艺、水热法或溶胶凝胶法等，所形成的锆钛酸铅薄膜22的厚度可例如为0.2微米～0.8微米，但并不限于此。在形成锆钛酸铅薄膜22时，还可通过调整工艺以增大所形成锆钛酸铅薄膜22的介电常数，从而提高所形成三维电感器的性能(电感值和品质因子)。本实施例中，可采用物理溅射工艺形成锆钛酸铅薄膜22以提高其膜层质量。
相较于未设置锆钛酸铅薄膜22用于形成磁芯，采用锆钛酸铅薄膜22作为磁芯，可显著同时提高三维电感器的电感值和品质因子。但需要说明的是，随着锆钛酸铅薄膜22厚度的增加，三维电感器的电感值和品质因子有着相反的变化规律，即随着锆钛酸铅薄膜22厚度的增加，磁芯的磁导将增加，有利于增大三维电感器的电感值，但将略微增大其磁芯损耗，将相对减小三维电感器的品质因子。因此，在设置锆钛酸铅薄膜的厚度时需根据上述特性综合考虑其对三维电感器的性能影响。
请参照图5，去除图形化的第二掩模层21，以剩余的锆钛酸铅薄膜22作为三维电感器的磁芯或部分磁芯。其中，可采用湿法工艺去除图形化的第二掩模层21，并同时去除位于图形化的第二掩模层21上的锆钛酸铅薄膜22，并以环形沟槽11的内壁及环形沟槽11的中间区域12的锆钛酸铅薄膜22作为三维电感器的磁芯。
请参照图6，形成第一材料层23填充环形沟槽11。第一材料层23可优选为便于填充的介质材料，例如聚酰亚胺，采用旋涂工艺在环形沟槽11内填充聚酰亚胺，再去除环形沟槽11之外的聚酰亚胺并固化，使第一材料层23的顶面与第一面10a基本平齐。此外，若环形沟槽11的中间区域12上形成有锆钛酸铅薄膜22，还剩余有部分厚度的第一材料层23覆盖锆钛酸铅薄膜22用以隔离，也是可行的。
接着，执行步骤S03，形成若干通孔31至少部分环绕环形沟槽11，通孔31的深度大于或等于环形沟槽11的深度，并在通孔31内形成第一导线33。
在本实施例中，以三维电感器的线圈呈条状延伸为例，形成第一导线33的步骤包括：请参照图7，在环形沟槽11的两侧形成若干通孔31。该些通孔31可未贯穿衬底10(通孔31深度小于衬底10的厚度)以便于形成第一导线33，但通孔31的深度大于或等于环形沟槽11的深度以便后续形成环绕磁芯的线圈。该些通孔31可对称设于环形沟槽11的两侧，并与环形沟槽11保持一定间距，每侧的第一个通孔31及最后一个通孔31之间的距离即为三维电感器的线圈的长度。具体的，在本实施例中，环形沟槽11的两侧各设有四个通孔31，以使线圈的匝数为四匝。
请参照图8，形成第一介质层32覆盖通孔31的内壁及第一面10a的表面。第一介质层32可为任意合适的绝缘材料，例如氧化硅，可采用气相沉积工艺形成氧化硅覆盖通孔31的内壁及第一面10a的表面。其中，此处所第一介质层32所覆盖的第一面10a的表面还包括与第一面10a基本平齐的第一材料层23及锆钛酸铅薄的表面。
请参照图9，以第一导线33的材质包括铜，且采用化学电镀方法形成铜为例，在通孔31中形成第一导线33的具体步骤包括：在第一介质层32上依次形成粘附层及种子层，粘附层的材质可为氮化钽、钨化钛或氮化钨等，并采用物理溅射工艺形成粘附层及种子层(材质为铜)；采用化学电镀工艺在种子层上形成金属层(铜)，并填充通孔31至第一面10a的上方；以第一介质层32为研磨停止层执行研磨工艺，以通孔31内的金属层及种子层作为第一导线33。
接着，执行步骤S04，在第一面10a及第二面10b分别形成若干第二导线34连接第一导线33，第一导线33及第二导线34环绕磁芯作为三维电感器的线圈。
请参照图10，在第一面10a形成若干第二导线34连接第一导线33。在第一面10a的第二导线34的材质可与第一导线33的材质相同，并采用类似的工艺形成。其具体步骤可包括：首先，采用光刻工艺在第一介质层32中形成若干连通两侧的第一导线33的第一沟槽，第一沟槽的两端暴露第一导线33；接着，依次形成粘附层及种子层覆盖第一沟槽的内壁及第一介质层32的表面；再采用化学电镀工艺形成铜填充第一沟槽，并以第一沟槽中的铜作为第二导线34。
接着，从第二面10b减薄衬底10至暴露第一导线33，并形成第二导线34连接第一导线33，第一导线33及第二导线34环绕磁芯并作为三维电感器的线圈。具体的，请参照图11，从第二面10b减薄衬底10至暴露第一导线33。其具体步骤可包括：提供一载板41，将载板41与第一面10a贴合，并翻转至第二面10b朝上；再对第二面10b进行减薄及研磨至暴露第一导线33。其中，载板41可为任意合适的材质，并可通过键合工艺将载板41和第一面10a临时结合，用于保护第一面10a，并便于执行后续工艺。在一些实施例中，减薄前通孔31的深度大于环形沟槽11的深度，在对第二面10b的减薄及研磨过程中，可研磨至足以连接第一导线33的第一停止面作为研磨停止面，而该第一停止面(如图10的第一停止面51)与环形沟槽11(磁芯)间隔一定距离。而在另一实施例中，在研磨至第一停止面后继续研磨至第二停止面(如图10的第一停止面52)，第二停止面同时暴露第一导线33及环形沟槽11(或尽量接近暴露环形沟槽11)。当然，若减薄前通孔31的深度等于环形沟槽11的深度，在研磨至第一停止面暴露第一导线33的同时，即可同时暴露环形沟槽11。
请参照图12，以减薄后的第二面10b暴露环形沟槽11为例，在减薄后的第二面10b上形成锆钛酸铅薄膜22覆盖环形沟槽11及环形沟槽11的中间区域12，以该减薄后的第二面10b上的锆钛酸铅薄膜22与环形沟槽11的内壁及第一面10a上的锆钛酸铅薄膜22构成一个在衬底10的深度方向及表面方向均封闭的薄膜结构作为作为三维电感器的磁芯，并以此提高三维电感器的性能。其具体形成步骤可例如包括：在减薄后的第二面10b形成图形化的第三掩模层，暴露环形沟槽11及环形沟槽11的中间区域12；再采用沉积工艺形成锆钛酸铅薄膜22覆盖图形化的第三掩模层、环形沟槽11及环形沟槽11的中间区域12的表面；再去除图形化的第三掩模层及其上的锆钛酸铅薄膜22。在此需要说明的是，若减薄后的第二面10b并未暴露环形沟槽11的底部，即在该步骤形成的锆钛酸铅薄膜22可仅覆盖中间区域12在第二面10b上的投影，换言之，第二面10b上的锆钛酸铅薄膜22并未与环形沟槽11中的锆钛酸铅薄膜22相接触形成完全封闭的薄膜结构也是可行；甚至，省略该步骤，即未在减薄后的第二面10b上形成锆钛酸铅薄膜22也是可行的。当然，在一些实施例中，锆钛酸铅薄膜22还可延伸覆盖环形沟槽11在减薄后的第二面10b的投影。
请参照图13，在减薄后的第二面10b上形成第二介质层42，并在第二介质层42上形成连通第一导线33的第二导线34。其中，第二介质层42的材质可与第一介质层32的材质相同，并采用与在第一面10b上形成第二导线34相同的工艺在减薄后的第二面10b上上形成第二导线34，第一面10a上的第二导线34与减薄后第二面10b上的第二导线34顺次连接相应的第一导线33，从而形成环绕环形沟槽11(磁芯)的线圈(螺旋线圈)，该螺旋线圈延伸成条状(直螺旋线圈)。
在此需要说明的是，还可采用其他方法在第一面10a和/或减薄后的第二面10b上形成第二导线34。例如，在第一面10a和/或减薄后的第二面10b上依次形成粘附层及种子层，再对粘附层及种子层执行图形化工艺并保留用于形成第二导线34区域的粘附层及种子层，再执行化学电镀工艺在具有粘附层及种子层的区域形成金属层，并构成第二导线34。
请参照图14a及图14b，去除载板41，以形成本实施例的三维电感器，图14a为三维电感器的剖视示意图，图14b为三维电感器的俯视示意图。
综上所述，本发明在衬底的第一面形成环形沟槽，并在环形沟槽的内壁形成锆钛酸铅薄膜以作为三维电感器的磁芯，再在环形沟槽内填充第一材料层，并在第一面及第二面分别形成第二导线连接第一导线以形成环绕磁芯的线圈，从而形成三维电感器。利用锆钛酸铅薄膜相较于基板更高的磁导率以提高三维电感器的电感值，利用锆钛酸铅薄膜相较于基板更高的介电常数降低涡流损耗以及利用薄膜结构较薄的厚度降低磁芯损耗，从而提高品质因子。而且，相较于采用类似实心结构(例如基板本身、空气或者其他材质)作为磁芯，采用锆钛酸铅薄膜覆盖环形沟槽的内壁所形成的薄膜结构作为磁芯不仅在制作工艺上较为容易实现，还可同时提高三维电感器的电感值及品质因子。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种三维电感器的制备方法，其特征在于，包括：
提供衬底，所述衬底具有相对的第一面及第二面，所述第一面上形成有环形沟槽；
形成锆钛酸铅薄膜覆盖所述环形沟槽的内壁，以形成所述三维电感器的磁芯，并形成第一材料层覆盖所述锆钛酸铅薄膜并填充所述环形沟槽；
形成若干通孔至少部分环绕所述环形沟槽，所述通孔的深度大于或等于所述环形沟槽的深度，并在所述通孔内形成第一导线；
在所述第一面及所述第二面分别形成若干第二导线连接所述第一导线，所述第一导线及所述第二导线环绕所述磁芯作为所述三维电感器的线圈。
2.根据权利要求1所述的三维电感器的制备方法，其特征在于，形成所述磁芯的步骤包括：
形成图形化的掩模层覆盖所述第一面，并暴露所述环形沟槽；
采用沉积工艺形成锆钛酸铅薄膜覆盖所述图形化的掩模层及所述环形沟槽的内壁；
去除所述图形化的掩模层，以所述环形沟槽内的锆钛酸铅薄膜作为所述磁芯。
3.根据权利要求2所述的三维电感器的制备方法，其特征在于，所述图形化的掩模层还暴露所述环形沟槽的中间区域，在所述中间区域上形成并保留所述锆钛酸铅薄膜，以作为所述磁芯的一部分。
4.根据权利要求1所述的三维电感器的制备方法，其特征在于，所述第一材料层的材质包括聚酰亚胺。
5.根据权利要求1所述的三维电感器的制备方法，其特征在于，所述通孔的深度小于所述衬底的厚度，在所述通孔内形成所述第一导线的步骤包括：
形成第一介质层覆盖所述通孔的内壁及所述第一面的表面；
在所述第一介质层上依次形成粘附层及种子层；
采用化学电镀工艺在所述种子层上形成金属层，并填充所述通孔至所述第一面的上方；
以所述第一介质层为研磨停止层执行研磨工艺，以所述通孔内的金属层及种子层作为所述第一导线。
6.根据权利要求1所述的三维电感器的制备方法，其特征在于，在形成所述第一导线后，在所述第一面形成若干所述第二导线连接所述若干第一导线。
7.根据权利要求6所述的三维电感器的制备方法，其特征在于，在所述第一面形成若干所述第二导线后，还包括：
提供一载板，将所述载板与所述第一面贴合，并翻转至所述第二面朝上；
对所述第二面进行减薄及研磨至暴露所述第一导线。
8.根据权利要求7所述的三维电感器的制备方法，其特征在于，
对所述第二面进行减薄及研磨至暴露所述第一导线及所述环形沟槽。
9.根据权利要求7或8所述的三维电感器的制备方法，其特征在于，
在减薄后的所述第二面上形成所述锆钛酸铅薄膜覆盖所述环形沟槽的中间区域或覆盖所述环形沟槽的中间区域对应的投影区域。
10.根据权利要求1所述的三维电感器的制备方法，其特征在于，形成所述第二导线的步骤包括：
形成第二介质层覆盖所述衬底的表面；
图形化所述第二介质层，形成若干连通所述第一导线的沟槽；
在所述沟槽内形成所述第二导线，所述第二导线连接所述第一导线。
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