CN112397445A - Tsv导电结构、半导体结构及制备方法 - Google Patents

Tsv导电结构、半导体结构及制备方法 Download PDF

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Abstract

本发明提供一种TSV导电结构、半导体结构及制备方法，TSV导电结构包括衬底、TSV导电柱及TSV导电块，TSV导电柱与TSV导电块为一体成型，TSV导电柱的一端显露于衬底，TSV导电柱的另一端与TSV导电块相接，且TSV导电块的横截面积大于TSV导电柱的横截面积，以及衬底显露TSV导电块，从而可在进行TSV导电结构的导电引出时，通过TSV导电块增大接触面积，以有效降低由对准偏差所带来的接触不良的风险概率，以及可有效降低互连失效的风险概率，TSV导电结构的深度均一性容忍度较高，应用范围较广，且制备工艺较简单，易于实施，制造成本较低。

Description

TSV导电结构、半导体结构及制备方法
技术领域
本发明属于半导体制造领域，涉及一种TSV导电结构、半导体结构及制备方法。
背景技术
随着半导体技术的发展，集成电路的特征尺寸不断缩小，器件互连密度不断提高。传统的二维封装已经不能满足业界的需求，因此基于硅通孔技术(Through Silicon Via，TSV)的垂直互连叠层封装方式，以其短距离互连和高密度集成的关键技术优势，逐渐引领了封装技术发展的趋势。
TSV技术是把TSV导电柱做在晶圆内，再通过TSV导电柱进行三维集成封装，当进行TSV导电柱的背面导电引出时，通常采用以下方法实现：一是对晶圆进行减薄使得TSV导电柱露头引出；二是避开TSV导电柱的露头引出工艺，而通过形成如与TSV导电柱对应设置且相接触的通孔(Via)导电塞，以将TSV导电柱导电引出。
但上述两种TSV导电柱的导电引出方式均有其不足之处，其中，第一种通过对晶圆进行减薄以使得TSV导电柱露头引出的方式，对形成的TSV导电柱的深度均一性的要求比较高，如果TSV导电柱的深度均一性差，则易导致TSV导电柱与Via导电塞的互连失效，且在CMP减薄工艺时，易导致晶圆碎片；第二种通过形成与TSV导电柱对应设置的Via导电塞以将TSV导电柱导电引出的方式，易因TSV导电柱与Via导电塞的对准偏差造成Via导电塞与TSV导电柱局部接触，甚至于Via导电塞被连到晶圆上，最终导致接触不良或互连失效。
因此，提供一种TSV导电结构、半导体结构及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种TSV导电结构、半导体结构及制备方法，用于解决现有技术中，TSV导电引出所面临的上述一系列的问题。
为实现上述目的及其他相关目的，本发明提供一种TSV导电结构的制备方法，包括以下步骤：
提供衬底；
刻蚀所述衬底，形成相贯通的TSV孔及TSV凹槽；
采用导电材料经一体成型填充所述TSV孔及TSV凹槽，以形成TSV导电柱及TSV导电块，所述TSV导电柱的一端显露于所述衬底，所述TSV导电柱的另一端与所述TSV导电块相接，且所述TSV导电块的横截面积大于所述TSV导电柱的横截面积；
去除部分所述衬底，以显露所述TSV导电块。
可选地，采用导电材料经一体成型填充所述TSV孔及TSV凹槽之前包括以下步骤：
提供衬底；
刻蚀所述衬底，形成TSV孔；
形成第一介质层，以覆盖所述TSV孔的底部及侧壁；
采用干法刻蚀，去除位于所述TSV孔底部的所述第一介质层；
采用湿法刻蚀，沿所述TSV孔刻蚀所述衬底，以形成TSV凹槽；
形成第二介质层，以覆盖所述TSV凹槽的表面。
可选地，所述TSV导电块的横截面积与所述TSV导电柱的横截面积的比值为6～1.5。
可选地，所述衬底中包括由所述TSV导电柱及TSV导电块所构成的M个导电部件，M≥2且为整数，M个所述导电部件的深度差的范围为0μm～10μm。
本发明还提供一种半导体结构的制备方法，包括采用任一上述TSV导电结构的制备方法制备所述半导体结构。
可选地，包括以下步骤：
采用任一上述制备方法制备所述半导体结构；
形成绝缘层，以覆盖所述衬底及显露的所述TSV导电块；
图形化所述绝缘层，形成Via孔，以显露所述TSV导电块；
采用导电材料填充所述Via孔，以形成与所述TSV导电块相接触的Via导电塞。
本发明还提供一种TSV导电结构，所述TSV导电结构包括：
衬底；
TSV导电柱及TSV导电块，所述TSV导电柱与所述TSV导电块为一体成型，所述TSV导电柱的一端显露于所述衬底，所述TSV导电柱的另一端与所述TSV导电块相接，且所述TSV导电块的横截面积大于所述TSV导电柱的横截面积，以及所述衬底显露所述TSV导电块。
可选地，所述TSV导电块的横截面积与所述TSV导电柱的横截面积的比值为6～1.5。
可选地，所述衬底中包括由所述TSV导电柱及TSV导电块所构成的M个导电部件，M≥2且为整数，M个所述导电部件的深度差的范围为0μm～10μm。
本发明还提供一种半导体结构，所述半导体结构包括任一上述TSV导电结构。
如上所述，本发明的TSV导电结构、半导体结构及制备方法，TSV导电结构包括衬底、TSV导电柱及TSV导电块，TSV导电柱与TSV导电块为一体成型，TSV导电柱的一端显露于衬底，TSV导电柱的另一端与TSV导电块相接，且TSV导电块的横截面积大于TSV导电柱的横截面积，以及衬底显露TSV导电块，从而可在进行TSV导电结构的导电引出时，通过TSV导电块增大接触面积，以有效降低由对准偏差所带来的接触不良的风险概率，以及可有效降低互连失效的风险概率，TSV导电结构的深度均一性容忍度较高，应用范围较广，且制备工艺较简单，易于实施，制造成本较低。
附图说明
图1显示为本发明中制备TSV导电结构的工艺流程图。
图2显示为本发明中形成TSV孔后的结构示意图。
图3显示为本发明中形成第一介质层后的结构示意图。
图4显示为本发明中去除位于TSV孔底部的第一介质层后的结构示意图。
图5显示为本发明中形成TSV凹槽后的结构示意图。
图6显示为本发明中形成第二介质层后的结构示意图。
图7显示为本发明中采用第一导电材料填充TSV孔及TSV凹槽后的结构示意图。
图8显示为本发明中形成Via导电塞及金属布线层后的结构示意图。
图9显示为本发明中去除基板后的结构示意图。
元件标号说明
100 衬底
101 TSV孔
102 TSV凹槽
210 第一介质层
220 第二介质层
300 第一导电材料
410 TSV导电柱
420 TSV导电块
500 键合层
600 基板
700 绝缘层
800 Via导电塞
900 金属布线层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图1，本实施例提供一种TSV导电结构的制备方法，包括以下步骤：
提供衬底；
刻蚀所述衬底，形成相贯通的TSV孔及TSV凹槽；
采用导电材料经一体成型填充所述TSV孔及TSV凹槽，以形成TSV导电柱及TSV导电块，所述TSV导电柱的一端显露于所述衬底，所述TSV导电柱的另一端与所述TSV导电块相接，且所述TSV导电块的横截面积大于所述TSV导电柱的横截面积；
去除部分所述衬底，以显露所述TSV导电块。
本实施例的制备方法工艺较简单，易于实施，制造成本较低，TSV导电结构包括TSV导电柱及位于TSV导电柱一端的TSV导电块，且TSV导电块的横截面积大于TSV导电柱的横截面积，从而可在进行TSV导电结构的导电引出时，增大TSV导电结构的接触面积，以有效降低由于对准偏差所带来的接触不良的风险概率，以及可有效降低互连失效的风险概率，TSV导电结构的深度均一性容忍度较高，应用范围较广。
作为示例，采用导电材料经一体成型填充所述TSV孔及TSV凹槽之前包括以下步骤：
提供衬底；
刻蚀所述衬底，形成TSV孔；
形成第一介质层，以覆盖所述TSV孔的底部及侧壁；
采用干法刻蚀，去除位于所述TSV孔底部的所述第一介质层；
采用湿法刻蚀，沿所述TSV孔刻蚀所述衬底，以形成TSV凹槽；
形成第二介质层，以覆盖所述TSV凹槽的表面。
下面结合附图和具体实施方式以作进一步说明，关于TSV导电结构的制备方法具体包括以下步骤：
首先，参阅图2，提供衬底100，并刻蚀所述衬底100，形成TSV孔101。
具体的，所述衬底100可包括硅层、氧化硅层、氮化硅层、锗层、氮化镓层、砷化镓层、中的一种或由上述材料层交叠形成复合衬底，且所述衬底100内部可包括电子元器件或及用于连接布线的导电层等，关于所述衬底100的材质及结构，具体可根据需要进行选择，此处不作过分限制。
其中，可通过光刻工艺，在所述衬底100上进行涂胶、曝光、显影及刻蚀工艺，形成所述TSV孔101，光刻工艺中的光刻胶可为正胶、负胶等，涂覆工艺可为喷胶、旋涂等工艺，所述TSV孔101的刻蚀工艺可为干法刻蚀，也可为湿法刻蚀，具体可根据需要进行选择。所述TSV孔101的形貌可为圆形、椭圆形等。在所述衬底100中，所述TSV孔101的个数可包括M个，M≥2且为整数，如2个、3个、4个、5个、6个、10个、50个等值。所述TSV孔101的宽度可为60nm～150nm，如60nm、80nm、100nm、120nm、150nm等任何范围内的值，所述TSV孔101深度可为1μm～5μm，如2μm、3μm、4μm、5μm等任何范围内的值，其中，多个所述TSV孔101在所述衬底100中可具有深度差，所述深度差的范围可为0μm～10μm，如0μm、2μm、5μm、10μm等任何范围内的值。关于所述TSV孔101的制备、形貌、个数、分布、尺寸等可根据需要进行选择，此处不作过分限制。
接着，参阅图3，形成第一介质层210，以覆盖所述TSV孔101的底部及侧壁。
具体的，形成所述第一介质层210的方法可包括物理气相沉积、化学气相沉积、氧化等一系列成膜工艺，所述第一介质层210可包括氧化硅层、氮化硅层、氮化钛层等。有关所述第一介质层210的形成工艺、材质、厚度等可根据需要进行选择，此处不作过分限制。
接着，参阅图4，采用干法刻蚀，去除位于所述TSV孔101底部的所述第一介质层210。
具体的，通过各向异性的干法刻蚀，可有效去除位于所述TSV孔101底部的所述第一介质层210，以显露所述衬底100，且保留位于所述TSV孔101侧壁的所述第一介质层210，以为后续的制备工艺做准备。其中，关于干法刻蚀工艺的控制可根据需要进行选择，此处不作过分限制。
接着，参阅图5，采用湿法刻蚀，沿所述TSV孔101刻蚀所述衬底100，以形成TSV凹槽102。
具体的，由于所述TSV孔101的侧壁被所述第一介质层210所覆盖，且所述第一介质层210与所述衬底100具有不同的选择蚀刻比，从而通过刻蚀，可有效去除位于所述TSV孔101底部且显露的所述衬底100，以形成所述TSV凹槽102。本实施例中，由于采用具有各向同性的湿法刻蚀，从而可使得形成的所述TSV凹槽102的横截面积大于所述TSV孔101，以为后续形成TSV导电结构做准备。本实施例中，所述TSV凹槽102的形貌为椭球形，但并非局限于此。其中，优选所述TSV凹槽102的横截面积与所述TSV孔101的横截面积的比值为6～1.5，如6、4、3、1.5等任何范围内的值，以确保形成具有较大横截面积的所述TSV凹槽102。有关所述湿法刻蚀工艺的控制、所述TSV凹槽102的尺寸、形貌等可根据需要进行选择，此处不作过分限制。
接着，参阅图6，形成第二介质层220，以覆盖所述TSV凹槽102的表面。
具体的，形成所述第二介质层220的方法可包括物理气相沉积、化学气相沉积、氧化等一系列成膜工艺，所述第二介质层220可包括氧化硅层、氮化硅层、氮化钛层等。所述第二介质层220可采用与所述第一介质层210相同的工艺及材质，以降低工艺复杂度，但并非局限于此，其中，形成的所述第二介质层220可覆盖所述第一介质层210，但并非局限于此，如所述第二介质层220也可仅覆盖所述TSV凹槽102的表面，具体由制备工艺决定，通过所述第一介质层210及第二介质层220可提供绝缘介质，以避免后续形成的所述TSV导电结构产生漏电。关于所述第二介质层220的形成工艺、材质、厚度等可根据需要进行选择，此处不作过分限制。
接着，参阅图7及图8，采用第一导电材料经一体成型填充所述TSV孔101及TSV凹槽102，以形成导电部件，所述导电部件包括TSV导电柱410及位于所述TSV导电柱410一端的TSV导电块420，且所述TSV导电块420的横截面积大于所述TSV导电柱410的横截面积。
具体的，所述第一导电材料可包括形成覆盖介质层的种子层，如钛、铜、金、银等金属中的一种或多种，以便于后续可采用如电镀、化镀、蒸镀等工艺形成填充所述TSV孔101及TSV凹槽102的导电层，如金属导电层。但并非局限于此，根据需要，也可不形成所述种子层，而直接采用如物理气相沉积、化学气相沉积等工艺，形成填充所述TSV孔101及TSV凹槽102的导电层，如金属导电层、掺杂多晶硅等导电材料。有关所述第一导电材料的形成工艺、材质等可根据需要进行选择，此处不作过分限制。
其中，在填充所述TSV孔101及TSV凹槽102之后，还可包括退火及平坦化的工艺步骤，以提高制备的所述导电部件的导电性，并显露所述导电部件中远离所述TSV导电块420的一端，便于进行后续的导电引出，以及避免后续产生短路现象，从而制备包括所述TSV导电柱410及TSV导电块420的所述导电部件。此处平坦化工艺可为机械研磨及化学机械抛光中的一种或两者的结合，关于退火及平坦化的工艺可根据需要进行选择，此处不作过分限制。由于所述TSV凹槽102的横截面积大于所述TSV孔101，且所述第二介质层220的厚度较薄，从而形成的所述TSV导电块420的横截面积大于所述TSV导电柱410的横截面积，且优选所述TSV导电块420的横截面积与所述TSV导电柱410的横截面积的比值为6～1.5，如6、4、3、1.5等任何范围内的值，以确保形成具有较大横截面积的所述TSV导电块420。有关所述导电部件的形貌由上述所述TSV孔101及TSV凹槽102的形貌决定，如所述衬底100中包括由所述TSV导电柱410及TSV导电块420所构成的M个所述导电部件，M≥2且为整数，如2个、3个、4个、5个、6个、10个、50个等值，所述导电部件在所述衬底100中的深度差的范围为0μm～10μm，如0μm、2μm、5μm、10μm等任何范围内的值，以使得所述TSV导电结构具有较大的深度均一性容忍度，以扩大应用范围，此处不作赘述。
进一步的，本实施例还提供一种半导体结构的制备方法，其包括采用上述TSV导电结构的制备方法制备所述半导体结构。
作为示例，所述半导体结构的制备包括以下步骤：
采用上述制备方法制备所述半导体结构；
形成绝缘层，以覆盖所述衬底及显露的所述TSV导电块；
图形化所述绝缘层，形成Via孔，以显露所述TSV导电块；
采用导电材料填充所述Via孔，以形成与所述TSV导电块相接触的Via导电塞。
具体的，与所述TSV导电块相接触的进行导电引出的结构并非仅局限于Via导电塞，也可为其他导电柱、焊线、金属层及金属凸块等，以下仅以Via导电塞作为示例进行说明。
参阅图8，在去除部分所述衬底100，以显露所述TSV导电块420之前，可包括提供基板600，并将所述基板600与所述衬底100相键合的步骤。
具体的，所述基板600可采用如硅层、氧化硅层、氮化硅层、锗层、氮化镓层及砷化镓层中的一种或由上述材料层交叠形成的复合基板，且所述基板600内部可包括电子元器件或及用于连接布线的导电层等，以使得所述TSV导电结构可直接与所述基板600进行导电引出，且可通过所述基板600作为支撑，以便于进行后续工艺，但并非局限于此，如根据需要所述基板600也可仅作为支撑作用的临时键合基板，以满足后续制备工艺的需要，避免产生碎片等风险。关于所述基板600的材质及结构，具体可根据需要进行选择，此处不作过分限制。
其中，所述基板600与所述衬底100之间可通过键合层500相键合，所述键合层500可包括胶带及聚合物层中的一种，如所述聚合物层可采用旋涂工艺涂覆于所述衬底100的表面，然后采用如紫外固化或热固化工艺使其固化成型，以将所述基板600与所述衬底100相键合。且根据需要当所述基板600为临时键合基板时，在去除所述基板600时，可通过如激光等的照射，使得所述基板600与所述衬底100相剥离，但并非局限于此，所述基板600与所述衬底100也可采用如机械研磨法等进行分离，此处不作过分限制，且根据需要，也可不提供所述基板600。其中，在去除部分所述衬底100时，可先进行研磨去除部分所述衬底100，而后采用刻蚀法以显露所述TSV导电块420，具体工艺此处不作过分限制。
接着，形成绝缘层700，以覆盖所述衬底100及显露的所述TSV导电块420。
具体的，所述绝缘层700的材质可直接采用具有绝缘性的有机绝缘层，从而后续在图形化所述绝缘层700时，可直接通过曝光显影的方式即可进行，但并非局限于此，所述绝缘层700也可采用其他绝缘材料，而后续图形化时可通过在绝缘层700上形成图形化光刻胶，并进行光刻，以图形化所述绝缘层700。所述绝缘层700的材质、厚度、结构等可根据需要进行选择，如可采用叠层结构的所述绝缘层700等，具体可根据需要进行选择，此处不作过分限制。
接着，图形化所述绝缘层700，形成Via孔，以显露所述TSV导电块420，以及采用第二导电材料填充所述Via孔，以形成与所述TSV导电块420相接触的Via导电塞800。
具体的，所述Via孔的尺寸、形貌可根据需要进行选择，通过所述Via导电塞800可将所述TSV导电结构进行导电引出，本实施例中，通过具有较大横截面积的所述TSV导电块420，可在进行所述TSV导电结构的导电引出时，增大所述TSV导电结构与所述Via导电塞800之间的接触面积，以有效降低由于所述Via导电塞800与所述TSV导电结构的对准偏差所带来的接触不良的风险概率，以及可有效降低由于所述Via导电塞800与所述衬底100接触所带来的互连失效的风险概率。
其中，所述第二导电材料可包括形成种子层的材料，如钛、铜、金、银等金属中的一种或多种，以便于后续可采用如电镀、化镀、蒸镀等工艺形成填充所述Via孔的导电层，如铜金属导电层等。但根据需要也可不形成所述种子层而直接采用如物理气相沉积、化学气相沉积等工艺，形成填充所述Via孔的导电层，如铜金属导电层等。有关所述第二导电材料的形成工艺、材质等可与所述第一导电材料相同，此处不作过分限制。
如图9，根据需要，在形成所述Via导电塞800之后，还可包括形成与所述Via导电塞800相接触的金属布线层900的步骤，以通过所述金属布线层900进行I/O的再分布，满足后续电连接的需求。有关所述金属布线层900的制备工艺、材质、分布等此处不作限制。
进一步的，还可包括去除所述基板600的步骤，其中，去除所述基板600的方法可包括研磨法或剥离法，此处不再赘述。
进一步的，在去除所述基板600之后，还可包括形成与所述TSV导电柱410相接触的金属布线或焊球，以进行所述TSV导电结构的导电引出，此处不作过分限制，具体可根据需要进行选择。
本实施例还提供一种TSV导电结构，所述TSV导电结构可采用上述制备所述TSV导电结构的方法制备，但并非局限于此，本实施例中所述TSV导电结构直接采用上述制备工艺制备，因此，有关所述TSV导电结构的制备工艺、材质、结构等均可参阅上述有关所述TSV导电结构的制备，此处不作详述。
具体的，所述TSV导电结构包括衬底、TSV导电柱及TSV导电块，所述TSV导电柱与所述TSV导电块为一体成型，所述TSV导电柱的一端显露于所述衬底，所述TSV导电柱的另一端与所述TSV导电块相接，且所述TSV导电块的横截面积大于所述TSV导电柱的横截面积，以及所述衬底显露所述TSV导电块。
本实施例还提供一种半导体结构，所述半导体结构包括所述TSV导电结构，且本实施例中，与所述TSV导电块相接触的进行导电引出的结构以Via导电塞作为示例进行说明，但并非仅局限于所述Via导电塞，也可为其他导电柱、焊线、金属层及金属凸块等。
具体的，参阅图8，所述半导体结构包括TSV导电结构，所述TSV导电结构包括衬底100、TSV导电柱410及TSV导电块420，其中，所述衬底100显露所述TSV导电柱410的一端，所述TSV导电柱410的另一端与所述TSV导电块420相接，且所述TSV导电块420的横截面积大于所述TSV导电柱410的横截面积，所述衬底100显露所述TSV导电块420。
作为示例，所述TSV导电结构还包括第一介质层210及第二介质层220，所述半导体结构还包括绝缘层700及Via导电塞800。
具体的，所述第一介质层210位于所述TSV导电柱410的外围，所述第二介质层220位于所述TSV导电块420的外围；所述绝缘层700覆盖所述衬底100及显露的所述TSV导电块420；所述Via导电塞800位于所述绝缘层700中，且所述Via导电塞800与所述TSV导电块420相接触。
作为示例，所述TSV导电块420的横截面积与所述TSV导电柱410的横截面积的比值为6～1.5。
具体的，所述TSV导电块420的横截面积与所述TSV导电柱410的横截面积的比值可包括如6、4、3、1.5等任何范围内的值，以确保形成具有较大横截面积的所述TSV导电块420。从而通过具有较大横截面积的所述TSV导电块420，可在进行所述TSV导电结构的导电引出时，增大所述TSV导电结构与所述Via导电塞800之间的接触面积，以有效降低由于所述Via导电塞800与所述TSV导电结构的对准偏差所带来的接触不良的风险概率，以及可有效降低由于所述Via导电塞800与所述衬底100接触所带来的互连失效的风险概率。
作为示例，所述衬底100中包括由所述TSV导电柱410及TSV导电块420所构成的M个导电部件，M≥2且为整数，所述导电部件在所述衬底100中的深度差的范围为0μm～10μm，以使得所述TSV导电结构具有较大的深度均一性容忍度，以扩大应用范围。
综上所述，本发明的TSV导电结构、半导体结构及制备方法，TSV导电结构包括衬底、TSV导电柱及TSV导电块，TSV导电柱与TSV导电块为一体成型，TSV导电柱的一端显露于衬底，TSV导电柱的另一端与TSV导电块相接，且TSV导电块的横截面积大于TSV导电柱的横截面积，以及衬底显露TSV导电块，从而可在进行TSV导电结构的导电引出时，通过TSV导电块增大接触面积，以有效降低由对准偏差所带来的接触不良的风险概率，以及可有效降低互连失效的风险概率，TSV导电结构的深度均一性容忍度较高，应用范围较广，且制备工艺较简单，易于实施，制造成本较低。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种TSV导电结构的制备方法，其特征在于，包括以下步骤：
提供衬底；
刻蚀所述衬底，形成相贯通的TSV孔及TSV凹槽；
采用导电材料经一体成型填充所述TSV孔及TSV凹槽，以形成TSV导电柱及TSV导电块，所述TSV导电柱的一端显露于所述衬底，所述TSV导电柱的另一端与所述TSV导电块相接，且所述TSV导电块的横截面积大于所述TSV导电柱的横截面积；
去除部分所述衬底，以显露所述TSV导电块。
2.根据权利要求1所述的TSV导电结构的制备方法，其特征在于：采用导电材料经一体成型填充所述TSV孔及TSV凹槽之前包括以下步骤：
提供衬底；
刻蚀所述衬底，形成TSV孔；
形成第一介质层，以覆盖所述TSV孔的底部及侧壁；
采用干法刻蚀，去除位于所述TSV孔底部的所述第一介质层；
采用湿法刻蚀，沿所述TSV孔刻蚀所述衬底，以形成TSV凹槽；
形成第二介质层，以覆盖所述TSV凹槽的表面。
3.根据权利要求1所述的TSV导电结构的制备方法，其特征在于：所述TSV导电块的横截面积与所述TSV导电柱的横截面积的比值为6～1.5。
4.根据权利要求1所述的TSV导电结构的制备方法，其特征在于：所述衬底中包括由所述TSV导电柱及TSV导电块所构成的M个导电部件，M≥2且为整数，M个所述导电部件的深度差的范围为0μm～10μm。
5.一种半导体结构的制备方法，其特征在于：包括采用权利要求1～4中任一所述TSV导电结构的制备方法制备所述半导体结构。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，包括以下步骤：
采用权利要求1～4中任一所述制备方法制备所述半导体结构；
形成绝缘层，以覆盖所述衬底及显露的所述TSV导电块；
图形化所述绝缘层，形成Via孔，以显露所述TSV导电块；
采用导电材料填充所述Via孔，以形成与所述TSV导电块相接触的Via导电塞。
7.一种TSV导电结构，其特征在于，所述TSV导电结构包括：
衬底；
TSV导电柱及TSV导电块，所述TSV导电柱与所述TSV导电块为一体成型，所述TSV导电柱的一端显露于所述衬底，所述TSV导电柱的另一端与所述TSV导电块相接，且所述TSV导电块的横截面积大于所述TSV导电柱的横截面积，以及所述衬底显露所述TSV导电块。
8.根据权利要求7所述的TSV导电结构，其特征在于：所述TSV导电块的横截面积与所述TSV导电柱的横截面积的比值为6～1.5。
9.根据权利要求7所述的TSV导电结构，其特征在于：所述衬底中包括由所述TSV导电柱及TSV导电块所构成的M个导电部件，M≥2且为整数，M个所述导电部件的深度差的范围为0μm～10μm。
10.一种半导体结构，其特征在于：所述半导体结构包括权利要求7～9中任一所述TSV导电结构。
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