CN115831766A - 集成电路工艺方法以及集成电路产品 - Google Patents

Abstract

一种集成电路工艺方法以及集成电路产品，涉及半导体领域。所述集成电路工艺方法包括：在晶圆上形成第一光阻层；对所述第一光阻层进行第一刻蚀工艺以形成第一图案化光阻层，所述第一图案化光阻层在对应到所述晶圆上的连接点的位置具有多个凹槽；在所述多个凹槽中形成第一连接件；在所述第一图案化光阻层上形成第二光阻层以覆盖所述第一连接件；对所述第二光阻层进行第二刻蚀工艺以形成第二图案化光阻层，所述第二图案化光阻层暴露多个所述第一连接件的至少其中之一；以及在暴露的所述第一连接件上形成金属以形成第二连接件。所述集成电路产品是依据上述的集成电路工艺方法所制成。

Description

集成电路工艺方法以及集成电路产品

技术领域

本申请是有关于半导体领域，详细来说，是有关于一种集成电路工艺方法以及集成电路产品。

背景技术

在现有技术中，会在晶圆上形成可以与外部装置（如设备或电路板）电性连接的连接件（如金属凸块或铜柱）。然而，所形成的连接件通常会具有同样高度，如此将限制集成电路产品的适用性。

发明内容

有鉴于此，本申请提出一种集成电路工艺方法以及集成电路产品来解决上述问题。

依据本申请的一实施例，提出一种集成电路工艺方法。所述集成电路工艺方法包括：在晶圆上形成第一光阻层；对所述第一光阻层进行第一刻蚀工艺以形成第一图案化光阻层，所述第一图案化光阻层在对应到所述晶圆上的连接点的位置具有多个凹槽；在所述多个凹槽中形成第一连接件；在所述第一图案化光阻层上形成第二光阻层以覆盖所述第一连接件；对所述第二光阻层进行第二刻蚀工艺以形成第二图案化光阻层，所述第二图案化光阻层暴露多个所述第一连接件的至少其中之一；以及在暴露的所述第一连接件上形成金属以形成第二连接件。

依据本申请的一实施例，对所述第二光阻层进行所述第二刻蚀工艺以形成所述第二图案化光阻层包括：刻蚀第一区域内的所述第二光阻层以暴露所述第一区域下方的所述第一连接件以及所述第一光阻层。

依据本申请的一实施例，刻蚀所述第一区域内的所述第二光阻层包括：在所述第一区域上方设置掩模板；以及对所述第二光阻层进行曝光和显影以刻蚀所述第一区域内的所述第二光阻层。

依据本申请的一实施例，在暴露的所述第一连接件上形成金属以形成所述第二连接件包括：在所述第一图案化光阻层和所述第一连接件合围的凹槽中形成金属以形成所述第二连接件。

依据本申请的一实施例，对所述第二光阻层进行所述第二刻蚀工艺以形成所述第二图案化光阻层还包括：保留第二区域内的所述第二光阻层，其中所述第二区域下方包括多个所述第一连接件。

依据本申请的一实施例，所述集成电路工艺方法还包括：去除所述第二图案化光阻层以及所述第一图案化光阻层以暴露所述第一区域下方的所述第二连接件和所述第二区域下方的所述第一连接件。

依据本申请的一实施例，在所述多个凹槽中形成所述第一连接件包括：以电镀方式在所述多个凹槽中形成所述第一连接件。

依据本申请的一实施例，在暴露的所述第一连接件上形成金属以形成所述第二连接件包括：以电镀方式在暴露的所述第一连接件上形成金属。

依据本申请的一实施例，所述晶圆包括数个电路单元。所述电路单元上包括第一区域及第二区域。所述第二区域包围所述第一区域。所述第一区域是矩形区域。所述第一区域包括经配置以形成所述第二连接件的多个第一位置。所述第二区域包括经配置以形成所述第一连接件的多个第二位置。所述第一位置到所述第一区域的边界的最近垂直距离大于等于4微米并小于等于所述第一位置与所述第二区域中距离所述第一位置最近的所述第二位置的垂直间距减去3微米。

依据本申请的一实施例，所述晶圆包括数个电路单元。所述电路单元上包括第一区域及第二区域。所述第二区域包围所述第一区域。所述第一区域是矩形区域。所述第二区域中不包括用以形成连接件的位置。所述第一区域中包括经配置以形成所述第二连接件的第一位置。所述第一位置到所述第一区域的边界的最近垂直距离大于等于4微米并小于等于所述第一位置到所述电路单元的边界的最近垂直距离减去15微米。

依据本申请的一实施例，所述晶圆包括数个电路单元。所述电路单元上包括第一区域及第二区域。所述第二区域包围所述第一区域。所述第一区域是矩形区域。所述第一区域包括经配置以形成所述第二连接件的两个第一位置。两个所述第一位置分别邻近所述矩形区域的第一边和第二边的。所述第二区域包括经配置以形成所述第一连接件的第二位置。所述第二位置邻近所述第一边。其中邻近所述第一边的所述第一位置与所述第一边的垂直距离大于等于4微米并小于等于其与所述第二位置的垂直间距减去3微米，邻近所述第二边的所述第一位置与所述第二边的垂直距离大于等于4微米并小于等于其到所述电路单元的边界的最近垂直距离减去15微米。

依据本申请的一实施例，提出一种依据上述的集成电路工艺方法所制成的集成电路产品。

本申请提出的集成电路工艺方法可以在集成电路晶圆的不同区域形成不同高度的连接件，借此增加集成电路产品的适用性。

附图说明

附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：

图1演示依据本申请一实施例的集成电路工艺方法的流程图。

图2A至图2G演示依据本申请一实施例的集成电路工艺方法的流程图。

图3演示依据本申请一实施例的在第一光阻层形成凹槽的流程图。

图4演示依据本申请一实施例的形成第二图案化光阻层的流程图。

图5演示依据本申请一实施例的电路单元的俯视视图。

图6演示依据本申请一实施例的电路单元的俯视视图。

具体实施方式

以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

再者，在此处使用空间上相对的词汇，譬如之下、下方、低于、之上、上方及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位（如，旋转90度或处于其他方位），而这些空间上相对的描述词汇就应该做相应的解释。

虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，约通常系指实际数值在一特定数值或范围的正负10%、5%、1%或0.5%之内。或者是，约一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比（例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者）均经过约的修饰。因此，除非另有相反的说明，本说明书与附随权利要求书所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。

图1演示依据本申请一实施例的集成电路工艺方法1的流程图。在某些实施例中，集成电路工艺方法1经配置以在晶圆形成连接件（例如但不限于金属凸块、铜柱）。在某些实施例中，集成电路工艺方法1可以在晶圆的不同区域形成不同高度的连接件。倘若大致上能得到相同的结果，本申请并不限定完全依照图1实施例所示的流程步骤来执行。在某些实施例中，集成电路工艺方法1大致可以归纳如下：

步骤11：在晶圆上形成第一光阻层。

步骤12：对所述第一光阻层进行第一刻蚀工艺以形成第一图案化光阻层。其中所述第一图案化光阻层在对应到所述晶圆上的连接点的位置具有多个凹槽。

步骤13：在所述多个凹槽中形成第一连接件。

步骤14：在所述第一图案化光阻层上形成第二光阻层以覆盖所述第一连接件。

步骤15：对所述第二光阻层进行第二刻蚀工艺以形成第二图案化光阻层。其中所述第二图案化光阻层暴露多个所述第一连接件的至少其中之一。

步骤16：在暴露的所述第一连接件上形成金属以形成第二连接件。

同时参考图2A至图2G，图2A至图2G演示依据本申请一实施例的集成电路工艺方法1的流程图。在图2A中，第一光阻层23形成于晶圆20之上。应理解的是，图2A所示仅是晶圆20的其中一部分。在某些实施例中，晶圆20具有多个金属连接垫21。在某些实施例中，在金属连接垫21上通过溅射方式形成凸块下冶金层或籽晶层22，以作为金属连接垫21和连接件之间的连接。在某些实施例中，第一光阻层23形成于晶圆20之上并覆盖多个金属连接垫21以及凸块下冶金层或籽晶层22。

在某些实施例中，晶圆20可以包括第一区域A20以及第二区域B20。在某些实施例中，集成电路工艺方法1经配置以分别在第一区域A20以及第二区域B20中的金属连接垫21的位置形成不同高度的连接件。在某些实施例中，在第一区域A20内的金属连接垫21上所形成的连接件的高度高于在第二区域B20内的金属连接垫21所形成的连接件的高度。

接着，在图2B中，对第一光阻层23进行第一刻蚀工艺以形成第一图案化光阻层24。在某些实施例中，第一图案化光阻层24包括多个凹槽A24。在某些实施例中，每个凹槽A24的位置暴露金属连接垫21上方的凸块下冶金层或籽晶层22。接着，在图2C中，在多个凹槽A24之中形成第一连接件25。在某些实施例中，通过电镀方式在凹槽A24之中形成第一连接件25。在某些实施例中，第一区域A20中包括多个（如图示中的两个）相邻的第一连接件25。在某些实施例中，形成在第一区域A20和第二区域B20中的第一连接件25的高度大致相同。在某些实施例中，第一图案化光阻层24和第一连接件25合围凹槽A24’。

接着，在图2D中，在第一图案化光阻层上24形成第二光阻层26。在某些实施例中，第二光阻层26填入凹槽A24’以覆盖第一连接件25以及第一图案化光阻层24。在某些实施例中，第二光阻层26的厚度大约在5-10微米。接着，在图2E中，对第二光阻层26进行第二刻蚀工艺以形成第二图案化光阻层27。在某些实施例中，第二图案化光阻层27暴露第一区域A20内的多个（如图示中的两个）相邻的第一连接件25以及在其之间的第一图案化光阻层24。

接着，在图2F中，在暴露的第一连接件25上形成金属以形成第二连接件28。在某些实施例中，在凹槽A24’中形成金属以形成第二连接件28。在某些实施例中，通过电镀方式在第一区域A20内的多个（如图示的两个）凹槽A24’中形成金属，进而形成多个（如图示的两个）相邻的第二连接件28。在某些实施例中，第一光阻层24的厚度大于第二连接件28的高度大约3微米。在某些实施例中，第一区域内A20的第二连接件28的高度高于第二区域内B20的第一连接件25的高度。

接着，在图2G中，去除第二图案化光阻层27以及第一图案化光阻层24以暴露第一区域A20下方的第二连接件28和第二区域B20下方的第一连接件25，借此完成集成电路工艺方法1。在某些实施例中，将第二图案化光阻层27以及第一图案化光阻层24以化学药剂洗去，并同时将第一连接件25和第二连接件28没有覆盖到的凸块下冶金层或籽晶层22去除。

本申请提出的集成电路工艺方法1可以在晶圆的不同区域形成不同高度的连接件，借此增加集成电路产品的适用性。

图3演示依据本申请一实施例的在第一光阻层23形成凹槽A24的流程图。在某些实施例中，在第一光阻层23形成于晶圆20上之后，在晶圆20上放置掩模板30。在某些实施例中，掩膜版30上具有不透光区301以及透光区302。在某些实施例中，不透光区301的位置对应需要形成凹槽A24的位置（即金属连接垫21）。接着，进行曝光以及显影作业将未曝光的部分第一光阻层23去除，以形成凹槽A24。在图3的实施例中是以负性光刻胶实现第一光阻层23，因此，掩模板30的不透光区301所遮蔽的位置因为没有曝光，所以在显影后未曝光的部分第一光阻层23会被去除，以形成凹槽A24。

然而，本领域技术人员应可理解，第一光阻层23可以用正性光刻胶实现。如此一来，为了形成凹槽A24，需要形成凹槽A24的位置上方对应掩膜版30的透光区302，其他部分对应掩膜版30的不透光区301。如此设置下，在曝光以及显影作业后，会将曝光的部分第一光阻层23去除，以形成凹槽A24。

图4演示依据本申请一实施例的形成第二图案化光阻层27的流程图。在某些实施例中，在第二光阻层26形成于第一连接件25以及第一图案化光阻层24上之后，在第二光阻层26上方放置掩模板40。在某些实施例中，掩模板40具有不透光区401和透光区402。在某些实施例中，不透光区401的位置对应第一区域A20的位置。接着，进行曝光以及显影作业将未曝光的部分第二光阻层26去除，并保留曝光的第二光阻层26，以形成第二图案化光阻层27。在图4的实施例中是以负性光刻胶实现第二光阻层26，因此，不透光区401所遮蔽的第一区域A20的位置因为没有曝光，所以在显影后未曝光的第一区域A20的第二光阻层26会被去除，并且透光区402所对应的第二区域B20的位置受到曝光，所以在显影后曝光的第二区域B20的第二光阻层26会被保留，以形成第二图案化光阻层27。

然而，本领域技术人员应可理解，第二光阻层26可以用正性光刻胶实现。如此一来，为了将第一区域A20的第二光阻层26去除，第一区域A20的第二光阻层26的上方对应掩模板40中的透光区402，第二区域B20的第二光阻层26的上方对应掩模板40中的不透光区401。如此设置下，在曝光以及显影作业后，会将曝光的第一区域A20的第二光阻层26去除，未曝光的第二区域B20的第二光阻层26保留，以形成第二图案化光阻层27。

在图4的实施例中，第一区域A20下方具有多个（如图示的两个）相邻的第一连接件25需要另外形成金属以形成第二连接件28，因此，不透光区401直接遮蔽整个第一区域A20中的第二光阻层26来进行曝光。在显影作业后，将第一区域A20的第二光阻层26去除以暴露第一区域A20下方的多个（如图示的两个）相邻的第一连接件25以及形成于其间的第一图案化光阻层24。然而，本领域技术人员应能理解，当第一区域A20下方仅有一个第一连接件25需要另外形成金属以形成第二连接件28时，此时第一区域A20对应的仅有单一个第一连接件25。因此，不透光区401仅需要遮蔽单一个第一连接件25来进行曝光。在显影作业后，将第一区域A20的第二光阻层26去除以暴露第一区域A20下方的单一个第一连接件25。

由此可知，第一区域A20的面积依据需要另外形成金属以形成第二连接件28的第一连接件25的数量决定，同时，不透光区401的面积与第一区域A20的面积相同。当有多个需要另外形成金属以形成第二连接件28的第一连接件25且彼此相邻时，第一区域A20的面积覆盖该多个第一连接件25，使得不透光区401一次性覆盖整个第一区域A20，并且在曝光和显影后暴露该多个第一连接件25。当有多个需要另外形成金属以形成第二连接件28的第一连接件25但并非全部相邻时，第一区域A20可以分割成多个部分，分别覆盖该多个第一连接件25，并且掩模板40上可以包括多个不透光区401覆盖第一区域A20的所有部分，并且在曝光和显影后暴露该多个第一连接件25。

图5演示依据本申请一实施例的电路单元50的俯视视图。在某些实施例中，电路单元50可以实现在上述实施例的晶圆20之上。在某些实施例中，晶圆20可以包括多个电路单元50。在某些实施例中，电路单元50可以作为实现在晶圆20上的晶片。在某些实施例中，电路单元50包括第一区域A50和第二区域B50。在某些实施例中，在对电路单元50进行刻蚀工艺时，掩膜版放置在电路单元50的上方，掩膜版的面积与电路单元50相等。在某些实施例中，掩膜版包括不透光区域和透光区域。在某些实施例中，不透光区对应第一区域A50，透光区对应第二区域B50。在某些实施例中，第一区域A50与上述实施例中的第一区域A20类似，第二区域B50与上述实施例中的第二区域B20类似。如上述实施例所述，当电路单元50上布置有负性光阻层时，掩膜版的不透光区使得第一区域A50未受到曝光，掩膜版的透光区使得第二区域B50受到曝光。在显影作业后，第一区域A50的光阻层将被去除，第二区域B50的光阻层将被保留。

在某些实施例中，第一区域A50包括第一位置51、第一位置53、第一位置55和第一位置57，其中第一位置51、第一位置53、第一位置55和第一位置57经配置以形成与上述实施例中的第二连接件28类似的连接件。在某些实施例中，第二区域B50具有第二位置52、第二位置54、第二位置56和第二位置58，其中第二位置52、第二位置54、第二位置56和第二位置58经配置以形成与上述实施例中的第一连接件25类似的连接件。在某些实施例中，在第一位置51、第一位置53、第一位置55和第一位置57形成的连接件具有比在第二位置52、第二位置54、第二位置56和第二位置58形成的连接件较高的高度。

在某些实施例中，第一位置51和第一位置57会形成第一区域A50中最靠近左右两侧边缘的连接件，第一位置55和第一位置53会形成第一区域A50中最靠近上下两侧边缘的连接件。在某些实施例中，第二位置52会形成第二区域B50中最靠近第一区域A50左侧边缘的连接件，第二位置54会形成第二区域B50中最靠近第一区域A50下侧边缘的连接件，第二位置56会形成第二区域B50中最靠近第一区域A50上侧边缘的连接件，第二位置58会形成第二区域B50中最靠近第一区域A50右侧边缘的连接件。

在某些实施例中，第一位置51到第一区域A50的左侧边缘的最短垂直距离L11大于等于4微米并小于等于第一位置51与第二位置52的垂直间距L1减去3微米，即，4um≤L11≤L1-3um。在某些实施例中，第二位置52到第一区域A20的左侧边缘的最短垂直距离L12大于等于3微米。

在某些实施例中，第一位置53到第一区域A50的下侧边缘的最短垂直距离L21大于等于4微米并小于等于第一位置53与第二位置54的垂直间距L2减去3微米，即，4um≤L21≤L2-3um。在某些实施例中，第二位置54到第一区域A20的下侧边缘的最短垂直距离L22大于等于3微米。

在某些实施例中，第一位置55到第一区域A50的上侧边缘的最短垂直距离L31大于等于4微米并小于等于第一位置55与第二位置56的垂直间距L3减去3微米，即，4um≤L31≤L3-3um。在某些实施例中，第二位置56到第一区域A50的上侧边缘的最短垂直距离L32大于等于3微米。

在某些实施例中，第一位置57到第一区域A50的右侧边缘的最短垂直距离L41大于等于4微米并小于等于第一位置57与第二位置58的垂直间距L4减去3微米，即，4um≤L41≤L4-3um。在某些实施例中，第二位置58到第一区域A50的右侧边缘的最短垂直距离L42大于等于3微米。

在上述距离要求下对电路单元50进行刻蚀工艺能避免因刻蚀精度原因使得工艺结果与设计不一致。

图6演示依据本申请一实施例的电路单元60的俯视视图。在某些实施例中，电路单元60可以实现在上述实施例的晶圆20之上。在某些实施例中，晶圆20可以包括多个电路单元60。在某些实施例中，电路单元60可以作为实现在晶圆20上的晶片。在某些实施例中，电路单元60包括第一区域A60和第二区域B60。在某些实施例中，在对电路单元60进行刻蚀工艺时，掩膜版放置在电路单元60的上方，掩膜版的面积与电路单元60相等。在某些实施例中，掩膜版包括不透光区域和透光区域。在某些实施例中，不透光区对应第一区域A60，透光区对应第二区域B60。在某些实施例中，第一区域A60与上述实施例中的第一区域A20类似。如上述实施例所述，当电路单元60上布置有负性光阻层时，掩膜版的不透光区使得第一区域A60未受到曝光，掩膜版的透光区使得第二区域B60受到曝光。在显影作业后，第一区域AA0的光阻层将被去除，第二区域B60的光阻层将被保留。

在某些实施例中，第一区域A60包括第一位置61、第一位置63、第一位置65和第一位置67，其中第一位置61、第一位置63、第一位置65和第一位置67经配置以形成与上述实施例中的第二连接件28类似的连接件。不同的是，第二区域B60不包括任何形成第一连接件的第二位置。

在某些实施例中，第一位置61和第一位置67会形成第一区域A60中最靠近左右两侧边缘的连接件，第一位置65和第一位置63会形成第一区域A60中最靠近上下两侧的连接件。

在某些实施例中，第一位置61到第一区域A60的左侧边缘的最短垂直距离L11’大于等于4微米并小于等于第一位置61与电路单元60的左侧边缘的垂直距离D1减去15微米，即，4um≤L11’≤D1-15um。

在某些实施例中，第一位置63到第一区域A60的下侧边缘的最短垂直距离L21’大于等于4微米并小于等于第一位置63与电路单元60的下侧边缘的垂直距离D2减去15微米，即，4um≤L21’≤D2-15um。

在某些实施例中，第一位置65到第一区域A60的上侧边缘的最短垂直距离L31’大于等于4微米并小于等于第一位置65与电路单元60的上侧边缘的垂直距离D3减去15微米，即，4um≤L31’≤D3-15um。

在某些实施例中，第一位置67到第一区域A60的右侧边缘的最短垂直距离L41’大于等于4微米并小于等于第一位置67与电路单元60的右侧边缘的垂直距离D3减去15微米，即，4um≤L41’≤D4-15um。

在上述距离要求下对电路单元60进行刻蚀工艺，能避免因刻蚀精度原因使得工艺结果与设计不一致。

图5的实施例说明当第一区域A50的四侧外的第二区域B50分别具有用以形成连接件的第二位置52、第二位置54、第二位置56和第二位置58时，第一位置51、第一位置53、第一位置55和第一位置57相对于第一区域A50的四侧边缘的距离要求。图6的实施例说明当第一区域A60的四侧外的第二区域B60不具有用以形成连接件的第二位置时，第一位置61、第一位置63、第一位置65和第一位置67相对于第一区域A60的四侧边缘的距离要求。本领域技术人员在结合图5和图6实施例后，应能轻易理解当第一区域（如第一区域A50）的某一侧外的第二区域（如第二区域B50）不具有用以形成连接件的第二位置时，而其他侧外的第二区域（如第二区域B50）具有用以形成连接件的第二位置时，第一区域（如第一区域A50）内的各个用以形成连接件的第一位置相对于第一区域（如第一区域A50）的四侧边缘的距离要求。详细说明在此省略，以省篇幅。

另外，本领域技术人员在结合图5和图6实施例后，应能轻易理解当电路单元（如电路单元50）上包括多个第一区域（如第一区域A50）时，各个第一区域内的各个第一位置相对于其所在的第一区域（如第一区域A50）的四侧边缘的距离规格。详细说明在此省略，以省篇幅。

本申请还提出一种依据集成电路工艺方法1所制成的集成电路产品。本领域技术人员在阅读完上述实施例后应能理解本申请提出的集成电路产品的细节。详细说明在此省略，以省篇幅。

如本文中所使用，术语“近似地”、“基本上”、“基本”及“约”用于描述并考虑小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。如本文中相对于给定值或范围所使用，术语“约”大体上意味着在给定值或范围的±10%、±5%、±1%或±0.5%内。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外规定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，例如，沿着同一平面定位的在10 μm内、5 μm内、1 μm内或0.5 μm内。当参考“基本上”相同的数值或特性时，术语可指处于所述值的平均值的±10%、±5%、±1%或±0.5%内的值。

如本文中所使用，术语“近似地”、“基本上”、“基本”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确地发生的例子以及事件或情况极近似地发生的例子。举例来说，当与数值结合使用时，术语可指小于或等于所述数值的±10%的变化范围，例如，小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%，或小于或等于±0.05%。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10% (例如，小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%，或小于或等于±0.05%)，那么可认为所述两个数值“基本上”或“约”相同。举例来说，“基本上”平行可以指相对于0°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“基本上”垂直可以指相对于90°的小于或等于±10°的角度变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。

举例来说，如果两个表面之间的位移等于或小于5 µm、等于或小于2 µm、等于或小于1 µm或等于或小于0.5 µm，那么两个表面可以被认为是共面的或基本上共面的。如果表面相对于平面在表面上的任何两个点之间的位移等于或小于5 µm、等于或小于2 µm、等于或小于1 µm或等于或小于0.5 µm，那么可以认为表面是平面的或基本上平面的。

如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”是指转移电流的能力。导电材料通常指示对电流流动为极少或零对抗的那些材料。电导率的一个量度是西门子/米(S/m)。通常，导电材料是电导率大于近似地104 S/m(例如，至少105 S/m或至少106 S/m)的一种材料。材料的电导率有时可以随温度而变化。除非另外规定，否则材料的电导率是在室温下测量的。

如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。

如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。

前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (12)

1.一种集成电路工艺方法，其特征在于，包括：

在晶圆上形成第一光阻层；

对所述第一光阻层进行第一刻蚀工艺以形成第一图案化光阻层，所述第一图案化光阻层在对应到所述晶圆上的连接点的位置具有多个凹槽；

在所述多个凹槽中形成第一连接件；

在所述第一图案化光阻层上形成第二光阻层以覆盖所述第一连接件；

对所述第二光阻层进行第二刻蚀工艺以形成第二图案化光阻层，所述第二图案化光阻层暴露多个所述第一连接件的至少其中之一；以及

在暴露的所述第一连接件上形成金属以形成第二连接件。

2.根据权利要求1所述的集成电路工艺方法，其特征在于，对所述第二光阻层进行所述第二刻蚀工艺以形成所述第二图案化光阻层包括：

刻蚀第一区域内的所述第二光阻层以暴露所述第一区域下方的所述第一连接件以及所述第一光阻层。

3. 根据权利要求2所述的集成电路工艺方法，其特征在于，刻蚀所述第一区域内的所述第二光阻层包括：

在所述第一区域上方设置掩模板；以及

对所述第二光阻层进行曝光和显影以刻蚀所述第一区域内的所述第二光阻层。

4.根据权利要求1所述的集成电路工艺方法，其特征在于，在暴露的所述第一连接件上形成金属以形成所述第二连接件包括：

在所述第一图案化光阻层和所述第一连接件合围的凹槽中形成金属以形成所述第二连接件。

5.根据权利要求2所述的集成电路工艺方法，其特征在于，对所述第二光阻层进行所述第二刻蚀工艺以形成所述第二图案化光阻层还包括：

保留第二区域内的所述第二光阻层，其中所述第二区域下方包括多个所述第一连接件。

6.根据权利要求5所述的集成电路工艺方法，其特征在于，还包括：

去除所述第二图案化光阻层以及所述第一图案化光阻层以暴露所述第一区域下方的所述第二连接件和所述第二区域下方的所述第一连接件。

7.根据权利要求1所述的集成电路工艺方法，其特征在于，在所述多个凹槽中形成所述第一连接件包括：

以电镀方式在所述多个凹槽中形成所述第一连接件。

8.根据权利要求1所述的集成电路工艺方法，其特征在于，在暴露的所述第一连接件上形成金属以形成所述第二连接件包括：

以电镀方式在暴露的所述第一连接件上形成金属。

9.根据权利要求1所述的集成电路工艺方法，其特征在于，所述晶圆包括数个电路单元，所述电路单元上包括第一区域及第二区域，所述第二区域包围所述第一区域，所述第一区域是矩形区域，所述第一区域包括经配置以形成所述第二连接件的多个第一位置，所述第二区域包括经配置以形成所述第一连接件的多个第二位置，所述第一位置到所述第一区域的边界的最近垂直距离大于等于4微米并小于等于所述第一位置与所述第二区域中距离所述第一位置最近的所述第二位置的垂直间距减去3微米。

10.根据权利要求1所述的集成电路工艺方法，其特征在于，所述晶圆包括数个电路单元，所述电路单元上包括第一区域及第二区域，所述第二区域包围所述第一区域，所述第一区域是矩形区域，所述第二区域中不包括用以形成连接件的位置，所述第一区域中包括经配置以形成所述第二连接件的第一位置，所述第一位置到所述第一区域的边界的最近垂直距离大于等于4微米并小于等于所述第一位置到所述电路单元的边界的最近垂直距离减去15微米。

11.根据权利要求1所述的集成电路工艺方法，其特征在于，所述晶圆包括数个电路单元，所述电路单元上包括第一区域及第二区域，所述第二区域包围所述第一区域，所述第一区域是矩形区域，所述第一区域包括经配置以形成所述第二连接件的两个第一位置，两个所述第一位置分别邻近所述矩形区域的第一边和第二边的，所述第二区域包括经配置以形成所述第一连接件的第二位置，所述第二位置邻近所述第一边，其中邻近所述第一边的所述第一位置与所述第一边的垂直距离大于等于4微米并小于等于其与所述第二位置的垂直间距减去3微米，邻近所述第二边的所述第一位置与所述第二边的垂直距离大于等于4微米并小于等于其到所述电路单元的边界的最近垂直距离减去15微米。

12.一种根据权利要求1-11任意一项所述的集成电路工艺方法所制成的集成电路产品。

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