KR100575872B1 - 반도체 인덕터의 제조 방법 - Google Patents
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Abstract
솔레노이드 구조를 갖는 인덕터 코일을 반도체 기판 상에 형성하기 위한 방법이 개시된다. 최상부에 제1절연막으로 이루어진 하부 구조물을 갖는 반도체 기판을 마련하고, 상기 제1절연막 상에 제1금속막 패턴을 형성한 후, 상기 제1절연막 상에 상기 제1금속막 패턴의 일부를 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 콘택 구조물을 형성한다. 그리고, 상기 콘택 구조물과 연결이 이루어지도록 제2금속막 패턴을 형성함으로서 상기 제1금속막 패턴, 콘택 구조물 및 제2금속막 패턴으로 이루어지는 반도체 인덕터가 형성된다. 따라서, 회로 구성상 인덕턱를 필요로 하는 경우 별도 기판을 사용하지 않기 때문에 단일 칩의 전자 제품을 용이하게 얻을 수 있다.
Description
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 평면도들이다.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제1실시예의 방법에 따라 제조한 인덕터를 나타내는 개략적인 도면이다.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2실시예의 방법에 따라 제조한 인덕터를 나타내는 개략적인 평면도이다.
본 발명은 반도체 인덕터의 제조 방법에 관한 것으로서, 보다 상세하게는 솔레노이드 구조를 갖는 인덕터 코일을 반도체 기판 상에 형성하기 위한 방법에 관한 것이다.
최근 들어 RF 대역에서 사용되는 혼재 신호 회로(Mixed Signal Circuit)가 실리콘 베이스(Silicon Base)의 반도체 기판 상에 형성되는 추세이며, 이러한 회로는 기본적인 수동-레지스터(Passive-Resistor), 커패시터(Capacitor), 인덕터(Inductor) 등이 사용된다.
이중 실리콘 베이스로 제작되는 인덕터에 대한 예들은 미합중국 특허 6,008,102호(issued to Ju) 및 미합중국 특허 6,015,742호(issued to Alford et al.) 등에 개시되어 있다.
여기서, 트랜지스터 등과 같은 소자가 형성된 반도체 장치에 인덕터 등과 같은 회로가 필요한 경우에는 외부의 별도 기판 상에 인덕터를 형성하고, 이를 서로 연결결하는 구성을 갖는다. 즉, 하나의 제품을 구성하기 위하여 소자가 형성된 반도체 장치 이외에도 별도 기판에 추가적으로 회로를 구성하는 것이다. 때문에, 종래에는 인덕터와 같은 회로를 갖는 경우 단일 칩의 구성이 용이하지 않다. 이를 극복하기 위하여 최근에는 신호의 위상 전위를 위한 회로를 커패시터를 이용하여 단일 칩의 구성에 적용하기도 하지만 온도 등의 변화에 영향을 많이 받기 때문에 그 적용이 용이하지 않다. 또한, 반도체 장치의 제조 공정이 성장, 적층, 식각 등과 같은 방사형 공정과 이온 주입 등과 같은 단방향 공정이 주류를 이루고 있기 때문에 나선형의 인덕터에 제조가 용이하지 않다.
이와 같이, 종래에는 인덕터와 같은 회로를 요구하는 제품의 경우 단일 칩의 구성이 용이하지 않은 문제점을 갖는다.
본 발명의 목적은, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판 상에 인덕터를 형성하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 인덕터 제조 방법은 최상부에 제1절연막으로 이루어진 하부 구조물을 갖는 반도체 기판을 마련하는 단계; 상기 반도체 기판의 제1절연막 상에 제1금속막 패턴을 형성하는 단계; 상기 제1금속막 패턴을 갖는 제1절연막 상에 제2절연막, 식각 정지막 및 제3절연막을 순차적으로 증착하고 상기 식각 정지막의 상기 제1금속막 패턴과 대응하는 부분이 노출되도록 제3절연막을 패터닝하여 트렌치를 형성하는 단계; 상기 트렌치 내에 전자기 유도를 위한 강자성체 물질을 채워 전자기 유도부를 형성하는 단계; 상기 제3절연막 상에 상기 전자기 유도부를 덮는 제4절연막을 형성하고 상기 전자기 유도부 주위의 제4 및 제3절연막, 식각정지막 및 제2절연막을 패터닝하여 상기 제1금속막 패턴의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내에 전기적 도통이 가능한 물질을 채워 상기 제1금속막 패턴과 접촉되는 콘택 구조물을 형성하는 단계; 및 상기 콘택 구조물과 연결이 이루어지도록 상기 제2절연막 패턴 상에 제2금속막 패턴을 형성하는 단계를 포함한다.
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이와 같이, 본 발명에 의하면, 상기 반도체 기판 상에는 상기 제1금속막 패턴, 콘택 구조물 및 제2금속막 패턴으로 이루어지는 반도체 인덕터가 형성된다. 따라서, 본 발명은 회로 구성상 인덕턱를 필요로 하는 경우 별도 기판을 사용하지 않기 때문에 단일 칩의 전자 제품을 용이하게 얻을 수 있다. 즉, L-R-C의 회로를 반도체 장치 내부에 용이하게 형성할 수 있는 것이다.
이하, 본 발명을 보다 상세하게 설명하기로 한다.
반도체 기판을 마련한다. 이때, 반도체 기판 상에는 트렌지스터 등과 같은 하부 구조물이 형성되어 있다. 또한, 반도체 기판의 최상부에는 절연을 위한 제1절연막이 형성되어 있다. 그리고, 후속 공정을 계속적으로 진행하여 본 발명의 인덕터 이외에도 원하는 구조물을 얻을 수 있다.
이어서, 반도체 기판의 제1절연막 상에 제1금속막 패턴을 형성한다. 상기 제1금속막 패턴의 형성에서는 금속막을 적층하는 공정과 상기 금속막을 패터닝하는 사진 식각 공정을 실시한다. 이때, 제1금속막 패턴 즉, 금속막은 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질을 이용하여 형성하는 것이 바람직하다. 그리고, 제1금속막 패턴을 형성하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.
계속해서, 상기 제1금속막 패턴을 제1절연막 상에 제2절연막 패턴을 형성한다. 상기 제2절연막 패턴은 제1금속막 패턴의 일부를 노출시키는 콘택홀을 갖는다. 상기 제2절연막 패턴의 형성에서는 제2절연막을 적층하는 공정과 콘택홀을 형성하기 위하여 상기 제2절연막을 패터닝하는 사진 식각 공정을 실시한다.
그리고, 상기 콘택홀 내에 전기적 도통이 가능한 물질을 충분하게 필링시킨다. 이에 따라, 제1금속막 패턴과 전기적으로 연결된 콘택 구조물이 형성된다. 여기서, 상기 콘택 구조물을 형성하기 위한 물질은 상기 콘택홀의 종횡비에 따른 필링 특성과 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질 중에서 선택하는 것이 바람직하다. 그리고, 상기 콘택 구조물을 형성 하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.
이어서, 상기 콘택 구조물을 갖는 제2절연막 패턴 상에 제2금속막 패턴을 형성한다. 이때, 상기 제2금속막 패턴은 상기 콘택 구조물과 연결이 이루어지도록 형성한다. 상기 제1금속막 패턴의 형성에서와 마찬가지로, 상기 제2금속막 패턴의 형성에서도 금속막을 적층하는 공정과 상기 금속막을 패터닝하는 사진 식각 공정을 실시한다. 이때, 제2금속막 패턴 즉, 금속막은 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질을 이용하여 형성하는 것이 바람직하다. 그리고, 제2금속막 패턴을 형성하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.
이와 같이, 본 발명은 상기 제1금속막 패턴, 콘택 구조물 및 제2금속막 패턴을 갖는 인덕터를 형성함으로서 일반적인 회로의 모든 구성 요소인 L-R-C 회로를 반도체 장치의 내부에 형성할 수 있다. 특히, 트랜지스터 상에 커패시터를 형성하는 구조의 디램의 경우에는 상기 인덕터를 형성하여도 디램의 형태를 그대로 유지할 수 있다.
또한, 상기 인덕터의 형성에서는 상기 제1금속막 패턴과 제2금속막 패턴 사이에 강자성체 물질로 이루어지는 전자기 유도부를 더 형성할 수 있다. 이와 같이, 상기 전자기 유도부를 형성함으로서 전자기 유도를 얻을 수 있고, 이를 통하여 동작을 위한 파워의 감소를 기대할 수 있다. 그리고, 상기 전자기 유도부의 형성에서는 절연막의 적층 공정과, 절연막에 트렌치를 형성하는 사진 식각 공정 및 트렌치 내에 강자성체 물질을 필링시키는 공정 등을 실시한다. 여기서, 상기 강자성체 물질은 Fe, Co, Ni, 실리콘-iron 등을 선택하는 것이 바람직하다. 그리고, 상기 물질들을 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.
이와 같이, 본 발명은 전자기 유도를 위한 인덕터의 제조도 충분히 가능하다. 따라서, 보다 효율적인 단일 칩의 구성을 갖는 인덕터의 제조가 가능하다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해서 상세히 설명하기로 한다.
제1실시예
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 평면도들이고, 도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a 및 도 2a를 참조하면, 트랜지스터(도시되지 않음) 등과 같은 하부 구조물을 갖는 반도체 기판(10)을 마련한다. 이때, 반도체 기판(10)의 최상부에는 평탄한 표면을 갖는 제1절연막(11)이 형성되어 있다. 즉, 최상부에 제1절연막(11)을 갖고, 그 하부에 트랜지스터 등과 같은 구조물을 갖는 반도체 기판(10)을 마련하는 것이다. 이때, 상기 제1절연막(11)은 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제1절연막(11) 상에 알루미늄으 로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제1절연막(11) 상에 제1금속막 패턴(12a)이 형성된다. 이때, 하부 구조물과의 전기적 연결을 위한 금속 배선(12b)도 함께 형성된다. 여기서는 금속 배선에 대한 설명을 생략하기로 한다.
도 1b 및 도 2b를 참조하면, 상기 제1금속막 패턴(12a)을 갖는 제1절연막(11) 상에 제2절연막을 형성한다. 상기 제2절연막도 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 그리고, 사진 식각 공정을 실시하여 상기 제2절연막을 콘택홀을 갖는 제2절연막 패턴(13)으로 형성한다. 이때, 상기 콘택홀에 의해 노출되는 부분은 제1금속막 패턴(12a)의 표면이다. 이어서, 상기 콘택홀 내에 텅스텐이 충분하게 필링되도록 상기 제2절연막 패턴(13) 상에 텅스텐으로 이루어지는 박막을 형성한다. 그리고, 상기 제2절연막 패턴(13)의 표면이 노출될 때까지 상기 박막을 연마한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각 등에 의해 달성된다. 이에 따라, 상기 콘택홀 내에만 텅스텐이 충분하게 필링된 콘택 구조물(14)이 형성된다.
도 1c 및 도 2c를 참조하면, 상기 제2절연막 패턴(13) 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제2절연막 패턴(13) 상에 제2금속막 패턴(15)이 형성된다. 이때, 상기 제2금속막 패턴(15)은 상기 콘택 구조물(14)과 연결되도록 패터닝한다. 그리고, 상기 제2금속막 패턴(15)을 갖는 제2절연막 패턴(13) 상에 제3절연막(16)을 형성하고, 후속 공정을 계속적으로 실시한다.
이와 같이, 제1실시예에 의하면, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판(10) 상에, 도 3에 도시된 바와 같이, 제1금속막 패턴(12a), 콘택 구조물(14) 및 제2금속막 패턴(15)으로 이루어지는 인덕터(30)를 형성할 수 있다. 즉, 단일 칩 상에 반도체 소자 뿐만 아니라 인덕터(30)를 형성할 수 있는 것이다. 따라서, 제1실시예는 인덕터(30)를 갖는 단일 칩의 구조를 용이하게 형성할 수 있다.
특히, 반도체 장치의 동작에 필요한 전력 소모 정도를 계산하고, 하기의 식 1을 이용하여 인덕터(30)의 코일 권선비를 설정하고, 그 용량을 결정할 수 있다.
[식 1]
1차 코일의 회전수 : 2차 코일의 회전수 = 1차 코일 양단의 전위차 : 2차 코일 양단의 전위차
(1차 코일의 회전수 : 2차 코일의 회전수 = 2차 코일 전류 : 1차 코일 전류)
즉, 상기 식 1에 의거하여, 설정된 인덕터(30)의 코일 권선비를 갖도록 제1금속막 패턴(12a), 콘택 구조물(14) 및 제2금속막 패턴(15)을 형성할 경우 원하는 용량을 갖는 인덕터(30)의 제조가 충분히 가능하다. 즉, 단일 칩 상에 인덕터(30)의 구현이 가능한 것이다.
제2실시예
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 트랜지스터(도시되지 않음) 등과 같은 하부 구조물을 갖 는 반도체 기판(40)을 마련한다. 이때, 반도체 기판(40)의 최상부에는 평탄한 표면을 갖는 제1절연막(41)이 형성되어 있다. 즉, 최상부에 제1절연막(41)을 갖고, 그 하부에 트랜지스터 등과 같은 구조물을 갖는 반도체 기판(40)을 마련하는 것이다. 이때, 상기 제1절연막(41)은 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제1절연막(41) 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제1절연막(41) 상에 제1금속막 패턴(42a)이 형성된다. 이때, 하부 구조물과의 전기적 연결을 위한 금속 배선(42b)도 함께 형성된다. 여기서는 금속 배선에 대한 설명을 생략하기로 한다.
이어서, 상기 제1금속막 패턴(42a)을 갖는 제1절연막(41) 상에 제2절연막(43)을 형성한다. 상기 제2절연막(43)도 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 계속해서, 상기 제2절연막(43) 상에 식각 정지막으로서의 질화막(44)을 형성한다.
그리고, 상기 질화막(44) 상에 제3절연막을 형성한다. 이때, 상기 제3절연막도 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제3절연막을 패터닝하여 트렌치를 형성한다. 즉, 상기 패터닝을 실시하여 상기 제3절연막을 트렌치를 갖는 제3절연막 패턴(45)으로 형성하는 것이다. 이때, 상기 트렌치는 그 하부에 제1금속막 패턴(42a)이 형성되어 있는 부분에 위치하도록 형성한다. 또한, 상기 트렌치를 형성하기 위한 식각에서는 질화막(44)이 식각을 정지시키는 기능을 갖는다. 이때, 상기 식각의 정지는 제3절연막과의 식 각비를 이용함으로서 달성된다. 그리고, 상기 트렌치에 강자성체 물질로서 Fe가 충분히 매립되도록 제3절연막 패턴(45) 상에 Fe를 포함하는 박막을 형성한다. 이어서, 상기 제3절연막 패턴(45)의 표면이 노출되도록 연마를 실시한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각에 의해 달성된다. 이와 같이, 상기 연마를 실시함으로서 상기 트렌치 내에만 Fe 물질이 필링된다. 즉, 상기 트렌치 내에 Fe 물질로 이루어진 전자기 유도부(46)가 형성되는 것이다.
도 4b를 참조하면, 전자기 유도부(46)를 갖는 제3절연막 패턴(45) 상에 제4절연막(47)을 형성한다. 상기 제4절연막(47)도, 마찬가지로, 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제4절연막(47), 제3절연막 패턴(45), 식각 정지막(44) 및 제2절연막(43)을 순차적으로 식각하여 제1금속막 패턴(42a)의 표면 일부가 노출되는 콘택홀을 형성한다. 그리고, 상기 콘택홀 내에 텅스텐이 충분하게 필링되도록 상기 제4절연막(47) 상에 텅스텐으로 이루어지는 박막을 형성한다. 그리고, 상기 제4절연막(47)의 표면이 노출될 때까지 상기 박막을 연마한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각 등에 의해 달성된다. 이에 따라, 상기 콘택홀 내에만 텅스텐이 충분하게 필링된 콘택 구조물(48)이 형성된다.
도 4c를 참조하면, 상기 콘택 구조물(48)을 갖는 제4절연막(47) 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제4절연막(47) 상에 제2금속막 패턴(49)이 형성된다. 이때, 상기 제2금속막 패턴(49)은 상기 콘택 구조물(48)과 연결되도록 패터닝한다. 그리고, 상기 제2금속막 패턴(49)을 갖는 제4절연막(47) 상에 제5절연막(50)을 형성하고, 후속 공정을 계속적으로 실시한다.
이와 같이, 제2실시예에 의하면, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판(40) 상에, 도 5에 도시된 바와 같이, 제1금속막 패턴(42a), 콘택 구조물(48), 제2금속막 패턴(49) 및 전자기 유도를 위하여 강자성체 물질을 포함하는 전자기 유도부(46)로 이루어지는 인덕터를 형성할 수 있다. 즉, 단일 칩 상에 반도체 소자 뿐만 아니라 전자기 유도가 가능한 인덕터를 형성할 수 있는 것이다. 이와 같이, 상기 전자기 유도의 기능을 갖도록 인덕터를 형성함으로서 전하 펌핑 방식에서 펌핑을 위하여 소모하던 전하가 필요없어 동작 파워를 감소시킬 수 있다. 즉, 저전력을 요구하는 반도체 장치의 제조가 가능한 것이다. 또한, 제2실시예도 제1실시예와 마찬가지로 인덕터를 갖는 단일 칩의 구조를 용이하게 형성할 수 있다.
이와 같이, 본 발명에 의하면, 반도체 장치의 단일 칩 내부에 인덕터를 형성할 수 있다. 즉, 일반적인 회로의 모든 구성 요소인 L-R-C 회로를 단일 칩으로 형성할 수 있는 것이다. 또한, 텅스텐, 알루미늄, 구리 등과 같은 금속 물질을 이용하여 인덕터를 형성하기 때문에 온도 변화에 따른 기능의 저하를 줄일 수 있다.
따라서, 본 발명은 별도 기판에 인덕터를 형성하여 연결하지 않고, 하나의 기판 상에 반도체 장치 및 인덕터를 동시에 형성할 수 있기 때문에 단일 칩을 용이하게 구성할 수 있다. 때문에, 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 최상부에 제1절연막으로 이루어진 하부 구조물을 갖는 반도체 기판을 마련하는 단계;상기 반도체 기판의 제1절연막 상에 제1금속막 패턴을 형성하는 단계;상기 제1금속막 패턴을 갖는 제1절연막 상에 제2절연막, 식각 정지막 및 제3절연막을 순차적으로 증착하고 상기 식각 정지막의 상기 제1금속막 패턴과 대응하는 부분이 노출되도록 제3절연막을 패터닝하여 트렌치를 형성하는 단계;상기 트렌치 내에 전자기 유도를 위한 강자성체 물질을 채워 전자기 유도부를 형성하는 단계;상기 제3절연막 상에 상기 전자기 유도부를 덮는 제4절연막을 형성하고 상기 전자기 유도부 주위의 제4 및 제3절연막, 식각정지막 및 제2절연막을 패터닝하여 상기 제1금속막 패턴의 일부를 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 내에 전기적 도통이 가능한 물질을 채워 상기 제1금속막 패턴과 접촉되는 콘택 구조물을 형성하는 단계; 및상기 콘택 구조물과 연결이 이루어지도록 상기 제2절연막 패턴 상에 제2금속막 패턴을 형성하는 단계를 포함하는 반도체 인덕터의 제조방법.
- 제1항에 있어서, 상기 하부 구조물은 트랜지스터를 포함하는 것을 특징으로 하는 반도체 인덕터의 제조방법.
- 제1항에 있어서, 상기 제1금속막 패턴은 텅스텐, 알루미늄, 구리, 코발트, 니켈 및 티타늄으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 물질을 사용하여 형성하고, 상기 콘택 구조물은 텅스텐, 알루미늄, 구리, 코발트, 니켈 및 티타늄으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 물질을 사용하여 형성하고, 상기 제2금속막 패턴은 텅스텐, 알루미늄, 구리, 코발트, 니켈 및 티타늄으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 인덕터의 제조방법.
- 삭제
- 제1항에 있어서, 상기 강자성체 물질은 Fe, Co, Ni 및 실리콘-iron으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 인덕터의 제조방법.
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| KR1020030091539A KR100575872B1 (ko) | 2003-12-15 | 2003-12-15 | 반도체 인덕터의 제조 방법 |
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| KR1020030091539A KR100575872B1 (ko) | 2003-12-15 | 2003-12-15 | 반도체 인덕터의 제조 방법 |
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2003
- 2003-12-15 KR KR1020030091539A patent/KR100575872B1/ko not_active IP Right Cessation
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