KR20160006598A - 복수층 회로 소자들의 제조 - Google Patents

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KR20160006598A
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루크 잉글랜드
마헤쉬 아난트 브하트카르
완빙 이
주안 분 탄
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글로벌파운드리즈 인크.
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Abstract

복수층 인덕터들 혹은 트랜스포머들과 같은 회로 소자들을 형성하는 웨이퍼-레벨 방법들이 제공된다. 이 방법은 예를 들어, 기판 위의 적어도 하나의 층 내에 회로 소자의 적어도 하나의 전도성 부분을 형성하는 것과; 비경화된 폴리머-유전체 물질을 소자의 전도성 부분(들) 위에 제공함과 아울러 소자의 전도성 부분(들)을 적어도 부분적으로 둘러싸도록 제공하는 것과; 부분적으로-경화된 폴리머-유전체 물질을 획득하기 위해 폴리머 유전체 물질을 부분적으로 경화시키는 것과; 그리고 부분적으로-경화된 폴리머-유전체 물질을 전도성 부분(들)까지 연마하는 것을 포함한다. 연마하는 것은, 전도성 부분(들) 위에 전도성 부분(들)과 전기적으로 접촉하도록 소자의 적어도 하나의 다른 전도성 부분을 형성하는 것이 가능하도록, 부분적으로-경화된 폴리머-유전체 물질을 평탄화하고 전도성 부분(들)의 위쪽 표면을 노출시킨다. 연마 이후에, 폴리머-유전체 물질의 경화가 완료된다. 일 실시예에서, 전도성 부분(들) 및 다른 전도성 부분(들)은 적어도 부분적으로 소자의 전도성 코일(들)을 정의한다.

Description

복수층 회로 소자들의 제조{FABRICATION OF MULTILAYER CIRCUIT ELEMENTS}
본 발명은 회로 소자들을 제조하는 방법들에 관한 것으로, 특히 복수층 인덕터(inductor)들 혹은 복수층 트랜스포머(transformer)들과 같은 회로 소자들의 벌크-제조(bulk-fabrication)를 위한 웨이퍼-레벨 방법(wafer-level method)들에 관한 것이다.
최근 몇 년 동안, 현대의 초-고밀도 집적 회로(ultra-high density integrated circuit)들의 피처(feature)들의 크기는 회로의 전체적인 속도, 성능 및 기능을 증진시키기 위한 노력으로 꾸준히 감소하고 있다. 결과적으로, 반도체 산업은, 트랜지스터들, 커패시터들, 다이오드들 등과 같은 다양한 전자 컴포넌트(electronic component)들의 집적 밀도에서의 계속되는 큰 향상으로 인해 엄청난 성장을 계속 경험하고 있다. 이러한 향상들은 주로 컴포넌트들의 임계 치수(critical dimension)(즉, 최소 피처 크기(minimum feature size))를 감소시키기 위한 지속적 노력 및 성공적 노력으로 인해 일어난 것이며, 이것의 직접적인 결과로 프로세스 설계자들은 반도체 칩의 임의의 주어진 영역 내에 더욱더 많은 컴포넌트들을 집적시킬 수 있게 되었다.
집적 회로 설계에서의 향상은 본질적으로 2-차원(two-dimensional)(2D)에서 일어나는바, 즉 이러한 향상은 반도체 칩의 표면 상의 회로의 레이아웃(layout)과 주로 관련되어 있다. 그러나, 디바이스 피처들의 스케일링(scaling)이 계속적으로 크게 일어나고 있고 단일 칩의 표면 상에 더 많은 반도체 컴포넌트들이 배치되고 있기 때문에, 회로 기능을 위해 필요한 전기적 상호연결들의 요구되는 개수는 엄청나게 증가하게 되며, 이것은 결과적으로 전체적인 회로 레이아웃이 점점더 복잡해지게 함과 아울러 더 조밀한 배치가 일어나게 한다. 더욱이, 포토리소그래피 프로세스(photolithography processes)에서의 향상이 2D 회로 설계의 집적 밀도를 크게 증가시키기는 했지만, 단순히 피처 크기를 감소시키는 것은 현재 2 차원에서만 달성될 수 있는 것의 한계점에 급속히 접근하고 있다.
단일 칩들 상의 전자 디바이스들의 개수가 급격히 증가함에 따라, 2-D 레이아웃과 관련된 피처 크기 및 밀도 제한을 부분적으로 극복하기 위해 특정 반도체 디바이스 혹은 회로에 대해서 (적층된 칩 설계와 같은) 3-차원(three-dimensional)(3-D) 집적 회로 레이아웃이 고려되고 있다. 하나의 3-차원 집적화 설계에서, 둘 이상의 반도체 다이(semiconductor die)들이 함께 본딩(bonding)될 수 있고, 이들 다이들 간에 전기적 연결들이 형성되게 된다.
커패시터들, 인덕터들, 트랜스포머들, 등과 같은 회로 소자들은 다양한 전자 회로들에서 광범위하게 사용된다. 전형적으로, 인덕터 혹은 트랜스포머는 개별적으로 제조되어 예를 들어, 전자 회로의 마더보드(motherboard)에 결합됨으로써 전자 회로 내에 집적화되는 개별 디바이스이다. 이러한 회로 소자들의 기존의 설계는 회로 소자들이 3-차원 회로 레이아웃 내에 용이하게 집적화되는데 적합하지 않을 수 있다.
일 실시형태에서 기판 위에 회로 소자를 형성하는 방법을 제공함으로써 종래 기술의 단점들이 극복되며 추가적인 장점들이 제공된다. 이러한 회로 소자를 형성하는 것은, 기판 위의 적어도 하나의 층 내에 회로 소자의 적어도 하나의 전도성 부분을 형성하는 것과; 비경화된 폴리머-유전체 물질(uncured polymer-dielectric material)을 회로 소자의 적어도 하나의 전도성 부분 위에 제공함과 아울러 적어도 하나의 전도성 부분을 적어도 부분적으로 둘러싸도록 제공하는 것과; 부분적으로-경화된 폴리머-유전체 물질을 획득하기 위해 폴리머-유전체 물질을 부분적으로 경화시키는 것과; 부분적으로-경화된 폴리머-유전체 물질을 회로 소자의 적어도 하나의 전도성 부분까지 연마(polishing)하는 것과; 그리고 회로 소자의 적어도 하나의 전도성 부분 위에 적어도 하나의 전도성 부분과 전기적으로 접촉하도록 회로 소자의 적어도 하나의 다른 전도성 부분을 형성하는 것을 포함한다.
본 발명의 기법들을 통해 추가적인 특징들 및 장점들이 실현된다. 본 발명의 다른 실시예들 및 실시형태들이 본 명세서에서 상세히 설명되는바 이는 청구되는 본 발명의 일부인 것으로 고려된다.
본 발명의 하나 이상의 실시형태들이 본 명세서에 포함되는 특허청구범위에서의 예들로서 특히 제시되고 명확히 설명된다. 본 발명의 앞서의 목적, 특징 및 장점과 다른 목적, 특징 및 장점은 첨부되는 도면과 연계되어 행해지는 다음의 상세한 설명으로부터 명백해진다.
도 1a는 본 발명의 하나 이상의 실시형태들에 따른, 제조 프로세스에 의해 형성되는 복수층 회로 소자의 일 실시예를 도시한다.
도 1b는 본 발명의 하나 이상의 실시형태들에 따른, 도 1a에서의 복수층 회로 소자를 라인 1B-1B를 따라 절단한 절단면의 정면도이다.
도 1c는 본 발명의 하나 이상의 실시형태들에 따른, 도 1b에서의 복수층 회로 소자를 라인 1C-1C를 따라 절단한 절단면의 평면도이다.
도 2a 내지 도 2w는 본 발명의 하나 이상의 실시형태들에 따른, 복수의 복수층 회로 소자들의 웨이퍼-레벨 제조를 위한 프로세스의 일 실시예를 도시한다.
도 3은 본 발명의 하나 이상의 실시형태들에 따른, 복수층 회로 소자들의 웨이퍼-레벨 벌크 제조에서 사용될 수 있는 프로세싱의 개괄도를 도시한다.
본 발명의 실시형태, 그리고 본 발명의 어떤 특징들, 장점들, 및 세부사항들은 첨부되는 도면에서 예시되는 비-한정적 실시예들을 참조하여 아래에서 더 충분하게 설명된다. 잘-알려진 물질, 제조 툴, 프로세싱 기법 등에 관한 설명은 세부적인 사항으로 본 발명이 불필요하게 모호하게 되지 않도록 하기 위해 생략된다. 그러나, 본 발명의 실시예들을 나타내는 이러한 상세한 설명 및 특정 예들은 오로지 예시 목적으로 제공되는 것이지 한정의 의미로 제공되는 것이 아님을 이해해야 한다. 본 발명의 근원이 되는 발명적 개념의 사상 및/또는 범위 내에 있는 다양한 대체물, 수정물, 추가물 및/또는 구성들은 본 개시내용으로부터 본 발명의 기술분야에서 숙련된 자들에게 명백하게 될 것이다. 또한 유의해야 하는 것으로, 아래의 설명에서 참조되는 도면은 이해가 쉽도록 하기 위해 일정 비율로 도시되지 않았으며, 상이한 도면들에 걸쳐 사용된 동일한 참조 번호는 동일한 컴포넌트 혹은 유사한 컴포넌트를 나타낸다.
유도성 회로 소자들(인덕터들 혹은 트랜스포머들을 포함함)과 같은 다수의 개별 회로 소자들을 제조하기 위해 사용될 수 있는 웨이퍼-레벨 일괄 프로세스(wafer-level batch process)들이 아래에서 개시된다. 본 명세서에서 사용되는 바와 같은 "웨이퍼-레벨"은 기판에 걸쳐(예를 들어, 반도체 웨이퍼의 위쪽 표면에 걸쳐 혹은 집적 회로의 제조에서 사용되는 다른 웨이퍼의 위쪽 표면에 걸쳐) 복수의 회로 소자들을 제조하는 것과 관련된 것임에 유의해야 한다. 대안적으로, 웨이퍼-레벨은 예를 들어, 태양 전지들의 어레이의 제조 동안 태양에너지 산업에서 사용되는 패널(panel)과 관련된 것일 수 있다. 본 명세서에서 개시되는 제조 프로세스들의 다른 응용들은 본 발명의 기술분야에서 숙련된 자들에게는 명백할 것이다. 회로 소자(들) 다이를 다양한 2-D 및 3-D 패키지들 중 임의의 패키지에 집적화시키는 것이 가능하도록 하기 위한 표면 장착 화합성(surface mount compatibility)을 위해 JEDEC 쿼드 플랫 노-리드(Quad Flat No-lead, QFN) 픗프린트(footprint)와 같은 원하는 컴포넌트 폼 팩터(component form factor)가 충족될 수 있음에 또한 유의해야 한다.
도 1a 내지 도 1c는 본 명세서에서 개시되는 프로세스들에 따라 제조될 회로 소자(전체적으로 도면번호 100으로 표시됨)의 일 실시예를 도시한다.
도 1a 내지 도 1c를 집합적으로 참조하면, 회로 소자(100)는 기판(101)(예를 들어, 반도체 기판 혹은 다른 웨이퍼 기판)을 포함하거나 혹은 기판(101) 위에 배치되며, 도시된 실시예에서, 회로 소자(100)는 기판(101) 위에 배치되는 복수층 구조체(102)를 형성하도록 예시된 바와 같이 접촉되어 전기적으로 연결되어 있는 아래쪽 전도성 부분(110)과, 전도성 비아 부분(120)과, 그리고 위쪽 전도성 부분(130)을 포함한다. 유전체 물질(예를 들어, 폴리머-유전체(105))이 회로 소자(100)의 아래쪽 전도성 부분(110), 전도성 비아 부분(120), 및 위쪽 전도성 부분(130)을 둘러싸고 있다. 도시된 구성에서, 회로 소자(100)는 트랜스포머의 일 실시예를 예시하며, 얇은 자성체 물질 층(115)이 회로 소자(100)의 전도성 비아 부분(120)에 의해 부분적으로 정의된 영역 내에 배치되도록 제공된다.
예시된 트랜스포머 구성에서, 복수층 구조체(102) 내에는 두 개의 코일들이 정의되는 바, 그 안에 자성체 물질 층(115)이 적어도 부분적으로 위치하고 있음에 유의해야 한다. 특히, 아래쪽 전도성 부분(110)은 제 1 방향으로 배향된 제1의 복수의 병렬 전도체들을 포함하도록 도시되어 있고, 위쪽 전도성 부분(130)은 제 1 방향으로부터 오프셋(offset)되어 있는 제 2 방향으로 배향된 제2의 복수의 병렬 전도체들을 포함한다. 위쪽 전도성 부분(130)의 형성과 (예를 들어) 동시에 형성되는 전도성 접촉부(conductive contact)들(111, 131)은 (본 예시적 도면에서) 구조체의 양쪽 말단 가까이에서 상이한 전도성 비아들(120)에 전기적으로 연결된다. 이러한 전도성 비아들은 아래쪽 전도성 부분(110)의 상이한 전도체들 각각과 전기적으로 접촉하고 있다.
일 특정 예로서, 기판(101)은 약 500 마이크론(microns) 내지 600 마이크론의 두께를 가질 수 있고, 복수층 구조체(102)는 일 예에서 약 70 마이크론의 두께를 가질 수 있는데, 여기서 복수층 구조체(102)의 아래쪽 전도성 부분(110)의 두께는 약 20 마이크론일 수 있고, 복수층 구조체(102)의 전도성 비아 부분(120)의 두께는 약 30 마이크론일 수 있으며, 복수층 구조체(102)의 위쪽 전도성 부분(130)의 두께는 약 20 마이크론일 수 있다. 일 예에서, 자성체 물질 층(115)의 두께는 약 2 마이크론일 수 있다. 이러한 두께의 수치는 오로지 예시적으로 제공되는 것임에 유의해야 한다. 더욱이, 일 실시예에서, 기판(101)은 반도체 기판일 수 있는데, 예를 들어, 실리콘 기판 혹은 실리콘 함유 기판일 수 있고, 회로 소자(100)의 전도성 부분들은 임의의 적절한 프로세스(예를 들어, 전기도금(electroplating))를 사용하여 증착될 수 있는 금속(예를 들어, 구리) 혹은 금속 합금으로 제조될 수 있음에 유의해야 한다.
도 1a 내지 도 1c의 회로 소자(100)는 오로지 예시적으로 본 명세서에서 제공되는 것이며, 다른 회로 소자들, 특히 다른 유도성 회로 소자들(예를 들어, 다른 인덕터 혹은 트랜스포머 소자들)이 본 명세서에서 개시되는 프로세싱을 사용하여 제조될 수 있음에 유의해야 한다. 일 실시예에서, 복수층 구조체 내에는 단일 코일 유도성 회로 소자가 형성될 수 있거나, 혹은 도 1a 내지 도 1c의 실시예에서 예시되는 바와 같은 그러한 복수의 코일들이 형성될 수 있다.
추가 설명 목적으로, 도 2a 내지 도 2w는 본 발명의 하나 이상의 실시형태에 따른 회로 소자 제조 프로세스의 일 실시예를 도시한다. 이들 도면들에서는, 제조되는 회로 소자(들)의 말단 정면도가 제시되는데, 이것은 예시적으로 도 1b에서 도시된 절단면 정면도를 90도 회전시킨 것과 대등한 것임에 유의해야 한다.
도 2a를 참조하면, 기판(101)을 포함하는 구조체가 예시되고 있으며, 기판(101) 위에는 얇은 유전체 물질 층(200)이 증착되어 있다. 기판(101)은 임의의 적절한 캐리어 물질(carrier material)일 수 있는데, 기판(101) 위에는 본 명세서에서 설명되는 바와 같이 회로 소자들이 형성될 수 있다. 트랜지스터들, 커패시터들, 저항기들, 인덕터들 등과 같은 복수의 능동 및/또는 수동 회로 소자들이 기판(101) 위에 형성될 수 있거나 혹은 기판(101) 내에 집적될 수 있는바, 이러한 경우 기판(101)은 집적 회로의 디바이스 층을 포함할 수 있음에 유의해야 한다. 전체적인 설계 전략에 따라, 기판(101)은 반도체 웨이퍼(예를 들어, 벌크 실리콘 웨이퍼(bulk silicon wafer))일 수 있는데, 다른 실시예들에서와 같이 기판(101)은, 단결정 실리콘(single crystalline silicon), 다결정 실리콘(polycrystalline silicon), 비결정 실리콘(amorphous silicon), 실리콘-온-낫씽(Silicon-On-Nothing, SON), 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI), 혹은 실리콘-온-리플레이스먼트-인슐레이터(Silicon-on-Replacement-Insulator, SRI) 아키텍처 등을 포함할 수 있거나 혹은 이들 아키텍처로서 형성될 수 있는바, 이러한 것은 본 발명의 기술분야에서 숙련된 자들에 의해 이해될 수 있는 그러한 것이다. 기판은 다른 적절한 기본적 반도체들을 포함할 수 있는바, 예를 들어, 결정 상태의 게르마늄(germanium)(Ge), 혹은 화합물 반도체(예컨대, 탄화규소(silicon carbide)(SiC), 비화갈륨(gallium arsenide)(GaAs), 인화갈륨(gallium phosphide)(GaP), 인화인듐(indium phosphide)(InP), 비화인듐(indium arsenide)(InAs), 및/또는 안티몬화인듐(indium antimonide)(InSb) 또는 이들의 조합들), 또는 합금 반도체(여기에는 GaAsP, AlInAs, GaInAs, GaInP, 혹은 GaInAsP 또는 이들의 조합들이 포함됨)와 같은 것을 포함할 수 있다. 다른 구현예들에서, 기판(101)은 제조되는 원하는 구조체에 따라 유리(glass) 혹은 세라믹(ceramic) 물질과 같은 다른 물질들을 포함할 수 있거나 이러한 다른 물질들로 제조될 수 있다. 일 특정 실시예에서, 기판(101)은 약 500 마이크론 내지 700 마이크론의 두께를 가질 수 있다.
얇은 유전체 물질 층(200)은, 임의의 적절한 종래의 증착 프로세스(예를 들어, 화학적-기상 증착(Chemical-Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 원자 층 증착(Atomic Layer Deposition, ALD))를 사용하여 가스 상태(gaseous phase)로부터 증착될 수 있거나, 혹은 스핀-온 증착 프로세스(spin-on deposition process)를 사용하여 액체 상태(liquid phase)로부터 증착될 수 있다. 일 예에서, 유전체 물질 층(200)은 예를 들어, 실리콘 옥사이드(silicon oxide)(SiO2), 실리콘 나이트라이드(silicon nitride)(SiN 또는 Si3N4), 등을 포함할 수 있거나 이러한 물질로 제조될 수 있다. 일 특정 예로서, 유전체 물질 층은 약 1 마이크론의 두께를 가질 수 있고, 제조될 복수층 회로 소자(들)를 기판(101)으로부터 전기적으로 격리시키기 위해 적어도 부분적으로 제공된다.
도 2b에서는, 전기도금 시드 층(electroplating seed layer)(들)(201)이 예를 들어, 물리적 기상 증착(PVD) 프로세싱을 사용하여 구조체 위에 증착되어 있다. 일 예에서, 전기도금 시드 층(들)(201)은 제조 프로세스에서 사용되는 후속 전기도금 프로세스 동안 전류 전달이 가능하도록 티타늄(titanium) 혹은 티타늄-텅스텐(titanium-tungsten)(TiW) 접착 물질 혹은 층 그리고 구리 시드 물질 혹은 층을 포함할 수 있다. 예로서, 전기도금 시드 층(들)(201)은 약 1 마이크론 내지 2 마이크론의 두께를 가질 수 있다.
도 2c에서 제시되는 바와 같이, 임의의 패터닝된 레지스트 마스크 층(resist mask layer)(203)이 형성되는바, 그 안에는 하나 이상의 개구들(204)이 있고 이 개구들(204) 내에서 회로 소자들의 아래쪽 전도성 부분들이 전기도금되게 된다. 패터닝된 레지스트 마스크 층(203)은 예를 들어, 포토레지스트 물질과 같은 그러한 감광 물질(light-sensitive material)로 된 층일 수 있거나 이러한 층을 포함할 수 있다. 이러한 물질의 두께는 응용예에 따라 다양할 수 있는바, 일 실시예의 경우, 패터닝된 레지스트 마스크 층(203)의 두께는 개구들(204) 내의 노출되는 전기도금 시드 층(들)(201) 위에서 전기도금을 행함으로써 형성될 회로 소자들의 아래쪽 전도성 부분들의 원하는 높이보다 더 크도록 선택된다. 예를 들어, 만약 형성될 아래쪽 전도성 부분들의 원하는 두께가 약 20 마이크론이라고 한다면, 패터닝된 레지스트 마스크 층(203)의 두께는 약 25 마이크론 내지 30 마이크론일 수 있다. 레지스트 물질이 구조체 상에 스핀-코팅(spin-coating)될 수 있고, 그리고 회로 소자들의 아래쪽 전도성 부분들을 형성하는 것이 가능하도록 임의의 원하는 패턴으로 레지스트 물질 층의 일부분들을 제거하기 위해 종래의 리소그래픽 패터닝 및 에칭 프로세싱을 사용하여 패터닝될 수 있다.
도 1a 내지 도 1c와 관련하여 언급된 바와 같이, 아래쪽 전도성 부분들은 복수의 병렬 전도성 채널들을 포함할 수 있다. 따라서, 패터닝된 레지스트 마스크 층(203)은 아래에 놓인 전기도금 시드 층(들)(201)의 원하는 각각의 부분들을 노출시키는 복수의 병렬-연장되는 개구들 혹은 채널들을 갖도록 패터닝될 수 있다.
도 2d에서 예시되는 바와 같이, 패터닝된 레지스트 마스크 층(203)에 의해 정의되는 레지스트 개구들 혹은 채널들 내에 아래쪽 전도성 부분들(110)이 전기도금된다. 예로서, 아래쪽 전도성 부분들(110)은 전기도금된 구리 및/또는 구리 합금일 수 있으며, 만약 필요하다면, 형성된 이후, 구리 필름 특성의 안정화 및 그레인 성장(grain growth)이 가능하도록 하기 위해, 열 처리 프로세스에 노출될 수 있다. 전기도금 프로세스는, 아래쪽 전도성 부분들(110)을 형성하는 전기도금된 구리 혹은 구리 합금이, 패터닝된 레지스트 마스크 층(203)의 위쪽 표면 아래에 배치되도록 중단됨에 유의해야 한다. 따라서, 언급된 바와 같이, 일 실시예의 경우, 패터닝된 레지스트 마스크 층(203)의 두께는 아래쪽 전도성 부분들(110)의 원하는 두께를 고려하여 선택된다. 일 예로서, 아래쪽 전도성 부분들(110)의 두께는 약 20 마이크론일 수 있고, 아래쪽 전도성 부분들은 각각 예를 들어, 도 1a 내지 도 1c에서 도시된 바와 같은 회로 소자를 형성하는 것이 가능하도록 복수의 병렬 전도성 채널들을 갖도록 형성될 수 있다.
패터닝된 레지스트 마스크 층을 제거하여 도 2e에서 예시되는 구조체가 남도록 하기 위해 습식 혹은 건식 레지스트 스트립 프로세스(resist strip process)가 사용되고, 이후 전기도금 시드 층(들)(201)을 제거하여 도 2f에서 예시되는 바와 같이 기판(101) 위에 회로 소자의 아래쪽 전도성 부분들(110) 혹은 전도성 채널(들)이 남도록 하기 위해 시드 층 에칭이 수행될 수 있다. 시드 층 제거는 구리 시드 층을 제거하기 위한 습식 에칭 프로세스일 수 있고, 티타늄(Ti)이 사용되었는지 아니면 티타늄-텅스텐(TiW)이 사용되었는지 여부에 따라 접착 층의 습식 에칭 혹은 건식 에칭이 행해질 수 있음에 유의해야 한다.
도 2g는 적어도 부분적으로 회로 소자들의 아래쪽 전도성 부분들(110)을 둘러싸도록 아울러 그 위에 위치하도록 폴리머-유전체 물질(105)과 같은 유전체 물질을 제공한 이후의 도 2f의 구조체를 도시한다. 본 명세서에서 사용되는 폴리머-유전체 물질은 예를 들어, 폴리이미드 수지(polyimide resin), 에폭시 수지(epoxy resin), 폴리아크릴레이트 수지(polyacrylate resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), PBO 혹은 벤조사이클로부텐(benzocyclobutene)(BCB)과 같은 임의의 폴리머-유전체일 수 있음에 유의해야 한다. 일 특정 예로서, 폴리머-유전체 물질(105)은 일본 토쿄에 위치한 히타치사(Hitachi Corp.)에 의해 제공되는 CA-60001B 폴리머-유전체 물질일 수 있다. 구조체가 폴리머-유전체 물질(105)로 코딩된 이후, 구조체는 폴리머-유전체 물질을 부분적으로 경화시키기 위해 혹은 부분적으로 굳어지게 하기 위해 예를 들어 저온 어닐링(low-temperature anneal)을 사용하여 소프트-베이킹(soft-baking)된다. 일 특정 예로서, 이러한 소프트 베이킹 프로세스는 폴리머-유전체 물질을 갖는 구조체를 약 3분 동안 대략 100℃ 내지 대략 110℃의 온도에 노출시키는 것을 포함할 수 있다. 이러한 스테이지에서, 폴리머-유전체 물질(105)의 위쪽 표면은 평탄하지 않을 수 있는데, 예를 들어, 표면에 걸쳐 약간 굴곡을 포함할 수 있다. 폴리머-유전체 물질의 두께는 (아래쪽 전도성 부분들(110)을 커버(cover)하기에 충분한 정도로) 상대적으로 두껍다.
도 2h를 참조하면, 부분적으로-경화된 폴리머-유전체 물질(105)을 평탄화하기 위해 화학적-기계 연마 프로세스(chemical-mechanical polishing process)와 같은 연마 프로세스가 사용된다. 이러한 평탄화 프로세스는 또한 아래쪽 전도성 부분들(110)의 위쪽 표면들을 평탄화할 수 있다. 예를 들어, 일 실시예에서, 이러한 연마는 아래쪽 전도성 부분들의 구리 전도체들의 위쪽 표면들을 평탄화할 수 있다. 일 실시예에서, 이러한 구조체의 화학적-기계 연마는 표준 구리 슬러리(standard copper slurry)를 사용하여 수행될 수 있다. 연마 이후, 다운스트림 프로세싱(downstream processing)을 위한 물질 경화를 위해 폴리머-유전체 물질의 최종 경화 혹은 열 처리가 수행된다. 일 특정 예로서, 최종 경화 프로세스는 부분적으로-경화된 폴리머-유전체 물질을 갖는 구조체를 약 4시간 동안 대략 375℃의 온도에 노출시키는 것을 포함할 수 있다. 만약 필요하다면 구리 표면들로부터 임의의 방출-가스 잔류물(off-gassing residue)을 제거하기 위해 플라즈마-세정(plasma-cleaning)이 사용될 수 있다. 앞서-언급된 소프트 베이킹 및 최종 경화 온도 및 지속 시간은 오로지 예시적으로만 제공되는 것이고 이러한 예들에 대한 다양한 변형이 본 발명의 사상으로부터 벗어남이 없이 가능함에 유의해야 한다.
도 2i에서 제시되는 바와 같이, 유전체 물질 층(210)이 구조체 위에 배치될 수 있고, 자성체 물질 층(115)이 유전체 물질 층(210) 위에 스퍼터링(sputtering)될 수 있다. 예를 들어, 유전체 물질 층(210)을 (일 예에서) 약 1 마이크론과 같은 원하는 두께로 증착시키기 위해 표준 증착 프로세스들이 사용될 수 있고, 이후, 자성체 물질 층(115)이 오로지 예시적 목적으로 약 2 마이크론의 두께로 다시 스퍼터링될 수 있다. 일 구현예에서, 유전체 물질 층(210)은 실리콘-옥사이드(SiOx) 혹은 실리콘 나이트라이드(SiN) 물질 층일 수 있고, 자성체 물질 층(115)은 예를 들어, NiFe, CoNiFeB, CoNbZr과 같은 니켈-기반 물질이다. 대안적으로, 자성체 물질 층은 CoTaZr로 형성될 수 있고, 사용되는 특정 자성체 물질에 따라 물리적 기상 증착(PVD) 혹은 무전해 도금(electroless plating)을 사용하여 증착될 수 있다. 그 다음에, 패터닝된 레지스트 마스크들(211)이 종래의 레지스트 증착 및 패터닝 기법들을 사용하여 확립된다. 패터닝된 레지스트 마스크들(211)은 결과적으로 제조되는 회로 소자들에 자성체 물질 층(115)이 잔류하여 포함되기를 바라는 위치에 구성되고 배치된다.
도 2k에서 제시되는 바와 같이, 패터닝된 레지스트 마스크들(211) 바깥쪽에 있는 자성체 물질 층(115)과 유전체 물질 층(210)은 에칭된다. 일 실시예에서, 이것은 자성체 물질 층(115)과 유전체 물질 층(210)을 타이밍 맞춰 습식-에칭함으로써 달성될 수 있다. 에칭 이후, 패터닝된 레지스트 마스크들(211)은 예를 들어, 종래의 습식 혹은 건식 레지스트 스트립 프로세스를 통해 도 2l의 구조체가 남도록 제거된다.
도 2m을 참조하면, 전기도금 시드 층(220)이 구조체 위에 증착된다. 시드 층은 예를 들어, 물리적 기상 증착(PVD) 프로세싱을 사용하여 증착될 수 있고, 그리고 전기도금 프로세스 동안 전류 전달을 위해 티타늄 혹은 티타늄-텅스텐 접착 물질 혹은 층 그리고 구리 시드 물질 혹은 층을 포함할 수 있다. 이러한 프로세스의 일부로서, 도금될 회로 소자들의 전도성 비아 부분들은 자성체 물질 층들(115)로부터 오프셋되기 때문에 자성체 물질 층(115)의 측벽 커버리지(sidewall coverage)는 필수적인 것이 아님에 유의해야 한다.
도 2n에서 제시되는 바와 같이, 패터닝된 레지스트 마스크 층(221)은 아래쪽 전도성 부분들과 전기적으로 접촉하도록 회로 소자들의 전도성 비아 부분들을 형성하는 것이 가능하게 하기 위해 회로 소자들의 아래쪽 전도성 부분들(110) 위의 원하는 위치에서 비아 개구들(222)을 갖도록 형성된다. 앞서-설명된 레지스트 코팅 및 패터닝 프로세스가 사용될 수 있는바, 이 경우 레지스트 물질로 된 두꺼운 코팅막이 구조체 위에 스핀-코팅되고 그 다음에 원하는 비아 개구 연결 피처들로 패터닝된다. 패터닝된 레지스트 마스크 층(221)의 두께는 비아 개구들(222) 내에 전기도금될 전도성 비아들의 원하는 높이를 고려하여 선택되는데, 즉, 일 실시예의 경우, 패터닝된 레지스트 마스크 층(221)의 두께는 비아 개구들(222) 내에 형성될 전도성 비아들의 원하는 높이보다 더 크다는 것에 유의해야 한다.
도 2o에서 제시되는 바와 같이, 패터닝된 레지스트 마스크 층(221)의 비아 개구들 내에 전도성 비아들(120)을 제공하기 위해 전기도금 프로세싱이 사용된다. 일 구현예에서, 전도성 비아 부분들(120)은 제조되는 특정 회로 소자 구성에 대해 원하는 높이로 도금되는 구리 필러(copper pillar)들로서 형성될 수 있다. 도 2o의 프로세스 스테이지에서 전도성 비아들(120)의 높이는 패터닝된 레지스트 마스크 층(221)의 위쪽 표면 아래에 있을 수 있음을 다시 한번 유의해야 한다.
전도성 비아 부분들(120)의 형성 이후, 레지스트 마스크 층은 도 2p의 구조체를 획득하기 위해 습식 혹은 건식 레지스트 에칭을 통해 스트립되고, 이후 시드 층(220)이 앞서 논의된 바와 같이 에칭될 수 있다. 시드 층의 에칭은 노출되는 자성체 물질 층(115)과 화합가능하도록(즉, 손상을 주지 않도록) 선택됨에 유의해야 한다. 결과적인 구조체가 도 2q에 도시된다.
도 2r에서 예시되는 바와 같이, 본 명세서에서 위쪽 폴리머-유전체 물질 층(105')으로 지칭되는 또 하나의 다른 폴리머-유전체 물질 층이, 예를 들어, 구조체의 아래쪽 전도성 부분들(110)로부터 연장되는 전도성 비아 부분들(120) 위에 적어도 부분적으로 위치하도록 아울러 이 부분들을 둘러싸도록 구조체 위에 제공될 수 있다. 일 실시예에서, 이러한 위쪽 폴리머-유전체 물질은 아래쪽 전도성 부분들(110)에 관해 사용된 물질과 동일한 물질이다. 위쪽 폴리머-유전체 물질은 앞에서 설명된 바와 같이 소프트-베이킹 혹은 저온 어닐링 프로세스를 통해 부분적으로 경화되고, 그 다음에, 예를 들어, 부분적으로-경화된 위쪽 폴리머-유전체 물질(105')의 위쪽 표면을 평탄화하기 위해 화학적-기계 연마 프로세스를 통해 연마된다. 이러한 연마는 또한 전도성 비아 부분들(120)의 위쪽 표면들을 노출시키며, 만약 필요하다면 이와 동시에 전도성 비아들의 위쪽 표면들을 평탄화한다.
연마 이후, 추가 프로세싱을 위한 물질 경화를 위해 폴리머-유전체 물질의 최종 경화 혹은 열 처리가 수행될 수 있다. 도 2s에 도시된 구조체의 평탄화된 위쪽 표면은 제조될 회로 소자들의 위쪽 전도성 부분들에 대한 베이스(base)를 형성한다. 도 2a 내지 도 2f의 프로세스들을 반복함으로써, 위쪽 전도성 부분들(130)이 도 2t에서 예시되는 바와 같이 형성될 수 있다. 위쪽 전도성 부분들(130)도 유사하게 개별 전도성 채널들을 포함할 수 있는바, 이들은 아래쪽 전도성 부분들 및 전도성 비아 부분들과 함께 회로 소자들의 하나 이상의 코일들을 전기적으로 연결 및 정의하도록 구성되고 배치된다. 이러한 구조체의 일 실시예는 앞서 설명된 도 1a 내지 도 1c의 예에서 예시되어 있다. 도 2t의 절단면 정면도에서, 위쪽 전도성 부분들(130)은 또한 도 1a 내지 도 1c에서 예시된 트랜스포머 구성과 같은 특정 코일 구성으로 원하는 전도성 비아들(120)에 전기적으로 연결되는 전도성 접촉부들을 정의하기 위해 바깥쪽으로 연장된다. 도 2u에서 제시되는 바와 같이, 본드 패드(bond pad)들 혹은 접촉부 패드들(230)은 예를 들어, 동일한 폴리머-유전체 물질(105)로 추가 코팅이 이루어지고 이에 대한 패터닝이 수행된 이후에, 이와 함께 구조체 위에서의 패터닝된 폴리머-유전체 물질의 최종 경화 이후에, 노출된 상태로 남아 있게 된다. 일 실시예에서, 표준 포토 프로세싱(standard photo processing)이 본드 패드들 혹은 접촉부 패드들을 정의하기 위해 사용될 수 있고, 이 경우 도시된 결과적인 인덕터 혹은 트랜스포머 코일들은 도 2u에서 폴리머 유전체 물질 내에 완전히 매립(encase)되게 된다.
도 2v에서 예시되는 바와 같이, 기판 혹은 웨이퍼는 다이싱(dicing)될 수 있고, 이는 원하는 회로 소자들(100')이 개별 다이로서 생성되게 한다. 표준 블레이드 다이싱(standard blade dicing)이 이러한 프로세싱 스테이지에서 사용될 수 있다. 다이 크기에 따라, 웨이퍼는 먼저 예컨대 프로세싱을 위한 쿼터-웨이퍼(quarter-wafer)들로 분할될 수 있다.
도 2w는 최종 패키지 구조체의 일 실시예를 도시하며, 여기서 상부의 보호용 폴리머-유전체 물질은 도시되지 않았다. 위쪽 전도성 부분(130)의 특정 코일 구성이 오로지 예시적으로 도시되어 있다. 더욱이, 코일들에 대한 본드 패드 연결부들(111, 131)은 오로지 예시적인 것이다. 본 실시예에서, 본드 패드 연결부들(111)은 회로 소자의 전도성 비아 부분의 각각의 전도성 비아들(미도시)에 연결되어 있는 것으로 추정된다. 이러한 본드 패드 풋프린트는 4-핀 혹은 6-핀과 같은 표준 쿼드-플랫-노-리드(QFN) 아웃라인을 따를 수 있다. 만약 6-핀이 사용된다면, 중앙 패드들(140)은 표면 장착을 위한 여분의 기계적 무결성(extra mechanical integrity)을 위해 제공될 수 있는데, 즉, 이러한 설계에서 중앙 패드들(140)에 대한 전기적 연결은 존재하지 않을 수 있다.
본 발명의 기술분야에서 숙련된 자들은 본 명세서에서 개시되는 것이 기판 위에 제조되는 복수층 인덕터 혹은 트랜스포머와 같은 복수층 회로 소자를 제조하기 위한 프로세스들임을 알 것이다. 다수의 유사한 회로 소자들을 동시에 생성하기 위해 웨이퍼-레벨 벌크 프로세싱이 사용될 수 있다. 도 3을 참조하면, 제조 프로세스(300)는 예를 들어, 기판 위에 복수층 회로 소자의 적어도 하나의 전도성 부분을 형성하는 것(310)과; 비경화된 폴리머-유전체 물질을 복수층 회로 소자의 적어도 하나의 전도성 부분 위에 제공함과 아울러 적어도 하나의 전도성 부분을 적어도 부분적으로 둘러싸도록 제공하는 것(320)과; 부분적으로 경화된 폴리머-유전체 물질을 획득하기 위해 복수층 회로 소자의 적어도 하나의 전도성 부분 위의 폴리머-유전체 물질을 부분적으로 경화시키는 것(330)과; 부분적으로 경화된 폴리머-유전체 물질을 복수층 회로 소자의 적어도 하나의 전도성 부분까지 연마하는 것(340)과; 그리고 부분적으로 경화된 폴리머-유전체 물질의 경화를 완료하고 회로 소자의 적어도 하나의 전도성 부분 위에 적어도 하나의 전도성 부분과 전기적으로 접촉하도록 회로 소자의 적어도 하나의 다른 전도성 부분을 형성하는 것(350)을 포함한다.
일 구현예에서, 연마 이후에, 프로세스는 폴리머-유전체 물질의 경화를 완료하여 경화된 폴리머 유전체 물질을 획득하는 것을 포함한다. 경화된 유전체 물질은 회로 소자의 적어도 하나의 전도성 부분을 적어도 부분적으로 둘러싸며 아울러 회로 소자의 적어도 하나의 전도성 부분의 위쪽 표면과 동일 평면 상에 있는 위쪽 표면을 갖는다. 프로세스는 또한, 회로 소자의 적어도 하나의 다른 전도성 부분을 형성하기 이전에, 경화된 폴리머-유전체 물질 위에 유전체 물질 층을 증착하는 것과, 그리고 유전체 물질 층 위에 그리고 회로 소자의 적어도 하나의 전도성 부분 위에 자성체 물질 층을 제공하고 패터닝하는 것을 포함할 수 있다. 이러한 프로세스는 회로 소자가 (예를 들어, 인덕터 혹은 트랜스포머를 포함하는) 유도성 회로 소자인 경우 특히 이로운 것이다.
일 실시예에서, 적어도 하나의 전도성 부분은 회로 소자의 아래쪽 전도성 부분을 포함하고, 이러한 연마는 또한 아래쪽 전도성 부분의 위쪽 표면을 평탄화한다. 회로 소자의 적어도 하나의 다른 전도성 부분은 회로 소자의 전도성 비아 부분을 포함할 수 있고, 여기서 전도성 비아 부분은 아래쪽 전도성 부분과 물리적으로 접촉한다. 일 구현예에서, 회로 소자의 전도성 비아 부분을 형성하는 것은 회로 소자의 아래쪽 전도성 부분 위의 각각의 마스크 비아 개구들 내에서 전기도금을 선택적으로 행함으로써 전도성 비아 부분을 적어도 부분적으로 형성하는 것을 포함할 수 있다.
또 다른 구현예에서, 회로 소자의 전도성 비아 부분의 형성 이후에, 비경화된 폴리머-유전체 물질로 된 또 하나의 다른 층이 회로 소자의 전도성 비아 부분 위에 제공될 수 있음과 아울러 전도성 비아 부분을 적어도 부분적으로 둘러싸도록 제공될 수 있다. 이후에, 부분적으로 경화된 위쪽 폴리머-유전체 물질을 획득하기 위해, 비경화된 폴리머-유전체 물질로 된 또 하나의 다른 층이 부분적으로 경화될 수 있다. 프로세스는 또한, 부분적으로 경화된 위쪽 폴리머-유전체 물질을 회로 소자의 전도성 비아 부분까지 연마하는 것을 포함할 수 있고, 여기서 부분적으로 경화된 위쪽 폴리머-유전체 물질의 연마는 회로 소자의 형성이 가능하도록 위쪽 폴리머-유전체 물질을 평탄화하고 회로 소자의 전도성 비아 부분의 위쪽 표면들을 노출시키는 것을 포함한다. 예로서, 전도성 비아 부분 위에 전도성 비아 부분과 전기적으로 접촉하도록 회로 소자의 위쪽 전도성 부분이 제공될 수 있다. 일 구현예에서, 회로 소자의 아래쪽 전도성 부분은 회로 소자의 아래쪽 전도성 코일 부분을 포함하고, 회로 소자의 위쪽 전도성 부분은 회로 소자의 위쪽 전도성 코일 부분을 포함하고, 회로 소자의 아래쪽 전도성 코일 부분, 전도성 비아 부분, 그리고 위쪽 전도성 코일 부분은 하나 이상의 코일들을 적어도 부분적으로 형성한다. 일 실시예에서, 자성체 물질 층이 아래쪽 전도성 코일 부분 위에 배치될 수 있고, 코일(들)은 자성체 물질 층 둘레로 연장될 수 있다.
일 실시예에서, 연마하는 것은 부분적으로 경화된 폴리머-유전체 물질의 위쪽 표면을 평탄화하기 위해 아울러 회로 소자의 적어도 하나의 전도성 부분의 노출된 위쪽 표면을 평탄화하기 위해, 부분적으로 경화된 폴리머-유전체 물질을 화학적 기계 연마하는 것을 포함할 수 있다. 비경화된 폴리머-유전체 물질을 부분적으로 경화시키는 것은 부분적으로 경화된 폴리머-유전체 물질을 획득하기 위해 비경화된 폴리머-유전체 물질을 소프트 베이킹하거나 혹은 저온 어닐링하는 것을 포함할 수 있다. 유리한 것으로, 회로 소자를 형성하는 것은 회로 소자를 쿼드-플랫-노-리드(QFN) 아웃라인과 같은 원하는 아웃라인을 갖도록 형성하는 것을 포함할 수 있다.
본 발명의 기술분야에서 숙련된 자들은 본 명세서에서 제공되는 것이 복수의 개별 회로 소자들 혹은 다이를 제조함에 있어 독특한 웨이퍼 레벨 해법임을 알 것이다. 유리한 것으로, 상대적으로 두꺼운 필름들의 전체 평탄화를 가능하게 하고 회로 소자의 후속 층들의 성공적인 적층을 가능하게 하기 위해서, 뿐만 아니라 특정된 치수 요건을 충족시키기 위해서, 폴리머-유전체 물질 및 폴리머 연마 프로세스가 사용된다. 본 명세서에서 제공되는 프로세스들은 전체적인 회로 소자 요건들(예를 들어, 인덕터 혹은 트랜스포머의 유도성 요건들)에 따라 고도의 스케일링이 가능한 해법들을 가능하게 한다. 회로 소자의 하나 이상의 코일들의 인덕턴스를 증진시키기 위해 회로 소자 내에는 자성체 물질 층 혹은 스트립이 포함될 수 있다. 웨이퍼 레벨 프로세싱은 개별 회로 소자를 대규모로 일괄 제조할 수 있게 하는바, 이로인해 제조 비용이 낮아지게 된다. 예를 들어, 회로 소자를 더 높은 레벨의 패키징으로 더 높은 레벨의 2차원 혹은 3차원의 집적화를 행하는 것이 가능하도록 하기 위한 표면 장착 화합성을 위해 JEDEC 표준 풋프린트가 달성될 수 있다.
본 명세서에서 사용되는 용어는 오로지 특정 실시예들을 설명할 목적을 가지며, 본 발명을 한정하려는 의도를 갖지 않는다. 본 명세서에서 사용되는 바와 같은 단수적 형태의 용어들은, 문맥상 명확히 달리 표시되지 않는다면, 복수 형태들을 포함하도록 의도된 것이다. 용어 "포함한다"(그리고 "포함한다"의 임의 형태, 예를 들어, "포함하고" 및 "포함하는"), 용어 "갖는다"(그리고 "갖는다"의 임의 형태, 예를 들어, "갖고" 및 "갖는"), 용어 "포괄한다"(그리고 "포괄하다"의 임의 형태, 예를 들어, "포괄하고" 및 "포괄하는"), 그리고 용어 "함유한다"(그리고 "함유한다"의 임의 형태, 예를 들어, "함유하고" 및 "함유하는")는 개방형으로 연결되는 의미를 갖는 동사들임을 또한 이해해야 할 것이다. 결과적으로, 하나 이상의 단계들 혹은 요소들을 "포함하는", "갖는", "포괄하는", 혹은 "함유하는" 방법 또는 디바이스는 이러한 하나 이상의 단계들 혹은 요소들을 가지고 있지만 오로지 이러한 하나 이상의 단계들 혹은 요소들만을 가지는 것으로 한정되는 것은 아니다. 마찬가지로, 하나 이상의 특징들을 "포함하는", "갖는", "포괄하는", 혹은 "함유하는" 방법의 단계 또는 디바이스의 요소는 이러한 하나 이상의 특징들을 가지고 있지만 오로지 이러한 하나 이상의 특징들만을 가지는 것으로 한정되는 것은 아니다. 더욱이, 특정 방식으로 구성된 디바이스 혹은 구조는 적어도 그 방식으로 구성되는 것이지만, 해당 디바이스 혹은 구조는 또한 나열되지 않은 방식들을 통해 구성될 수도 있다.
아래의 특허청구범위에서의 모든 수단 혹은 단계와 기능적 요소의 대응하는 구조, 물질, 동작, 및 등가물은 만약 존재한다면, 특정적으로 청구되는 바와 같은 다른 청구되는 요소들과 결합되어 해당 기능을 수행하기 위한 임의의 구조, 물질 혹은 동작을 포함하도록 의도된 것이다. 본 발명의 설명은 예시 및 설명 목적으로 제공되었으며, 본 발명의 실시예를 모두 설명하도록 의도된 것이 아니며, 또는 본 발명을 그 개시되는 형태에 한정시키도록 의도된 것이 아니다. 다수의 수정예 및 변형예가 본 발명의 사상 및 범위를 벗어남이 없이 본 발명의 기술분야에서 통상의 기술을 가진 자들에게 명백하게 될 것이다. 본 명세서에서 선택되어 설명되고 있는 실시예는, 본 발명의 하나 이상의 실시형태의 원리 및 그 실제 응용을 가장 잘 설명하기 위한 것이며, 아울러 본 발명의 기술분야에서 통상의 기술을 가진 다른 사람들이 그 고려되는 특정 용도에 맞게 다양한 수정을 통한 다양한 실시예에 있어서 본 발명의 하나 이상의 실시형태를 이해할 수 있도록 하기 위한 것이다.

Claims (20)

  1. 기판 위에 회로 소자를 형성하는 단계를 포함하는 방법으로서, 상기 회로 소자를 형성하는 단계는,
    상기 기판 위의 적어도 하나의 층 내에 상기 회로 소자의 적어도 하나의 전도성 부분을 형성하는 단계와;
    비경화된 폴리머 유전체 물질(uncured polymer-dielectric material)을 상기 회로 소자의 상기 적어도 하나의 전도성 부분 위에 제공함과 아울러 상기 적어도 하나의 전도성 부분을 적어도 부분적으로 둘러싸도록 제공하는 단계와;
    부분적으로 경화된 폴리머 유전체 물질을 획득하기 위해 상기 폴리머 유전체 물질을 부분적으로 경화시키는 단계와;
    상기 부분적으로 경화된 폴리머 유전체 물질을 상기 회로 소자의 상기 적어도 하나의 전도성 부분까지 연마(polishing)하는 단계와; 그리고
    상기 회로 소자의 상기 적어도 하나의 전도성 부분 위에 상기 적어도 하나의 전도성 부분과 전기적으로 접촉하도록 상기 회로 소자의 적어도 하나의 다른 전도성 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 연마하는 단계에 후속하여, 상기 폴리머 유전체 물질의 경화를 완료하여 경화된 폴리머 유전체 물질을 획득하는 단계를 더 포함하고,
    상기 경화된 폴리머 유전체 물질은 상기 회로 소자의 상기 적어도 하나의 전도성 부분을 적어도 부분적으로 둘러싸며 아울러 상기 회로 소자의 상기 적어도 하나의 전도성 부분의 위쪽 표면과 동일 평면 상에 있는 위쪽 표면을 갖는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 회로 소자의 상기 적어도 하나의 다른 전도성 부분을 형성하는 단계 이전에,
    상기 경화된 폴리머 유전체 물질 위에 유전체 물질 층을 증착하는 단계와, 그리고
    상기 유전체 물질 층 위에 그리고 상기 회로 소자의 상기 적어도 하나의 전도성 부분 위에 자성체 물질 층(magnetic material layer)을 제공하고 패터닝(patterning)하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 적어도 하나의 전도성 부분은 상기 회로 소자의 아래쪽 전도성 부분을 포함하고,
    상기 연마하는 단계는, 또한 상기 아래쪽 전도성 부분의 위쪽 표면을 평탄화하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 회로 소자의 상기 적어도 하나의 다른 전도성 부분은 상기 회로 소자의 전도성 비아 부분(conductive vias portion)을 포함하고, 상기 전도성 비아 부분은 상기 아래쪽 전도성 부분과 접촉하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 회로 소자는 복수층 인덕터(multilayer inductor) 혹은 복수층 트랜스포머(multilayer transformer) 중 하나를 포함하고,
    상기 방법은 상기 회로 소자의 상기 아래쪽 전도성 부분 위에 자성체 물질 층을 제공하는 단계를 더 포함하고,
    상기 자성체 물질 층은 상기 회로 소자의 상기 전도성 비아 부분에 의해 정의되는 영역 내에 적어도 부분적으로 위치하는 것을 특징으로 하는 방법.
  7. 제5항에 있어서,
    상기 회로 소자의 상기 전도성 비아 부분을 형성하는 것은 상기 회로 소자의 상기 아래쪽 전도성 부분 위에서 전기도금(electroplating)을 행함으로써 상기 전도성 비아 부분을 적어도 부분적으로 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제5항에 있어서,
    상기 회로 소자의 상기 전도성 비아 부분의 형성 이후에,
    상기 비경화된 폴리머 유전체 물질로 된 또 하나의 다른 층을 상기 회로 소자의 상기 전도성 비아 부분 위에 제공함과 아울러 상기 전도성 비아 부분을 적어도 부분적으로 둘러싸도록 제공하는 단계와,
    부분적으로 경화된 위쪽 폴리머 유전체 물질을 획득하기 위해 상기 회로 소자의 상기 전도성 비아 부분 위의 상기 비경화된 폴리머 유전체 물질로 된 상기 또 하나의 다른 층을 부분적으로 경화시키는 단계와, 그리고
    상기 부분적으로 경화된 위쪽 폴리머 유전체 물질을 상기 회로 소자의 상기 비아 부분까지 연마하는 단계를 더 포함하고,
    상기 부분적으로 경화된 위쪽 폴리머 유전체 물질의 연마는 상기 회로 소자의 형성이 가능하도록 상기 부분적으로 경화된 위쪽 폴리머 유전체 물질을 평탄화하고 상기 회로 소자의 상기 전도성 비아 부분의 위쪽 표면들을 노출시키는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 회로 소자의 상기 전도성 비아 부분 위에 상기 전도성 비아 부분과 전기적으로 접촉하도록 상기 회로 소자의 위쪽 전도성 부분을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 회로 소자의 상기 아래쪽 전도성 부분은 상기 회로 소자의 아래쪽 전도성 코일 부분을 포함하고,
    상기 회로 소자의 상기 위쪽 전도성 부분은 상기 회로 소자의 위쪽 전도성 코일 부분을 포함하고,
    상기 회로 소자의 상기 아래쪽 전도성 코일 부분, 상기 전도성 비아 부분, 그리고 상기 위쪽 전도성 코일 부분은 적어도 하나의 코일을 적어도 부분적으로 형성하고,
    상기 적어도 하나의 코일은 상기 회로 소자의 상기 아래쪽 전도성 코일 부분 위의 상기 자성체 물질 층 둘레로 연장되는 것을 특징으로 하는 방법.
  11. 제1항에 있어서,
    상기 적어도 하나의 전도성 부분은 상기 회로 소자의 아래쪽 전도성 부분을 포함하고, 상기 회로 소자의 아래쪽 전도성 부분을 형성하는 것은,
    상기 기판 위에 유전체 물질 층을 증착하는 것과;
    전기도금이 가능하도록 상기 유전체 물질 층 위에 시드 층(seed layer)을 증착하는 것과;
    상기 시드 층 위에 포토레지스트 물질(photoresist material)을 코팅(coating)하고 상기 포토레지스트 물질 내에 복수의 채널(channel)들을 정의하기 위해 상기 포토레지스트 물질을 패터닝하는 것과;
    상기 회로 소자의 아래쪽 전도성 코일 부분을 정의하기 위해 상기 복수의 채널들 내에서 전기도금을 수행하는 것과; 그리고
    상기 포토레지스트 물질을 제거하고 상기 시드 층을 에칭하는 것을 포함하는 것을 특징으로 하는 방법.
  12. 제1항에 있어서,
    상기 적어도 하나의 전도성 부분은, 상기 회로 소자의 아래쪽 전도성 부분과, 그리고 상기 아래쪽 전도성 부분 위에 상기 아래쪽 전도성 부분과 전기적으로 접촉하도록 배치되는 상기 회로 소자의 전도성 비아 부분을 포함하고,
    상기 비경화된 폴리머 유전체 물질은 상기 회로 소자의 상기 전도성 비아 부분 위에 위치함과 아울러 상기 전도성 비아 부분을 적어도 부분적으로 둘러싸고,
    상기 연마하는 단계는, 상기 전도성 비아 부분과 전기적으로 접촉하도록 상기 회로 소자의 상기 적어도 하나의 다른 전도성 부분을 형성하는 것이 가능하도록 하기 위해 상기 부분적으로 경화된 폴리머 유전체 물질을 평탄화하고 상기 회로 소자의 상기 전도성 비아 부분의 위쪽 표면을 노출시키는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 적어도 하나의 다른 전도성 부분은 상기 회로 소자의 상기 전도성 비아 부분 위에 상기 전도성 비아 부분과 전기적으로 접촉하도록 배치되는 상기 회로 소자의 위쪽 전도성 부분을 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 회로 소자는 인덕터 혹은 트랜스포머 중 하나이고, 상기 아래쪽 전도성 부분과, 상기 전도성 비아 부분과, 그리고 상기 위쪽 전도성 부분은 함께 상기 회로 소자의 적어도 하나의 코일을 정의하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서,
    상기 회로 소자의 상기 적어도 하나의 코일에 의해 정의되는 영역 내에 적어도 부분적으로 배치되도록 적어도 하나의 자성체 물질 층을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제1항에 있어서,
    상기 연마하는 단계는, 상기 부분적으로 경화된 폴리머 유전체 물질의 위쪽 표면을 평탄화하기 위해 아울러 상기 회로 소자의 상기 적어도 하나의 전도성 부분의 노출된 위쪽 표면을 평탄화하기 위해 상기 부분적으로 경화된 폴리머 유전체 물질을 화학적 기계 연마(chemical-mechanical polishing)하는 것을 포함하는 것을 특징으로 하는 방법.
  17. 제1항에 있어서,
    상기 부분적으로 경화시키는 단계는, 상기 부분적으로 경화된 폴리머 유전체 물질을 획득하기 위해 상기 비경화된 폴리머 유전체 물질을 어닐링(annealing)하는 것을 포함하고,
    상기 연마하는 단계는, 상기 부분적으로 경화된 폴리머 유전체 물질을 화학적 기계 연마하는 것을 포함하는 것을 특징으로 하는 방법.
  18. 제1항에 있어서,
    상기 기판은 반도체 웨이퍼(semiconductor wafer)를 포함하는 것을 특징으로 하는 방법.
  19. 제1항에 있어서,
    상기 회로 소자는 복수층 인덕터 혹은 복수층 트랜스포머 중 하나인 것을 특징으로 하는 방법.
  20. 제19항에 있어서,
    상기 회로 소자를 형성하는 단계는, 상기 회로 소자를 쿼드 플랫 노 리드(Quad-Flat-No-lead, QFN) 아웃라인(outline)을 갖도록 형성하는 것, 그리고 상기 회로 소자를 분리(separate)시키기 위해 상기 기판을 다이싱(dicing)하는 것을 포함하는 것을 특징으로 하는 방법.
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