TW202310305A - 封裝結構及其形成方法 - Google Patents

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葉書伸
汪金華
林昱聖
鄭心圃
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台灣積體電路製造股份有限公司
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Abstract

提供一種封裝結構及其形成方法。該封裝結構包括：第一層級、第二層級以及第三層級。第一層級包括中介層。第二層級配置在第一層級上，且包括底部晶粒。第三層級配置在第二層級上，且包括多個第一晶粒與至少一第二晶粒。至少一第二晶粒配置在多個第一晶粒之間。多個第一晶粒通過多個第一連接件電性連接至底部晶粒以形成訊號路徑，多個第一晶粒通過多個第二連接件電性連接至中介層以形成電源路徑，且多個第一連接件比多個第二連接件更靠近至少一第二晶粒。

Description

封裝結構及其形成方法
由於各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積集密度持續提高，半導體工業已經歷快速成長。積集密度的這種提高大多歸因於最小特徵尺寸（minimum feature size）的一再減小，這使得更多組件能夠整合在一定的面積中。與先前的封裝體相比，這些較小的電子組件也需要利用較小面積的較小的封裝體。半導體組件的一些較小類型包括四面扁平封裝體（quad flat packages，QFPs）、針格陣列（pin grid array，PGA）封裝體、球格陣列（ball grid array，BGA）封裝體、覆晶技術（flip chip，FC）、三維積體電路（three dimensional integrated circuit，3DIC）、晶圓級封裝體（wafer level package，WLP）以及疊層封裝體（package on package，PoP）元件等。
以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且也可包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複使用元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方（beneath）」、「在...下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對術語來闡述圖中所示的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。
還可包括其他特徵及製程。舉例來說，可包括測試結構以說明進行三維（3D）封裝體或三維積體電路裝置的驗證測試。測試結構可包括例如形成於重佈線層中或基底上的測試墊，所述測試墊使得能夠測試3D封裝體或3DIC、使用探針（probe）及/或探針卡（probe card）等。可對中間結構及最終結構執行驗證測試。另外，本文中所公開的結構及方法可接合包括對已知良好晶粒（known good dies）的中間驗證的測試方法一起使用，以提高良率（yield）及降低成本。
圖1至圖12是根據一些實施例的形成封裝結構的方法的剖視圖。圖13是根據一些實施例的圖9的上視圖。圖14是根據一些實施例的圖9的連接件分布的上視圖。
參照圖1，提供了載體102。在一些實施例中，載體102可由例如矽、聚合物、聚合物複合材料、金屬箔、陶瓷、玻璃、玻璃環氧樹脂、氧化鈹、膠帶或用於結構支撐的其他合適材料的材料所製成。在本實施例中，載體102為玻璃基底。
在圖1至圖4中，可在載體102上形成重分布層（RDL）結構110（在圖1中未完全示出，但可在後續圖4中完全示出）。在所示實施例中，RDL結構110包括介電層104、金屬化圖案106（有時稱為重分布層或重分布線）包括延伸穿過介電層104的導電通孔、一個或多個介電層114、一個或多個金屬化圖案116、一個或多個介電層124以及一個或多個更多金屬化圖案126。在RDL結構110中可以形成更多或更少的介電層與金屬化圖案，例如兩個到五個介電層以及一個到四個金屬化圖案。如果要形成更少的介電層與金屬化圖案，則可以省略下面討論的步驟與製程。如果要形成更多的介電層與金屬化圖案，則可以重複下面討論的步驟與製程。
現在參照圖1，將介電層104沉積在載體102上。在一些實施例中，介電層104由例如聚苯並噁唑（PBO）、聚醯亞胺（PI）、苯並環丁烯（BCB）等或其組合的感光性材料形成，其可使用微影罩幕來進行圖案化。介電層104可通過旋塗、層壓、CVD等或其組合形成。然後對介電層104進行圖案化。圖案化形成開口105以暴露載體102的一部分。圖案化可通過可接受的製程進行，舉例來說，當介電層104是感光性材料時通過對介電層104進行曝光與顯影，或者通過使用例如非等向性蝕刻的蝕刻。
現在參照圖2，然後形成金屬化圖案106。金屬化圖案106包括沿介電層104的主要表面延伸並延伸穿過介電層104以接觸載體102的導電元件。作為形成金屬化圖案106的示例，晶種層形成在介電層104之上並在開口中延伸穿過介電層104。在一些實施例中，晶種層為金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及鈦層上方的銅層。晶種層可使用例如PVD等形成。然後，在晶種層上形成並圖案化光阻。光阻可通過旋塗等方法形成並且可被曝光以進行圖案化。光阻的圖案對應於金屬化圖案106。該圖案化形成穿過光阻的開口以暴露晶種層。然後，在光阻的開口中與晶種層的暴露部分上形成導電材料。導電材料可通過鍍覆（例如，電鍍或化學鍍等）形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。導電材料與下方的部分晶種層的組合形成為金屬化圖案106。移除光阻與其上未形成導電材料的部分晶種層。光阻可通過可接受的灰化或剝離製程移除，例如使用氧電漿等。一旦移除光阻，便移除晶種層的暴露部分，例如通過使用例如濕式蝕刻或乾式蝕刻的可接受的蝕刻製程。
現在參照圖3，將一個或多個介電層114沉積在金屬化圖案106與介電層104上。介電層114可以與介電層104相似的方式形成，且可由與介電層104相似的材料形成。
之後，形成一個或多個金屬化圖案116。金屬化圖案116可包括沿介電層104的主要表面上延伸的部分。金屬化圖案116還包括延伸穿過介電層104以物理及電耦合金屬化圖案106的部分。金屬化圖案116可以與金屬化圖案106相似的方式及相似的材料形成。在一些實施例中，金屬化圖案116具有與金屬化圖案106不同的尺寸。舉例來說，上層金屬化圖案116的導線及/或通孔可以比下層金屬化圖案106的導線及/或通孔更寬或更厚。此外，上層金屬化圖案116可形成為比下層金屬化圖案106更大的間距。
現在參照圖4，將一個或多個介電層124沉積在金屬化圖案116與介電層114上。介電層124可以與介電層114相似的方式形成，且可由與介電層114相似的材料形成。
之後，形成一個或多個金屬化圖案126，以完成RDL結構110。在一些實施例中，RDL結構110可被稱為中介層，例如有機中介層。金屬化圖案126可包括沿介電層114的主要表面上延伸的部分。金屬化圖案126還包括延伸穿過介電層114以物理與電耦合金屬化圖案116的部分。金屬化圖案126可以與金屬化圖案116相似的方式和相似的材料形成。在一些實施例中，金屬化圖案126具有與金屬化圖案116不同的尺寸。舉例來說，上層金屬化圖案126的導線及/或通孔可以比下層金屬化圖案116的導線及/或通孔更寬或更厚。此外，上層金屬化圖案126可以形成為比下層金屬化圖案116更大的間距。
如圖4所示，將多個絕緣貫孔（TIV）125形成在RDL結構110上並從RDL結構110（例如，介電層124）的最頂部介電層向外延伸。作為形成TIVs 125的示例，晶種層（未示出）形成在RDL結構110之上，例如在介電層124與外露於開口（未示出）的部分金屬化圖案126上。在一些實施例中，晶種層為金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在特定實施例中，晶種層包括鈦層及鈦層上方的銅層。晶種層可使用例如PVD等形成。然後，在晶種層上形成並圖案化光阻。光阻可通過旋塗等形成並且可被曝光以進行圖案化。光阻的圖案對應於絕緣貫孔。該圖案化形成穿過光阻的開口以暴露晶種層。然後，在光阻的開口中與晶種層的暴露部分上形成導電材料。導電材料可通過鍍覆（例如，電鍍或化學鍍等）形成。導電材料可包括金屬，如銅、鈦、鎢、鋁等。移除光阻與其上未形成導電材料的部分晶種層。光阻可通過可接受的灰化或剝離製程移除，例如使用氧電漿等。一旦移除光阻，便移除晶種層的暴露部分，例如通過使用例如濕式蝕刻或乾式蝕刻的可接受的蝕刻製程。晶種層與導電材料的剩餘部分便形成了TIVs 125。
參照圖5，在RDL結構110上形成多個焊料區135。在一些實施例中，多個焊料區135設置在TIVs 125之間。在一些實施例中，焊料區135可以是焊球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊等。焊料區135可包括例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。在一些實施例中，焊料區135可通過蒸鍍、電鍍、印刷、焊料轉移、植球（ball placement）等方法先形成焊料層。一旦在結構上形成了焊料層，便可進行回焊以將材料塑形成期望的凸塊形狀。在另一實施例中，焊料區135包括通過濺鍍、印刷、電鍍、化學鍍、CVD等形成的金屬柱（例如銅柱）。金屬柱可為無焊料的且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成。
參照圖6，將底部晶粒140倒置並接合到RDL結構110上。在一些實施例中，底部晶粒140具有彼此相對的前側（或主動表面）140a與背側（或背表面）140b。底部晶粒140的前側140a面向RDL結構110，而底部晶粒140的背側140b面向上。
在一些實施例中，底部晶粒140包括系統晶片（system on  chi，SoC），所述系統晶片包括若干個不同的積體電路（即，IC）或處理器以及記憶體及輸入/輸出（input-output，I/O）介面。積體電路中的每一者將電腦或其他電子系統的各種元件整合到一個半導體晶片中。所述各種元件包含數位功能、類比功能、混合信號功能，且經常包含射頻功能。此外，SoC將處理器（或控制器）與例如圖形處理單元（graphics processing unit，GPU）、無線網路（wireless fidelity，Wi-Fi）模組或協同處理器等先進週邊設備進行整合。在SoC的架構中，邏輯元件與記憶體元件二者均是在同一矽晶圓中製作。多核心處理器（multi-core processor）被用於高效率計算或移動元件，且多核心處理器包括大量記憶體，例如數個吉位元組（gigabyte）。在一些替代性實施例中，底部晶粒140可為應用專用積體電路（application-specific integrated circuit，ASIC）晶粒。在一些其他實施例中，底部晶粒140可為邏輯晶粒。
詳細地說，底部晶粒140可包括基底142、內連結構144、多個基底貫孔（TSVs）145以及多個導電墊146。在一些實施例中，基底142可由矽或其他半導體材料製成。舉例來說，基底142可以是矽塊基底。替代地或附加地，基底142可包括其他元素半導體材料，例如鍺。在一些實施例中，基底142可由化合物半導體製成，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基底142由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化鎵銦。此外，基底142可以是絕緣體上半導體，例如絕緣體上矽（SOI）或藍寶石上矽。
在一些實施例中，基底142包括電子部件（未示出），例如電阻器、電容器、信號分配電路、設計成實現特定功能（例如，信號處理功能或邏輯功能）的電路、或其組合等。這些電子部件可以是主動、被動或其組合。在其他實施例中，基底142可不具有沒有主動和被動電子部件在其中。這些組合亦可包括在本公開的範疇內。
TSVs 145從基底142的第一表面142a朝著基底142的第二表面142b延伸，但未到達第二表面142b。在後續基底薄化製程中，從第二表面142b薄化基底142，使得TSVs 145外露於第二表面142b處（例如，延伸穿過基底142）。TSVs 145可由合適的導電材料形成，例如銅、鎢、鋁、合金、其組合等。阻擋層（未示出）可在TSVs145與基底142之間形成。阻擋層可包括合適的導電材料，例如氮化鈦，但亦可替代地使用其他材料，例如氮化鉭、鈦等。在一些實施例中，阻擋層由介電材料形成，例如SiO 2或SiN。
如圖6所示，內連結構144形成在基底142上。在一些實施例中，內連結構144包括導電特徵，例如在介電材料中形成的一或多層導電線與通孔，並且通過後段（BEOL）製程形成。為了簡潔起見，圖6中並未單獨標記內連結構144的導電特徵與介電材料。在一些實施例中，內連結構144提供TSVs 145與RDL結構110之間的電連接。
在一些實施例中，內連結構144的介電材料包括層間介電（ILD）層及在ILD層之上的至少一個金屬間介電（IMD）層。在一些實施例中，內連結構144的介電材料包括氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷（TEOS）氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽（例如硼磷矽玻璃（BPSG））、熔融石英玻璃（FSG）、磷矽玻璃（PSG）、摻硼矽玻璃（BSG）、低介電常數（low-k）介電材料、其他合適的介電材料或其組合。示例性低介電常數介電材料包括FSG、碳摻雜氧化矽、BLACK DIAMOND®（加利福尼亞州聖克拉拉的應用材料公司（Applied Materials of Santa Clara, Calif.））、乾凝膠（Xerogel）、氣凝膠（Aerogel）、非晶氟化碳、聚對二甲苯基（Parylene）、雙苯並環丁烯（bis-benzocyclobutene，BCB）、SILK®（密西根州米德蘭陶氏化學公司（Dow Chemical, Midland, Mich.））、聚醯亞胺、其他低介電常數介電材料或其組合。在一些替代實施例中，內連結構144的介電材料可以是單層或多層。在一些實施例中，內連結構144的導電特徵包括插塞與金屬線。插塞可包括形成在ILD層中的接觸件，而通孔形成在IMD層中。接觸件形成在電子部件與底部金屬線之間並連接電子部件與底部金屬線。通孔形成在兩條金屬線之間並連接兩條金屬線。內連結構144的導電特徵可由鎢（W）、銅（Cu）、銅合金、鋁（Al）、鋁合金或其組合製成。在一些替代實施例中，阻擋層（未示出）可形成在導電特徵與介電材料之間。阻擋層的材料例如包括鉭、氮化鉭、鈦、氮化鈦、鎢化鈷（CoW）或其組合。
導電墊146形成在內連結構144的導電特徵上並電耦合到內連結構144的導電特徵。在一些實施例中，導電墊146分別對應並接觸焊料區135，如圖6所示。導電墊146可以是任何合適的類型，例如微凸塊、銅柱、銅層、鎳層、無鉛（LF）層、化學鍍鎳鈀浸金（ENEPIG）層、Cu/LF層、Sn/Ag層、Sn/Pb、其組合等。
在通過焊料區135與導電墊146將底部晶粒140接合到RDL結構110之後，形成底部填充劑132以橫向環繞焊料區135與導電墊146，如圖6所示。另外，底部填充劑132進一步覆蓋了底部晶粒140的側壁的一部分。在一些實施例中，底部填充劑132可以是任何可接受的材料，例如聚合物、環氧樹脂、模製底部填充劑等。底部填充劑132可以在附接底部晶粒140之後通過毛細流動製程形成，或者可以在附接底部晶粒140之前通過合適的沉積方法形成。
接著，在一些實施例中，使用固化製程來固化底部填充劑132。固化製程可包括使用退火過程或其他加熱過程將底部填充劑132加熱到預定溫度，保持預定時間段。固化製程亦可包括紫外（UV）光曝光製程、紅外（IR）能量曝光製程、其組合，或其與加熱製程的組合。可替代地，底部填充劑132可使用其他方法來固化。在一些實施例中，不包括固化製程。
在固化底部填充劑132之後，形成包封體130以橫向包封TIVs 125、底部晶粒140以及底部填充劑132。在一些實施例中，包封體130可例如包括環氧樹脂、有機聚合物、添加或不添加二氧化矽基的填料或玻璃填料的聚合物、或其他材料。在一些實施例中，包封體130包括在塗覆時為凝膠型液體的液體模製化合物（LMC）。包封體130在塗覆時亦可包括液體或固體。或者，包封體130可包括其他絕緣材料及/或包封材料。在一些實施例中，使用晶圓級模製製程來施加包封體130。包封體130可使用例如壓縮模製、轉移模製、模製底部填充劑（MUF）或其他方法來模製。在一些實施例中，包封體130與底部填充劑132具有不同的材料。在此情況下，界面會形成在包封體130與底部填充劑132之間。
接著，在一些實施例中，使用固化製程來固化包封體130。固化製程可包括使用退火過程或其他加熱過程將包封體130加熱到預定溫度，保持預定時間段。固化製程亦可包括紫外（UV）光曝光製程、紅外（IR）能量曝光製程、其組合，或其與加熱製程的組合。可替代地，包封體130可使用其他方法固化。在一些實施例中，不包括固化製程。
參照圖7，在包封體130上執行平坦化製程以暴露TSVs 145的頂面145t與TIVs 125的頂面125t。在一些實施例中，平坦化製程包括化學機械研磨（CMP）製程，且可執行CMP製程以移除包封體130的多餘部分，使得包封體130、TSVs 145以及TIVs 125具有共平面的上表面。也就是說，TSVs 145的頂面145t、TIVs 125的頂面125t、包封體130的頂面130t以及底部晶粒140的背側140bt基本上共平面。在進行平坦化製程後，將底部晶粒140薄化到一定的厚度140t。在一些實施例中，底部晶粒140的厚度140t小於100 μm。在一些替代實施例中，底部晶粒140的厚度140t介於20 μm至100 μm的範圍內，例如20 μm、30 μm、40 μm、50 μm、60 μm、70 μm、80 μm、90 μm或100 μm。值得注意的是，底部晶粒140的較薄的厚度可有效縮短底部晶粒140與後續安裝上覆晶粒210（例如HBM晶粒）之間的垂直傳輸路徑，從而達到快速聯絡或快速通信的效果。然而，當底部晶粒140的厚度140t太薄時，會導致底部晶粒140與RDL結構110之間的翹曲問題及/或接合失敗問題。
參照圖8，將聚合物層148形成在包封體130與底部晶粒140的背側140bt上。在一些實施例中，聚合物層148例如包括聚苯並噁唑（PBO）、聚醯亞胺（PI）、苯並環丁烯（BCB）、其組合等的感光性材料。
之後，在聚合物層148之上形成多個接合墊152。在繪示的實施例中，接合墊152延伸穿過聚合物層148，且電耦合到TIVs 125與TSVs 145。接合墊152可以是例如微凸塊、銅柱、銅層、鎳層、無鉛（LF）層、化學鍍鎳鈀浸金（ENEPIG）層、Cu/LF層、Sn/Ag層、Sn/Pb、其組合等。焊料區154可形成在接合墊152之上，如圖8所示。在一些實施例中，焊料區154可以是焊球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（ENEPIG）形成的凸塊等。焊料區154可包括例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。
參照圖8至圖9，將多個第一晶粒210與多個第二晶粒220倒置貼合到包封體130與底部晶粒140的背側140bt上。具體來說，第一晶粒210與第二晶粒220通過多個導電連接件150接合到底部晶粒140的背側140bt上。在一些實施例中，導電連接件150可以是焊球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（ENEPIG）形成的凸塊等。在所示實施例中，導電連接件150可以是微凸塊，其包括接合墊152與接合墊156之間的焊料區154。導電連接件150可包括例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。在一些實施例中，導電連接件150可通過蒸鍍、電鍍、印刷、焊料轉移、植球等方法先形成焊料層。一旦在結構上形成了焊料層，便可進行回焊以將材料塑形成期望的凸塊形狀。在另一實施例中，導電連接件150包括通過濺鍍、印刷、電鍍、化學鍍、CVD等形成的金屬柱（例如銅柱）。金屬柱可為無焊料的且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成。
在一些實施例中，第一晶粒210可以是包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方體（HMC）模塊、高頻寬記憶體（HBM）模塊等。在此實施例中，第一晶粒210具有彼此相對的前側210a與背側210b。第一晶粒210的前側210a朝向底部晶粒140的背側140bt，而第一晶粒210的背側210b面朝上。
在一些實施例中，第二晶粒220可包括靜態隨機存取記憶體（SRAM）晶粒、系統晶片（SoC）晶粒、虛擬晶粒、晶片級封裝體（CSP）或其組合。也就是說，第二晶粒220與第一晶粒210可能具有不同的功能。舉例來說，第二晶粒220是SoC晶粒，而第一晶粒210是HBM晶粒。如圖9所示，第二晶粒220具有彼此相對的前側220a與背側220b。第二晶粒220的前側220a朝向底部晶粒140的背側140bt，而第二晶粒220的背側220b面朝上。
在將第一晶粒210與第二晶粒220接合之後，形成底部填充劑160以橫向包封導電連接件150。在一些實施例中，底部填充劑160可以是任何可接受的材料，例如聚合物、環氧樹脂、模製底部填充劑等。底部填充劑160可在第一晶粒210與第二晶粒220附接之後通過毛細管流動製程形成，或者可在第一晶粒210與第二晶粒220附接之前通過合適的沉積方法形成。
接下來，在一些實施例中，使用固化製程來固化底部填充劑160。固化製程可包括使用退火過程或其他加熱過程將底部填充劑160加熱到預定溫度，保持預定時間段。固化製程亦可包括紫外（UV）光曝光製程、紅外（IR）能量曝光製程、其組合、或其與加熱製程的組合。可替代地，底部填充劑160可使用其他方法固化。在一些實施例中，不包括固化製程。
在固化底部填充劑160之後，形成包封體162以橫向包封第一晶粒210、第二晶粒220以及底部填充劑160。在一些實施例中，包封體162可例如包括環氧樹脂、有機聚合物、添加或不添加二氧化矽基的填料或玻璃填料的聚合物、或其他材料。在一些實施例中，包封體162包括在塗覆時為凝膠型液體的液體模製化合物（LMC）。包封體162在塗覆時亦可包括液體或固體。或者，包封體162可包括其他絕緣材料及/或包封材料。在一些實施例中，使用晶圓級模製製程來施加包封體162。包封體162可使用例如壓縮模製、轉移模製、模製底部填充劑（MUF）或其他方法來模製。在一些實施例中，包封體162與底部填充劑160具有不同的材料。在此情況下，界面會形成在包封體162與底部填充劑160之間。
接著，在一些實施例中，使用固化製程來固化包封體162。固化製程可以包括使用退火過程或其他加熱過程將包封體162加熱到預定溫度，保持預定時間段。固化製程亦可包括紫外（UV）光曝光製程、紅外（IR）能量曝光製程、其組合，或其與加熱製程的組合。可替代地，包封體162可使用其他方法固化。在一些實施例中，不包括固化製程。
在上視圖13中，兩個第二晶粒220配置在四個第一晶粒210之間。然而，本公開的實施例不限於此。在其他實施例中，第一晶粒210與第二晶粒220的數量及排列方式可根據需要進行調整。舉例來說，單一個第二晶粒可配置在兩個第一晶粒之間。另外，底部晶粒140配置在第一晶粒210和第二晶粒220的下方。在一些實施例中，底部晶粒140與第二晶粒220完全重疊，底部晶粒140與第一晶粒210部分重疊。需要注意的是，底部晶粒140的側壁140s位於第一晶粒210的外側壁210s1與內側壁210s2之間，第一晶粒210的側壁210s1比第一晶粒210的內側壁210s2更接近底部晶粒140的側壁140s。也就是說，第一晶粒210的外側壁210s1與底部晶粒140的側壁140s之間的距離D1小於第一晶粒210的內側壁210s2與底部晶粒140的側壁140s之間的距離D2。
以底部晶粒140為SoC晶粒且第一晶粒為HBM晶粒為例，HBM晶粒210的信號輸入/輸出（I/O）主要集中在HBM晶粒210的內側壁210s2附近。也就是說，HBM晶粒210通過多個第一連接件150A（如圖9所示）電連接至SoC晶粒140以形成信號路徑。另一方面，HBM晶粒210通過多個第二連接件150B（如圖9所示）電連接至RDL結構110以形成電源路徑。在一些實施例中，第一連接件150A位於HBM晶粒210與SoC晶粒140之間的區域C1內，而第二連接件150B位於HBM晶粒210與TIVs 125之間的區域C2內，如圖9所示。第一連接件150A會比第二連接件150B更接近第二晶粒220。也就是說，第一連接件150A會比第二連接件150B更靠近SoC晶粒140的中間。因此，SoC晶粒140（如圖13所示）的從HBM晶粒210的內側壁210s2到外側壁210s1的延伸面積變得更大，以在區域C1（如圖14所示）內配置更多的第一連接件150A。在此情況下，增加了SoC晶粒140與HBM晶粒210之間的信號傳輸端子的數量，從而提高了底部晶粒140與第一晶粒210之間的信號傳輸速度。此外，在上視圖14中，在一些實施例中，第一連接件150A的圖案密度大於第二連接件150B的圖案密度。換言之，第一連接件150A的間距可小於第二連接件150B的間距。於此，術語「間距」是指兩個相鄰的連接件150A或150B之間的距離。
值得注意的是，第一連接件150A可用於直接連接或直接耦合HBM晶粒210與SoC晶粒140。與傳統的RDL結構相比，第一連接件150A提供了一種垂直信號路徑，減少了信號傳輸路徑，從而提高了HBM晶粒210與SoC晶粒140之間的信號傳輸速度。此外，較薄的SoC晶粒140（例如，小於100 μm）可有效縮短SoC晶粒140與HBM晶粒210之間的垂直信號路徑，從而達到快速聯絡或快速通信的效果。在此實施例中，具有第一連接件150A的區域C1可被稱為信號傳輸區，而第一連接件150A可被稱為信號連接件。此外，HBM晶粒210通過第二連接件150B與TIVs 125電連接到RDL結構110以形成電源路徑。在此實施例中，具有第二連接件150B的區域C2可被稱為電源傳輸區，而第二連接件150B可被稱為電源連接件。
此外，導電連接件150還包括在第二晶粒220與SoC晶粒140之間的多個第三連接件150C。在此實施例中，第三連接件150C熱耦合第二晶粒220與SoC晶粒140以發散來自SoC晶粒140的熱量。也就是說，第二晶粒220可被稱為封裝結構中的散熱器。另一方面，第二晶粒220可通過第三連接件150C與TSVs 145電耦合到SoC晶粒140。值得注意的是，第三連接件150C與TSVs 145所形成的垂直傳輸路徑可有效提升底部晶粒140與第二晶粒220之間的信號傳輸速度。
參照圖9至圖10，然後執行載體交換，使得圖9中所示的上覆結構10附接到載體202上。在一些實施例中，上覆結構10可例如通過黏著層（未示出）附接到載體202上。黏著層可以是感光性的且可通過在後續載體剝離製程中將例如紫外（UV）光照射在載體202上而輕易分離載體202。舉例來說，黏著層可以是光熱轉換（LTHC）塗層。接著，移除載體102以暴露RDL結構110的金屬化圖案106。在一些實施例中，通過載體剝離製程移除載體102。載體剝離製程可使用任何合適的製程移除載體102，例如蝕刻、研磨以及機械剝除。
在交換載體之後，形成多個球下金屬（UBMs）170以用於外部連接到RDL結構110。UBMs 170可具有沿介電層104的底部表面上延伸的凸塊部分，且可具有延伸穿過介電層104以物理耦合及電耦合金屬化圖案106的通孔部分。因此，UBMs 170通過RDL結構110與TIVs 125電耦合到底部晶粒140、第一晶粒210以及第二晶粒220。UBMs 170可由與金屬化圖案106相同的材料形成。
接著，在UBM170上形成多個導電連接件172。導電連接件172可以是球柵陣列（BGA）連接件、焊球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、化學鍍鎳-化學鍍鈀-無電鍍鎳鈀浸金技術（ENEPIG）形成的凸塊等。導電連接件172可包括例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。在一些實施例中，導電連接件172可通過蒸鍍、電鍍、印刷、焊料轉移、植球等方法先形成焊料層。一旦在結構上形成焊料層，便可進行回焊以將材料塑形成期望的凸塊形狀。在另一實施例中，導電連接件172包括通過濺鍍、印刷、電鍍、化學鍍、CVD等形成的金屬柱（例如銅柱）。金屬柱可為無焊料的且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成。
參照圖10與圖11，執行載體剝離以將載體202與上覆結構20分離（或剝離）。在一些實施例中，剝離包括對載體202與包封體162之間的黏著層投射例如雷射或紫外光等光線，使得黏著層在光的熱量作用下分解，進而可移除載體202。接著，將上覆結構20附著到由框架182（例如，金屬框架）支撐的膠帶180（例如，藍帶）上。
參照圖11至圖12，可將結構20接合到封裝基底190上，從而完成封裝結構1。詳細地說，對包封體162進行平坦化製程以暴露第一晶粒210的背側210bt與第二晶粒220的背側220bt。平坦化製程還可移除第一晶粒210與第二晶粒220的材料。在此情況下，第一晶粒210的背側210bt、第二晶粒220的背側220bt以及包封體162的頂面162t基本上共平面。在一些實施例中，平坦化製程可例如是CMP製程、研磨製程等。在一些實施例中，舉例來說，如果第一晶粒210的背側210bt與第二晶粒220的背側220bt已外露於包封體162，則可省略平坦化。
在執行平坦化製程之後，將散熱器（或散熱鰭片）164附接到第一晶粒210的背側210bt與第二晶粒220的背側220bt上。在一些實施例中，底部晶粒140可陷獲熱量以成為封裝結構1中的熱點。因此，第二晶粒220熱耦合底部晶粒140與散熱器164，從而將熱量從底部晶粒140發散到散熱器164。在一些替代實施例中，熱界面材料（TIM）可形成在第二晶粒220與散熱器164之間。
結構30可通過導電連接件172接合到封裝基底190的第一表面190a上。在一些實施例中，封裝基底190包括一或多個主動元件及/或一或多個被動元件（未示出）在其中。可使用例如電晶體、電容器、電阻器、其組合等的多種元件來為元件堆疊提供結構與功能設計。該元件可使用任何合適的方法形成。在一實施例中，可形成底部填充劑174以橫向包封UBMs 170與導電連接件172。
在一些實施例中，封裝基底190包括基底芯體（未示出）。基底芯體可由例如矽、鍺、金剛石等的半導體材料製成。另外，也可使用例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化鍺矽、磷化砷鎵、磷化鎵銦、這些的組合等的複合材料。此外，基底芯體可以是SOI基底。一般而言，SOI基底包括一層半導體材料，例如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合。在替代實施例中，基底芯體可包括基於絕緣芯，例如玻璃纖維強化型樹脂芯（fiberglass reinforced resin core）。一種示例性芯材料是例如FR4等玻璃纖維樹脂。芯材料的替代物包括雙馬來醯亞胺三嗪（bismaleimide-triazine，BT）BT樹脂，或者作為另外一種選擇，包括其他印刷電路板（printed circuit board，PCB）材料或膜。例如味之素構成膜（Ajinomoto build-up film，ABF）等構成膜或其他疊層體（laminate）可用於基底芯體。
封裝基底190還可包括金屬化層和通孔（未示出）於其中。金屬化層可形成在基底芯體中及/或之上的主動元件及被動元件之上，且被設計為連接各種元件以形成功能性電路。金屬化層可由交替的介電質（例如，低介電常數（low-k）介電材料）層與導電材料（例如，銅）層形成且可通過任意合適的製程（例如沉積、鑲嵌、雙鑲嵌或類似製程）形成，其中通孔內連導電材料層。在一些實施例中，基底芯體實質上不包含主動元件及被動元件。
之後，在封裝基底190的與第一表面190a相對的第二表面190b上形成多個外部端子192，從而完成封裝結構1。在一些實施例中，外部端子192可以是球柵陣列（BGA）連接件、焊球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（ENEPIG）形成的凸塊，或類似凸塊。外部端子192可包括例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。在一些實施例中，外部端子192可通過蒸鍍、電鍍、印刷、焊料轉移、植球等方法先形成焊料層。一旦在結構上形成了焊料層，便可進行回焊以將材料塑形成期望的凸塊形狀。在另一實施例中，外部端子192包括通過濺鍍、印刷、電鍍、化學鍍、CVD等形成的金屬柱（例如銅柱）。金屬柱可為無焊料的且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似材料或其組合，且可藉由鍍覆製程形成。
在一些實施例中，封裝結構1包括第一層級T1、第二層級T2以及第三層級T3。第一層級T1包括RDL結構110（也稱為中介層）。第二層級T2配置在第一層級T1上。第二層級T2可包括底部晶粒140、橫向環繞底部晶粒140的包封體130以及貫穿包封體130的TIVs 125。第三層級T3配置在第二層級T2上，第二層級T2配置在第一層級T1與第三層級T3之間。第三層級T3可包括第一晶粒210與第二晶粒220。第二晶粒220配置在第一晶粒210之間。第三層級T3還包括橫向圍繞第一晶粒210與第二晶粒220的包封體162。第一晶粒210通過第一連接件150A電連接到底部晶粒140形成信號路徑，而第一晶粒210通過第二連接件150B與TIVs 125電連接到RDL結構110形成電源路徑，第一連接件150A比第二連接件150B更接近第二晶粒220。
雖然圖1至圖12描述了一種方法，但應當理解，圖1至圖12中所示的結構不限於該方法，而是可獨立於該方法而獨立存在。雖然圖1至圖12被描述為一系列動作，但應當理解，在其他實施例中可改變動作的順序。雖然圖1至圖12被示出及闡述為一組特定的動作，但在其他實施例中可省略示出及/或描述的一些動作。此外，未示出及/或描述的動作亦可包括在其他實施例中。
根據一實施例，一種封裝結構包括：第一層級，包括中介層；第二層級，配置在所述第一層級上，且包括底部晶粒；以及第三層級，配置在所述第二層級上，且包括多個第一晶粒與至少一第二晶粒，其中所述至少一第二晶粒配置在所述多個第一晶粒之間，其中所述多個第一晶粒通過多個第一連接件電性連接至所述底部晶粒以形成訊號路徑，所述多個第一晶粒通過多個第二連接件電性連接至所述中介層以形成電源路徑，且所述多個第一連接件比所述多個第二連接件更靠近所述至少一第二晶粒。
根據一實施例，一種封裝結構的形成方法包括：在載體上形成重分佈層結構；將底部晶粒接合在所述重分佈層結構上；形成第一包封體以橫向包封所述底部晶粒；在所述底部晶粒的背側上形成多個第一連接件，並在所述第一包封體上形成多個第二連接件；以及將多個第一晶粒與至少一第二晶粒通過所述多個第一連接件與所述多個第二連接件接合至所述底部晶粒上，其中所述多個第一晶粒通過所述多個第一連接件電性連接至所述底部晶粒以形成訊號路徑，所述多個第一晶粒通過所述多個第二連接件電性連接至所述重分佈層結構以形成電源路徑，且所述多個第一連接件比所述多個第二連接件更靠近所述至少一第二晶粒。
根據一實施例，一種封裝結構包括：底部晶粒；包封體，橫向包封所述底部晶粒；多個絕緣貫孔，貫穿所述包封體；以及多個高頻寬記憶體晶粒，配置在所述底部晶粒與所述包封體上，其中所述多個高頻寬記憶體晶粒通過多個第一連接件電性連接至所述底部晶粒以形成訊號路徑，所述多個高頻寬記憶體晶粒通過多個第二連接件電性連接至所述多個絕緣貫孔以形成電源路徑，且所述多個第一連接件的圖案密度大於所述多個第二連接件的圖案密度。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應知，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
1:封裝結構 10、20、30:上覆結構 102、202:載體 104、114、124:介電層 105:開口 106、116、126:金屬化圖案 110:RDL結構 125:絕緣貫孔（TIVs） 125t、130t、145t、162t:頂面 130、162:包封體 132、160、174:底部填充劑 135、154:焊料區 140:底部晶粒 140a、210a、220a:前側 140b、140bt、210b、210bt、220b、220bt:背面 140s:側壁 140t:厚度 142:基底 142a、190a:第一表面 142b、190b:第二表面 144:內連結構 145:基底貫孔（TSVs） 146:導電墊 148:聚合物層 150、172:導電連接件 150A:第一連接件 150B:第二連接件 150C:第三連接件 152、156:接合墊 164:散熱器 170:球下金屬（UBMs） 180:膠帶 182:框架 190:封裝基底 192:外部端子 210:第一晶粒 210s1:外側壁 210s2:內側壁 220:第二晶粒 C1、C2:區域 D1、D2:距離 T1:第一層級 T2:第二層級 T3:第三層級
結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖12是根據一些實施例的形成封裝結構的方法的剖視圖。 圖13是根據一些實施例的圖9的上視圖。 圖14是根據一些實施例的圖9的連接件分布的上視圖。
1:封裝結構
30:上覆結構
110:RDL結構
125:絕緣貫孔(TIVs)
130、162:包封體
140:底部晶粒
145:基底貫孔(TSVs)
150、172:導電連接件
150A:第一連接件
150B:第二連接件
150C:第三連接件
160、174:底部填充劑
162t:頂面
164:散熱器
170:球下金屬(UBMs)
190:封裝基底
190a:第一表面
190b:第二表面
192:外部端子
210:第一晶粒
210bt、220bt:背面
220:第二晶粒
T1:第一層級
T2:第二層級
T3:第三層級

Claims (20)

  1. 一種封裝結構，包括： 第一層級，包括中介層； 第二層級，配置在所述第一層級上，且包括底部晶粒；以及 第三層級，配置在所述第二層級上，且包括多個第一晶粒與至少一第二晶粒，其中所述至少一第二晶粒配置在所述多個第一晶粒之間， 其中所述多個第一晶粒通過多個第一連接件電性連接至所述底部晶粒以形成訊號路徑，所述多個第一晶粒通過多個第二連接件電性連接至所述中介層以形成電源路徑，且所述多個第一連接件比所述多個第二連接件更靠近所述至少一第二晶粒。
  2. 如請求項1所述的封裝結構，其中所述底部晶粒為系統晶片（SoC）晶粒。
  3. 如請求項1所述的封裝結構，其中所述多個第一晶粒包括高頻寬記憶體（HBM）晶粒，且所述至少一第二晶粒包括靜態隨機存取記憶體（SRAM）晶粒、系統晶片晶粒、虛擬晶粒、晶片級封裝體（CSP）或其組合。
  4. 如請求項1所述的封裝結構，其中所述底部晶粒與所述至少一第二晶粒完全重疊，且所述底部晶粒與所述多個第一晶粒部分重疊。
  5. 如請求項1所述的封裝結構，其中所述底部晶粒的側壁位於所述多個第一晶粒的外側壁與內側壁之間，且所述多個第一晶粒的所述外側壁比多個第一晶粒的所述內側壁更靠近所述底部晶粒的所述側壁。
  6. 如請求項1所述的封裝結構，其中所述中介層包括重分佈層（RDL）結構。
  7. 如請求項1所述的封裝結構，其中所述多個第一連接件的圖案密度大於所述多個第二連接件的圖案密度。
  8. 如請求項1所述的封裝結構，其中所述底部晶粒包括多個基底貫孔（TSVs）以與所述多個第一連接件電性連接。
  9. 如請求項1所述的封裝結構，其中所述第二層級更包括： 包封體，橫向包封所述底部晶粒；以及 多個絕緣貫孔（TIVs），內埋在所述包封體中以環繞所述底部晶粒，其中所述多個絕緣貫孔電性連接所述多個第二連接件與所述中介層。
  10. 一種封裝結構的形成方法，包括： 在載體上形成重分佈層結構； 將底部晶粒接合在所述重分佈層結構上； 形成第一包封體以橫向包封所述底部晶粒； 在所述底部晶粒的背側上形成多個第一連接件，並在所述第一包封體上形成多個第二連接件；以及 將多個第一晶粒與至少一第二晶粒通過所述多個第一連接件與所述多個第二連接件接合至所述底部晶粒上，其中所述多個第一晶粒通過所述多個第一連接件電性連接至所述底部晶粒以形成訊號路徑，所述多個第一晶粒通過所述多個第二連接件電性連接至所述重分佈層結構以形成電源路徑，且所述多個第一連接件比所述多個第二連接件更靠近所述至少一第二晶粒。
  11. 如請求項10所述的封裝結構的形成方法，更包括在所述第一包封體中形成多個絕緣貫孔以環繞所述底部晶粒，其中所述多個絕緣貫孔電性連接所述多個第二連接件與所述重分佈層結構。
  12. 如請求項10所述的封裝結構的形成方法，其中所述底部晶粒包括多個基底貫孔以與所述多個第一連接件電性連接。
  13. 如請求項10所述的封裝結構的形成方法，其中所述多個第一連接件的圖案密度大於所述多個第二連接件的圖案密度。
  14. 如請求項10所述的封裝結構的形成方法，更包括： 形成第二包封體以橫向包封所述多個第一晶粒與所述至少一第二晶粒，其中所述第二包封體暴露出所述多個第一晶粒的背側與所述至少一第二晶粒的背側；以及 將散熱片貼附在所述多個第一晶粒的所述背側與所述至少一第二晶粒的所述背側上。
  15. 如請求項10所述的封裝結構的形成方法，其中所述底部晶粒為系統晶片晶粒。
  16. 如請求項15所述的封裝結構的形成方法，其中所述多個第一晶粒包括高頻寬記憶體晶粒，且所述至少一第二晶粒包括靜態隨機存取記憶體晶粒、系統晶片晶粒、虛擬晶粒、晶片級封裝體或其組合。
  17. 一種封裝結構，包括： 底部晶粒； 包封體，橫向包封所述底部晶粒； 多個絕緣貫孔，貫穿所述包封體；以及 多個高頻寬記憶體晶粒，配置在所述底部晶粒與所述包封體上，其中所述多個高頻寬記憶體晶粒通過多個第一連接件電性連接至所述底部晶粒以形成訊號路徑，所述多個高頻寬記憶體晶粒通過多個第二連接件電性連接至所述多個絕緣貫孔以形成電源路徑，且所述多個第一連接件的圖案密度大於所述多個第二連接件的圖案密度。
  18. 如請求項17所述的封裝結構，更包括至少一頂部晶粒配置在所述底部晶粒上，且配置在所述多個高頻寬記憶體晶粒之間。
  19. 如請求項17所述的封裝結構，其中所述至少一頂部晶粒與所述多個高頻寬記憶體晶粒具有不同功能。
  20. 如請求項17所述的封裝結構，其中所述底部晶粒的側壁位於所述多個高頻寬記憶體晶粒的外側壁與內側壁之間，且所述多個高頻寬記憶體晶粒的所述外側壁比所述多個高頻寬記憶體晶粒的所述內側壁更靠近所述底部晶粒的所述側壁。
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