KR20090032893A - 반도체 소자 형성 방법 - Google Patents
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Abstract
본 발명은 전도성 물질인 텅스텐 실리사이드(WSix)를 사용하여 게이트 텅스텐의 산화를 방지하기 위한 측벽 베리어 메탈(side barrier metal)을 형성하기 때문에 전도성 부분의 CD를 게이트 폴리 실리콘의 CD만큼으로 유지하여 게이트 비저항을 줄일 수 있는 기술을 개시한다.
게이트 텅스텐, 텅스텐 실리사이드, 측벽 베리어 메탈, 게이트 비저항
Description
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 전도성 물질인 텅스텐 실리사이드(WSix)를 사용하여 게이트 텅스텐의 산화를 방지하기 위한 측벽 베리어 메탈(side barrier metal)을 형성하기 때문에 전도성 부분의 CD를 게이트 폴리 실리콘의 CD만큼으로 유지하여 게이트 비저항을 줄일 수 있는 반도체 소자 형성 방법에 관한 것이다.
일반적으로 트랜지스터의 게이트 전극 물질로 다결정 실리콘(poly silicon)을 사용하였다.
그러나 반도체 소자가 고집적화 및 저전압화됨에 따라 다결정 실리콘의 비저항이 상대적으로 크기 때문에 RC 시간 지연 및 IR 전압 강하 등의 문제점이 발생하였다.
이를 해결하기 위해 다결정 실리콘과 유사한 특성이 있지만 비저항은 다결정 실리콘보다 매우 작은 고융점 금속 실리사이드(refractory metal silicide)를 사용하게 되었다. 즉, 트랜지스터의 게이트 전극 물질로 다결정 실리콘과 고융점 금속 실리사이드의 복합층으로 구성된 폴리사이드(polycide)를 사용하게 되었다. 여기 서, 고융점 금속 실리사이드에는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄달륨(Ta) 등이 있다.
일반적인 다층 게이트 전극은 도핑된 다결정 실리콘과 텅스텐 실리사이드로 이루어진 폴리사이드 게이트 전극으로 구현된다.
여기서, 도핑된 다결정 실리콘은 저압 화학 기상 증착 방법(LPCVD)으로 형성하고, 텅스텐 실리사이드 층은 WF6를 소스 가스(source gas)로 사용하는 저압 화학 기상 증착 방법(LPCVD)으로 다결정 실리콘 상부에 형성한다.
한편, 최근에는 다결정 실리콘층 상부에 텅스텐(W)을 적층하는 기술이 사용되고 있다. 또한, 다결정 실리콘층과 텅스텐 사이의 계면 특성을 향상시키기 위해 WN, WSi 등의 금속으로 다결정 실리콘층과 텅스텐 사이에 베리어 메탈(barrier metal)을 형성한다.
게이트 전극의 비저항을 줄이기 위해 가능한 공정상의 방법은 게이트 텅스텐의 CD(critical dimension)를 충분히 확보하는 것이다. 그러나, 텅스텐은 쉽게 산화되는 물질로써 식각 공정 후 텅스텐 주위를 감싸(capping) 주어야 한다.
일반적으로 질화막(nitride)을 이용하여 텅스텐의 노출부분을 감싸(capping)서 산화를 막는다.
하지만, 반도체 소자가 더욱 집적화되면서 텅스텐을 감싸기(capping) 위한 질화막의 두께가 게이트 비저항에 영향을 줄 정도로 상대적으로 두꺼워져 비저항을 원하는 목표 값으로 만들기 어려운 문제점이 있다.
본 발명은 전도성 물질인 텅스텐 실리사이드(WSix)를 사용하여 게이트 텅스텐의 산화를 방지하기 위한 측벽 베리어 메탈(side barrier metal)을 형성하기 때문에 전도성 부분의 CD를 게이트 폴리 실리콘의 CD만큼으로 유지하여 게이트 비저항을 줄일 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
반도체 기판 상부에 게이트 폴리 실리콘, 베리어 메탈, 게이트 텅스텐 및 게이트 하드 마스크를 순차적으로 증착하는 단계;
게이트 마스크를 이용하여 상기 게이트 하드 마스크 및 상기 게이트 텅스텐을 식각하되, 상기 게이트 하드 마스크와 상기 게이트 텅스텐의 식각 선택비 차이를 이용하여 상기 게이트 텅스텐의 측벽을 오버 식각하는 단계;
전면 상부에 텅스텐 실리사이드를 증착하고, 상기 게이트 하드 마스크를 식각 마스크로 이용하여 상기 텅스텐 실리사이드를 식각하여 상기 게이트 텅스텐의 과식각된 측벽에 측벽 베리어 메탈을 형성하는 단계; 및
상기 게이트 마스크를 이용하여 상기 베리어 메탈 및 상기 게이트 폴리 실리콘을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자 형성 방법은
상기 게이트 폴리 실리콘 측벽에 열산화 공정을 통해 선택 산화막을 형성하 는 단계를 더 포함하고,
전면 상부에 제 1 질화막을 증착하여 게이트 스페이서를 형성하는 단계를 더 포함하고,
전면 상부에 제 2 질화막을 증착하여 셀 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 전도성 물질인 텅스텐 실리사이드(WSix)를 사용하여 게이트 텅스텐의 산화를 방지하기 위한 측벽 베리어 메탈(side barrier metal)을 형성하기 때문에 전도성 부분의 CD를 게이트 폴리 실리콘의 CD만큼으로 유지하여 게이트 비저항을 줄일 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 게이트 폴리 실리콘(12), 베리어 메탈(barrier metal)(14), 게이트 텅스텐(16) 및 게이트 하드 마스크 질화막(18)을 순차적으로 증착한다.
도 1b를 참조하면, 게이트 마스크를 이용하여 게이트 하드 마스크 질화막(18) 및 게이트 텅스텐(16)을 식각한다.
도 1c를 참조하면, 게이트 텅스텐(16)의 노출된 부분에 대해 과식각(over etch)하여 언더컷을 형성한다.
도 1d 및 도 1e를 참조하면, 전면 상부에 텅스텐 실리사이드(WSix)(20)를 증착하고, 게이트 하드 마스크 질화막(18)을 식각 마스크로 이용하여 텅스텐 실리사이드(20)를 식각하여 게이트 텅스텐(16)의 과식각된 영역에만 텅스텐 실리사이드(20)를 남겨 게이트 텅스텐(16)의 산화 방지를 위한 측벽 베리어 메탈(side barrier metal)로써 게이트 텅스텐(16)을 충분히 감싸(capping)도록 한다.
도 1f를 참조하면, 게이트 마스크를 이용하여 베리어 메탈(14) 및 게이트 폴리 실리콘(12)을 식각한다.
도 1g 및 도 1h를 참조하면, 게이트 폴리 실리콘(12)의 노출된 부분에 열산화 공정을 통해 선택 산화막(selective oxide)(22)을 형성하고, 전면 상부에 게이트 스페이서를 형성하기 위한 제 1 질화막(24) 및 셀 스페이서를 형성하기 위한 제 2 질화막(26)을 순차적으로 증착한다.
상기한 바와 같이 본 발명은 전도성 물질인 텅스텐 실리사이드(WSix)(20)를 사용하여 게이트 텅스텐(16)의 산화를 방지하기 위한 측벽 베리어 메탈(side barrier metal)을 형성하기 때문에 전도성 부분의 CD를 게이트 폴리 실리콘(12)의 CD만큼으로 유지하여 게이트 비저항을 줄일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
10: 반도체 기판 12: 게이트 폴리 실리콘
14: 베리어 메탈 16: 게이트 텅스텐
18: 게이트 하드 마스크 질화막 20: 텅스텐 실리사이드
22: 선택 산화막 24: 제 1 질화막
26: 제 2 질화막
Claims (4)
- 반도체 기판 상부에 게이트 폴리 실리콘, 베리어 메탈, 게이트 텅스텐 및 게이트 하드 마스크를 순차적으로 증착하는 단계;게이트 마스크를 이용하여 상기 게이트 하드 마스크 및 상기 게이트 텅스텐을 식각하되, 상기 게이트 하드 마스크와 상기 게이트 텅스텐의 식각 선택비 차이를 이용하여 상기 게이트 텅스텐의 측벽을 오버 식각하는 단계;전면 상부에 텅스텐 실리사이드를 증착하고, 상기 게이트 하드 마스크를 식각 마스크로 이용하여 상기 텅스텐 실리사이드를 식각하여 상기 게이트 텅스텐의 과식각된 측벽에 측벽 베리어 메탈을 형성하는 단계; 및상기 게이트 마스크를 이용하여 상기 베리어 메탈 및 상기 게이트 폴리 실리콘을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,상기 게이트 폴리 실리콘 측벽에 열산화 공정을 통해 선택 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 1 항에 있어서,전면 상부에 제 1 질화막을 증착하여 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 3 항에 있어서,전면 상부에 제 2 질화막을 증착하여 셀 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
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2007
- 2007-09-28 KR KR1020070098472A patent/KR20090032893A/ko not_active Application Discontinuation
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