CN113130636A - 半导体器件的制造方法及其半导体器件 - Google Patents
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Abstract
本申请提供一种半导体器件的制造方法及其半导体器件。该方法包括提供衬底；于衬底上形成第一导电材料层；对第一导电材料层进行等离子体处理，以形成第一导电层；于第一导电层上依次形成第二导电层、第一阻挡层、第三导电层和第四导电层；于第四导电层上形成介质层，同时，第一导电层与第二导电层交接处形成欧姆接触层；构成初始位线结构；对初始位线结构进行NH3/N2等离子体处理，以在第一导电层的侧壁形成第二阻挡层，在欧姆接触层的侧壁形成第三阻挡层，第二阻挡层和第三阻挡层用于防止欧姆接触层中的金属析出；形成位线侧壁保护层以覆盖位线结构的表面。本申请可以解决半导体器件的欧姆接触容易析出金属的问题，提高了半导体器件的导电性能。
Description
技术领域
本申请涉及半导体技术，尤其涉及一种半导体器件的制造方法及其半导体器件。
背景技术
欧姆接触工艺是制作半导体器件时经常使用到的一种制作工艺，其中，欧姆接触指的是半导体设备上具有线性并且对称的电流-电压特性曲线的区域。欧姆接触工艺的目的是降低半导体器件(例如集成电路)中金属与非金属之间的接触电阻，进而有效地提高半导体器件的导电性能。
在典型的欧姆接触工艺中，最常用的接触材料有TiSix(Ti为钛元素，Si为硅元素，x表示常数)、或CoSix(Co为钴元素)等，其中TiSix或CoSix是由Ti或Co在硅衬底上形成。但是传统的制备欧姆接触的制程工艺容易出现Ti或Co并没有完全转换为化合物，而是从金属和非金属之间析出的问题。如此，在半导体器件通电时，游离的Ti或Co就会导致半导体器件的金属层短路，使得半导体器件导电性能降低，进而影响半导体器件的良率。
因此，如何解决半导体器件在制备欧姆接触时容易发生金属析出并减小欧姆接触的电阻，进而保证半导体器件的性能和良率，依然是值得思考的。
发明内容
本申请提供一种半导体器件的制造方法及其半导体器件，用以解决半导体器件导电性能低、良率下降的问题。
一方面，本申请提供一种半导体器件的制造方法，包括：
提供衬底；
于所述衬底上形成第一导电材料层；
对所述第一导电材料层进行等离子体处理，以形成第一导电层，所述第一导电层上表面的表面积大于所述第一导电材料层上表面的表面积；
于所述第一导电层上依次形成第二导电层、第一阻挡层、第三导电层和第四导电层；
于所述第四导电层上形成介质层，同时，所述第一导电层与所述第二导电层交接处形成欧姆接触层；
去除部分所述介质层、部分所述第四导电层、部分所述第三导电层、部分所述第一阻挡层、部分所述第二导电层、部分所述欧姆接触层和部分所述第一导电层，剩余的所述第四导电层、所述第三导电层、所述第一阻挡层、所述第二导电层、所述欧姆接触层、所述第一导电层和所述介质层构成初始位线结构；
对所述初始位线结构进行NH3/N2等离子体处理，以在所述第一导电层的侧壁形成第二阻挡层，在所述欧姆接触层的侧壁形成第三阻挡层，所述第二阻挡层、所述第三阻挡层和所述初始位线结构构成位线结构，其中，所述第二阻挡层和所述第三阻挡层用于防止所述欧姆接触层中的金属析出；
形成位线侧壁保护层，所述位线侧壁保护层覆盖所述位线结构的表面。
其中一个实施例中，所述对所述初始位线结构进行NH3/N2等离子体处理，以形成位线结构包括：
对所述初始位线结构进行NH3/N2等离子体处理，以在所述第一导电层的侧壁形成第二阻挡层，在所述欧姆接触层的侧壁形成第三阻挡层，在所述第二导电层的侧壁形成第四阻挡层，在所述第三导电层的侧壁形成第五阻挡层，在第四导电层的侧壁形成第六阻挡层；
其中，所述第二阻挡层、所述第三阻挡层、所述第四阻挡层、所述第五阻挡层、所述第六阻挡层和所述初始位线结构构成所述位线结构。
其中一个实施例中，所述对所述第一导电材料层进行等离子体处理，以形成第一导电层包括：
用氩等离子体对所述第一导电材料层的上表面进行处理，以使所述第一导电材料层的上表面形成凹凸不平的形状，以形成所述第一导电层。
其中一个实施例中，所述于所述第四导电上形成介质层包括：
在600℃～650℃条件下，采用化学气相沉积工艺于所述第四导电层上形成介质层。
其中一个实施例中，所述形成位线侧壁保护层包括：
在600℃～650℃条件下，采用原子层沉积工艺形成所述位线侧壁保护层。
其中一个实施例中，形成所述第一导电材料层的材料为掺杂有磷离子的多晶硅。
其中一个实施例中，形成所述第二导电层的材料为钴或钛，形成所述介质层的材料为氮化硅。
其中一个实施例中，形成所述欧姆接触层的材料为硅化钴或硅化钛。
另一方面，本申请提供一种半导体器件，包括
衬底；
第一导电层，设置在所述衬底上，所述第一导电层的上表面为凹凸不平的形状；
第二导电层，设置在所述第一导电层上，所述第一导电层与所述第二导电层交接处形成有欧姆接触层；
第一阻挡层，设置在所述第二导电层上；
第三导电层，设置在所述第一阻挡层上；
第四导电层，设置在所述第三导电层上；
介质层，设置在所述第四导电层上；
第二阻挡层，设置在所述第一导电层的侧壁；
第三阻挡层，设置在所述欧姆接触层的侧壁；其中，所述第一导电层、所述第二导电层、所述第一阻挡层、所述第三导电层、所述第四导电层、所述第二阻挡层、所述第三阻挡层和所述介质层构成位线结构，所述第二阻挡层和所述第三阻挡层用于防止所述欧姆接触层中的金属析出；
位线侧壁保护层，所述位线侧壁保护层覆盖所述位线结构的表面。
其中一个实施例中，所述位线结构还包括：
第四阻挡层，形成于所述第二导电层的侧壁；
第五阻挡层，形成于所述第三导电层的侧壁；
第六阻挡层，形成于所述第四导电层的侧壁。
其中一个实施例中，所述介质层是在600℃～650℃条件下，采用化学气相沉积工艺于所述第四导电层上形成的介质层。
其中一个实施例中，所述位线侧壁保护层是在600℃～650℃条件下，采用原子层沉积工艺形成的位线侧壁保护层。
其中一个实施例中，所述第一导电层是用氩等离子体对第一导电材料层的上表面进行处理得到的，所述第一导电材料层设置在所述衬底上，所述第一导电材料层的材料为掺杂有磷离子的多晶硅。
其中一个实施例中，所述第二导电材料为钴或钛，所述介质层的材料为氮化硅。
其中一个实施例中，所述欧姆接触层的材料为硅化钴或硅化钛。
本申请提供的半导体器件的制造方法为提供衬底，在衬底上依次形成第一导电层、第二导电层、第一阻挡层、第三导电层、第四导电层和介质层，在形成介质层的同时，第一导电层和第二导电层的交接处形成有欧姆接触层。其中，第一导电层的上表面为凹凸不平的形状，如此设置，可以增大第一导电层和第二导电层的接触面积，进而减小最终形成的欧姆接触层的电阻。再去除部分所述第一导电层、部分所述欧姆接触层、部分所述第二导电层、部分所述第一阻挡层、部分所述第三导电层、部分所述第四导电层和部分所述介质层后形成初始位线结构。对所述初始位线结构进行NH3/N2等离子处理后，得到的位线结构具有第二阻挡层和第三阻挡层。其中，所述第二阻挡层形成于所述第一导电层的侧壁，所述第三阻挡层形成于所述欧姆接触层的侧壁。当所述欧姆接触层中存在未转换成化合物的金属时，所述第二阻挡层和所述第三阻挡层可以有效阻止未反应完全(未转换成化合物)的金属析出，从而解决传统欧姆接触工艺容易造成半导体器件性能降低、良率下降的问题。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1为本申请实施例一提供的半导体器件的制造方法的流程示意图。
图2为本申请实施例一中提供的半导体器件的部分示意图。
图3为本申请实施例一中提供的半导体器件的部分示意图。
图4为本申请实施例一中提供的半导体器件的部分示意图。
图5为本申请实施例一中提供的半导体器件的部分示意图。
图6为本申请实施例一中提供的初始位线结构的示意图。
图7为本申请实施例一中提供的位线结构的示意图。
图8为本申请实施例一和实施例二中提供的半导体器件的示意图。
附图标记说明
半导体器件 10
位线结构 100
初始位线结构 110
衬底 111
第一导电材料层 112
第一导电层 113
欧姆接触层 114
第二导电层 115
第一阻挡层 116
第三导电层 117
第四导电层 118
介质层 119
第二阻挡层 120
第三阻挡层 130
第四阻挡层 140
第五阻挡层 150
第六阻挡层 160
位线侧壁保护层 200
通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
在半导体的制造中，欧姆接触工艺是常用的一种制造工艺，欧姆接触工艺的目的是降低半导体器件(例如集成电路)中金属与非金属之间的接触电阻，进而有效地提高半导体器件的导电性能。在典型的欧姆接触工艺中，最常用的接触材料有TiSix(Ti为钛元素，Si为硅元素，x表示常数)、或CoSix(Co为钴元素)等，其中TiSix或CoSix是由Ti或Co在硅衬底上形成。
但是传统的制备欧姆接触的制程工艺容易出现Ti或Co并没有完全转换为化合物，而是从金属和非金属之间析出的问题。如此，在半导体器件通电时，游离的Ti或Co就会导致半导体器件的金属层短路，使得半导体器件导电性能降低。随着大规模集成电路特征尺寸的不断缩减及其对器件性能要求的不断提高，传统的欧姆接触的制程工艺存在的金属析出问题已经严重影响到了半导体器件的良率。
基于此，本申请提供一种半导体器件的制造方法及其半导体器件，该半导体器件的制造方法为先提供衬底，再从衬底开始叠加形成第一导电层、欧姆接触层、第二导电层、第一阻挡层、第三导电层、第四导电层和介质层，再去除部分该第一导电层、部分该欧姆接触层、部分该第二导电层、部分该第一阻挡层、部分该第三导电层、部分该第四导电层和部分该介质层后形成初始位线结构。对该初始位线结构进行NH3/N2等离子处理后，得到的位线结构具有第二阻挡层和第三阻挡层。其中，该第二阻挡层形成于该第一导电层的侧壁，该第三阻挡层形成于该欧姆接触层的侧壁。当该欧姆接触层中存在未转换成化合物的金属时，该第二阻挡层和该第三阻挡层可以有效阻止未反应完全(未转换成化合物)的金属析出，从而解决传统欧姆接触工艺容易造成半导体器件性能降低、良率下降的问题。
本申请提供的半导体器件的制造方法应用于半导体制造设备，该半导体制造设备可以是集成的一个设备，可以执行如下提供的半导体器件的制造方法。该半导体制造设备也可以是分离的多个设备，该多个设备分别执行如下提供的半导体器件的制造方法中的一个或多个步骤。
请参见图1，本申请实施例一提供一种半导体器件的制造方法，包括：
S101，提供衬底。
可选的，该衬底111为硅衬底。该衬底111的材料也可以根据实际需要选择，本申请不做限定。
S102，于该衬底上形成第一导电材料层。
图2所示为该衬底上形成该第一导电材料层112后的示意图，如图2所示，该第一导电材料层112可以是掺杂有磷离子的多晶硅。该磷离子也可以替换为其他非金属离子，例如硼离子。该第一导电材料层112可以选择离子注入的方法形成，例如在该衬底111上注入磷离子形成掺杂有磷离子的第一导电材料层112。
S103，对该第一导电材料层进行等离子体处理，以形成第一导电层，该第一导电层上表面的表面积大于该第一导电材料层上表面的表面积。
等离子体又称电浆，是在固态、液态和气态以外的第四大物质状态。气体在高温或强电磁场下会变成等离子体，此时气体中的原子会拥有比正常更多或更少的电子，从而形成阴离子或阳离子，即带负电荷或带正电荷的粒子。
由于等离子体含有许多载流子，因此等离子体能够导电，对该第一导电材料层112进行等离子体处理，即用等离子体对该第一导电材料层112进行处理，以形成该第一导电层113。
可选的，如图3所示，可以用氩等离子体(Ar)对该第一导电材料层112的上表面进行处理，以使该第一导电材料层112的上表面形成凹凸不平的形状。该凹凸不平的形状如图3所示的波纹形状，该凹凸不平的形状可以增大该第一导电层113与该第二导电层115的接触面积，进而减小最终形成的该欧姆接触层114的电阻。
除了减少该欧姆接触层114的电阻外，利用氩等离子体对该第一导电材料层112的上表面进行处理可以有效去除该第一导电材料层112的上表面的氧化物，减少了该第一导电层113与第二导电层115之间的断路现象，提高了该半导体器件的导电性能。
该氩等离子的参数可以根据实际需要选择，本申请不做限定。可选的，在利用氩等离子体对该第一导电材料层112的上表面进行处理时，处理时间可以在5秒至20秒，氩等离子体处理的能量可以在300瓦至1000瓦，氩等离子处理的温度可以为室温。氩等离子体处理的气体流量可以在20毫升每分(sccm)至200毫升每分(sccm)。
S104，于该第一导电层上依次形成第二导电层、第一阻挡层、第三导电层和第四导电层。
当该第一导电层113的材料为掺杂有磷离子的多晶硅时，可选的，该第二导电层115的材料可以为钴(Co)或钛(Ti)。
当该第二导电层115的材料为Co时，该第一阻挡层116可以为含Co的氮化物，例如氮化钴(CoN)。
当该第二导电层115的材料为Ti时，该第一阻挡层116可以为含Ti的氮化物，例如氮化钛(TiN)。
可选的，该第三导电层117的材料可以为含钨的硅化物，例如硅化钨(WSi)，该第四导电层118的材料可以为金属钨。
图4所示为依次形成第二导电层、第一阻挡层、第三导电层和第四导电层后的示意图。
S105，于该第四导电层上形成介质层，同时，该第一导电层与该第二导电层交接处形成欧姆接触层。
如图5所示，该介质层119也可以理解为绝缘层，该介质层119形成于该第四导电层118上，该介质层119用于将该第四导电层118与外界绝缘。可选的，该介质层119的材料可以为氮化硅。
可选的，可以在600℃～650℃条件下，采用化学气相沉积工艺于该第四导电层118上形成介质层119。该介质层119的厚度为80nm～120nm，采用化学气相沉积工艺可以减小形成介质层119的时间，减小生产成本。
由于介质层119的生成温度较高，为600℃～650℃，所以，当在该第四导电层118上形成该介质层119的同时，该第一导电层113与该第二导电层115交接处发生反应，形成了欧姆接触层114。该欧姆接触层114指的是具有线性并且对称的电流-电压特性曲线的区域，该欧姆接触层114可以降低该第一导电层113和该第二导电层115之间的接触电阻，进而有效提高该半导体器件的导电性能。
如图5所示，当该第二导电层115的材料为Ti时，该欧姆接触层114是由Ti和该第一导电层113中的硅反应形成的接触层，该欧姆接触层114包括硅化钛(TiSi2)。当该第二导电层115的材料为Co时，该欧姆接触层114是由Co和该第一导电层113中的硅反应形成的接触层，该欧姆接触层114包括硅化钴(CoSi2)。
该欧姆接触层114在形成时可能会有一部分的金属(Ti或Co)未反应，未反应的金属如果不加以隔绝，则在后续半导体器件制备中容易析出，进而导致半导体器件的短路。
S106，去除部分该介质层、部分该第四导电层、部分该第三导电层、部分该第一阻挡层、部分该第二导电层、部分该欧姆接触层和部分该第一导电层，剩余的该第四导电层、该第三导电层、该第一阻挡层、该第二导电层、该欧姆接触层和部分第一导电层构成初始位线结构。
如图6所示为该初始位线结构110，相比于图5所示的结构，该初始位线结构110去除了部分该介质层119、部分该第四导电层118、部分该第三导电层117、部分该第一阻挡层116、部分该第二导电层115、部分该欧姆接触层114和部分该第一导电层113。该初始位线结构110是在该衬底111上具有多个构成都相同的结构，此时多个结构中的欧姆接触层114都可能会析出金属，因此，需要对该多个结构中的欧姆接触层114进行处理。
S107，对该初始位线结构进行NH3/N2等离子体处理，以在该第一导电层的侧壁形成第二阻挡层120，在该欧姆接触层的侧壁形成第三阻挡层130，该第二阻挡层120、该第三阻挡层130和该初始位线结构构成位线结构，其中，该第二阻挡层120和该第三阻挡层130用于防止该欧姆接触层114中的金属析出。
如图7所示为具有该第二阻挡层120和该第三阻挡层130的位线结构100的示意图。
当该第一导电层113的材料为掺杂有磷离子的多晶硅，该第二导电层115的材料为Ti时，该欧姆接触层114的材料为TiSi2，此时该欧姆接触层114中可能含有未反应的Ti。对该初始位线结构110进行NH3/N2等离子体处理后，在该第一导电层113的侧壁可以形成氮化硅作为该第二阻挡层120，在该欧姆接触层114的侧壁形成TiN作为该第三阻挡层130。该第二阻挡层120和该第三阻挡层130均可以阻挡该欧姆接触层114中未反应的Ti析出。
当该第一导电层113的材料为掺杂有磷离子的多晶硅，该第二导电层115的材料为Co时，该欧姆接触层114的材料为CoSi2，此时该欧姆接触层114中可能含有未反应的Co。对该初始位线结构110进行NH3/N2等离子体处理后，在该第一导电层113的侧壁可以形成氮化硅作为该第二阻挡层120，在该欧姆接触层114的侧壁形成CoN作为该第三阻挡层130。该第二阻挡层120和该第三阻挡层130均可以阻挡该欧姆接触层114中未反应的Co析出。
可选的，NH3/N2等离子体也可以替换为其他可以进行氮化处理的等离子体，具体可以根据实际需要选择，本申请不做限定。
可选的，在利用NH3/N2等离子体进行处理时，NH3等离子体的气体流量可以在300毫升每分(sccm)至2000毫升每分(sccm)。
S108，形成位线侧壁保护层，该位线侧壁保护层覆盖该位线结构的表面。
图8所示为该位线侧壁保护层覆盖该位线结构的表面的示意图(该第二阻挡层和该第三阻挡层在该位线侧壁保护层的内侧，该位线侧壁保护层在最外侧)，如图8所示，该位线侧壁保护层200覆盖该位线结构100的表面。
该位线侧壁保护层200的材料可以为氮化硅(Si3N4)。
可选的，可以在600℃～650℃条件下，采用原子层沉积工艺形成该位线侧壁保护层200。该位线侧壁保护层200的厚度为10nm～20nm,利用原子层沉积工艺形成该位线侧壁保护层20，可以很好的控制位线侧壁保护层200在各个位置的厚度，保证半导体器件的性能。当然，也可以根据实际需要选择其他的方式形成该位线侧壁保护层200，本申请不做限制。
该位线侧壁保护层200的作用和该第二阻挡层120、第三阻挡层130相似，该位线侧壁保护层200可以有效防止该欧姆接触层114中析出的金属游离出该位线结构100，从而保护该位线结构100在使用时不会被短路，有效得提高了该半导体器件的导电性能和良率。
本实施例提供的该半导体器件的制造方法提供了第二阻挡层120、第三阻挡层130和位线侧壁保护层200，该第二阻挡层120形成于该初始位线结构100的第一导电层113的侧壁，该第三阻挡层130形成于该初始位线结构100欧姆接触层114的侧壁，该位线侧壁保护层200覆盖该位线结构100的表面。当该欧姆接触层114中有金属析出时，该第二阻挡层120、该第三阻挡层130和该位线侧壁保护层200都可以阻挡该欧姆接触层114中的金属被析出。因此，本实施例提供的该半导体器件的制造方法可以有效提高该半导体器件的良率。
除此之外，本实施例提供的该半导体器件的制造方法在形成该介质层110的同时，该第一导电层113和该第二导电层115的交接处形成有该欧姆接触层114。其中，该第一导电层113的上表面为凹凸不平的形状，如此设置，可以增大该第一导电层113和该第二导电层115的接触面积，进而减小最终形成的该欧姆接触层114的电阻。
可选的，实施例一中步骤S107包括：
对该初始位线结构110进行NH3/N2等离子体处理，以在该第一导电层113的侧壁形成第二阻挡层120，在该欧姆接触层114的侧壁形成第三阻挡层130，在该第二导电层115的侧壁形成第四阻挡层140，在该第三导电层117的侧壁形成第五阻挡层150，在第四导电层118的侧壁形成第六阻挡层160。此时，该第二阻挡层120、该第三阻挡层130、该第四阻挡层140、该第五阻挡层150、该第六阻挡层160和该初始位线结构110构成该位线结构100。
如实施例一中关于步骤S207的相关描述，该第二阻挡层120的材料可以为氮化硅，该第三阻挡层130的材料可以为TiN或CoN。
该第四阻挡层140和该第一阻挡层116的材料相同。当该第二导电层115为Ti时，该第四阻挡层140的材料为TiN。当该第二导电层115为Co时，该第四阻挡层140的材料为CoN。
该第五阻挡层150形成于该第三导电层117的侧壁，该第三导电层117为硅化钨时，该第五阻挡层150包含掺杂有氮离子的硅化钨。该第四导电层118为金属钨时，该第六阻挡层160为氮化钨。该第五阻挡层150和该第六阻挡层160可以有效防止金属钨被析出，从而提高该半导体器件的导电性能。
可选的，NH3/N2等离子体也可以替换为其他可以进行氮化处理的等离子体，具体可以根据实际需要选择，本申请不做限定。
请参见图8，本申请实施例二提供一种半导体器件10，该半导体器件10包括衬底111、位线结构100和位线侧壁保护层200，该位线侧壁保护层200覆盖该位线结构的表面。可选的，该位线侧壁保护层200是在600℃～650℃条件下，采用原子层沉积工艺形成的保护层。该位线侧壁保护层200的材料可以为氮化硅(Si3N4)。相比于其他工艺，采用原子层沉积工艺可以很好的控制位线侧壁保护层200在各个位置的厚度，保证半导体器件的性能。
该半导体器件10包括衬底111、第一导电层113、欧姆接触层114、第二导电层115、第一阻挡层116、第三导电层117、第四导电层118和介质层119，还包括第二阻挡层120和第三阻挡层130。其中，该第一导电层113、该第二导电层115、该第一阻挡层120、该第三导电层117、该第四导电层118、该第二阻挡层120、该第三阻挡层130和该介质层119构成该位线结构100。除此之外，该第一导电层113与该第二导电层115交接处形成有欧姆接触层114。
具体的，该介质层119设置在该第四导电层118上，该第四导电层118设置在该第三导电层117上。该第三导电层117设置在该第一阻挡层116上，该第一阻挡层116设置在该第二导电层115上。该第二导电层115设置在该第一导电层113上，且该第二导电层115和该第一导电层113的交接处形成有该欧姆接触层114。
该第二阻挡层120设置在该第一导电层113的侧壁，该第三阻挡层130设置在该欧姆接触层114的侧壁，该第二阻挡层120和该第三阻挡层130用于防止该欧姆接触层114中的金属析出。如实施例一中的相关描述，该第二阻挡层120可以是氮化硅，该第三阻挡层130可以是氮化钛或氮化钴。当该欧姆接触层114中有未反应的金属时，该第二阻挡层120和该第三阻挡层130可以有效阻挡该欧姆接触层114中未反应完全的金属析出。
该第一导电层113设置在该衬底111上，该第一导电层113的上表面为凹凸不平的形状。该凹凸不平的形状有利于增加该第一导电层113和该第二导电层115之间的接触面积，有利于减小该欧姆接触层114的电阻。在该半导体器件10的制作过程中，该第一导电层113是第一导电材料层112被等离子体处理后得到的，该第一导电材料层112设置在该衬底111上。该衬底111例如硅衬底，该第一导电材料层112例如掺杂有磷离子的多晶硅。在形成该第一导电层113时，可以用氩等离子体对该第一导电材料层112的上表面进行处理，使得该第一导电材料112的上表面形成凹凸不平的形状，以形成该第一导电层113。
当该第一导电层113的材料为掺杂有磷离子的多晶硅时，可选的，该第二导电层115的材料可以为钴(Co)或钛(Ti)。当该第二导电层115的材料为Co时，该第一阻挡层116可以为含Co的氮化物，例如氮化钴(CoN)，该欧姆接触层114的材料为硅化钴(CoSi2)。当该第二导电层115的材料为Ti时，该第一阻挡层116可以为含Ti的氮化物，例如氮化钛(TiN)，该欧姆接触层114的材料为TiSi2。
可选的，该第三导电层117的材料可以为含钨的硅化物，例如硅化钨(WSi)，该第四导电层118的材料可以为金属钨。
该介质层119可以为氮化硅(Si3N4)，该介质层119和该欧姆接触层114同时形成。可选的，该介质层119可以是在600℃～650℃条件下，采用化学气相沉积工艺于该第四导电层118上形成的氮化硅层。
进一步的，如图8所示，该位线结构100还包括第四阻挡层140、第五阻挡层150和第六阻挡层160。该第四阻挡层140形成于该第二导电层115的侧壁，该第二导电层115可以是钛或钴，则该第四阻挡层140可以是氮化钛或氮化钴。该第五阻挡层150形成于该第三导电层117的侧壁，该第三导电层117为钨时，该第五阻挡层150为氮化钨。该第六阻挡层160形成于该第四导电层118的侧壁，当该第四导电层118为硅化钨时，该第六阻挡层160包括掺杂有氮离子的硅化钨。
本实施例提供的该半导体器件10提供了该第二阻挡层120、该第三阻挡层130和该位线侧壁保护层200，该第二阻挡层120形成于该初始位线结构110的第一导电层113的表面，该第三阻挡层130形成于该初始位线结构110的欧姆接触层114的表面，该位线侧壁保护层200覆盖该位线结构100的表面。当该欧姆接触层114中有金属析出时，该第二阻挡层120、该第三阻挡层130和该位线侧壁保护层200都可以阻挡该欧姆接触层114中的金属被析出。除此之外，该第四阻挡层140、该第五阻挡层150和该第六阻挡层160可以有效防止金属钨析出。因此，本实施例提供的该半导体器件的制造方法可以有效改善、提高该半导体器件的导电性，提高该半导体器件的良率。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
以上仅为本申请的优选实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (15)
1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底；
于所述衬底上形成第一导电材料层；
对所述第一导电材料层进行等离子体处理，以形成第一导电层，所述第一导电层上表面的表面积大于所述第一导电材料层上表面的表面积；
于所述第一导电层上依次形成第二导电层、第一阻挡层、第三导电层和第四导电层；
于所述第四导电层上形成介质层，同时，所述第一导电层与所述第二导电层交接处形成欧姆接触层；
去除部分所述介质层、部分所述第四导电层、部分所述第三导电层、部分所述第一阻挡层、部分所述第二导电层、部分所述欧姆接触层和部分所述第一导电层，剩余的所述第四导电层、所述第三导电层、所述第一阻挡层、所述第二导电层、所述欧姆接触层、所述第一导电层和所述介质层构成初始位线结构；
对所述初始位线结构进行NH3/N2等离子体处理，以在所述第一导电层的侧壁形成第二阻挡层，在所述欧姆接触层的侧壁形成第三阻挡层，所述第二阻挡层、所述第三阻挡层和所述初始位线结构构成位线结构，其中，所述第二阻挡层和所述第三阻挡层用于防止所述欧姆接触层中的金属析出；
形成位线侧壁保护层，所述位线侧壁保护层覆盖所述位线结构的表面。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述对所述初始位线结构进行NH3/N2等离子体处理，以形成位线结构包括：
对所述初始位线结构进行NH3/N2等离子体处理，以在所述第一导电层的侧壁形成第二阻挡层，在所述欧姆接触层的侧壁形成第三阻挡层，在所述第二导电层的侧壁形成第四阻挡层，在所述第三导电层的侧壁形成第五阻挡层，在第四导电层的侧壁形成第六阻挡层；
其中，所述第二阻挡层、所述第三阻挡层、所述第四阻挡层、所述第五阻挡层、所述第六阻挡层和所述初始位线结构构成所述位线结构。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述对所述第一导电材料层进行等离子体处理，以形成第一导电层包括：
用氩等离子体对所述第一导电材料层的上表面进行处理，以使所述第一导电材料层的上表面形成凹凸不平的形状，以形成所述第一导电层。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述于所述第四导电上形成介质层包括：
在600℃～650℃条件下，采用化学气相沉积工艺于所述第四导电层上形成介质层。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述形成位线侧壁保护层包括：
在600℃～650℃条件下，采用原子层沉积工艺形成所述位线侧壁保护层。
6.根据权利要求1-5任一项所述的半导体器件的制造方法，其特征在于，形成所述第一导电材料层的材料为掺杂有磷离子的多晶硅。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，形成所述第二导电层的材料为钴或钛，形成所述介质层的材料为氮化硅。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，形成所述欧姆接触层的材料为硅化钴或硅化钛。
9.一种半导体器件，其特征在于，包括：
衬底；
第一导电层，设置在所述衬底上，所述第一导电层的上表面为凹凸不平的形状；
第二导电层，设置在所述第一导电层上，所述第一导电层与所述第二导电层交接处形成有欧姆接触层；
第一阻挡层，设置在所述第二导电层上；
第三导电层，设置在所述第一阻挡层上；
第四导电层，设置在所述第三导电层上；
介质层，设置在所述第四导电层上；
第二阻挡层，设置在所述第一导电层的侧壁；
第三阻挡层，设置在所述欧姆接触层的侧壁；其中，所述第一导电层、所述第二导电层、所述第一阻挡层、所述第三导电层、所述第四导电层、所述第二阻挡层、所述第三阻挡层和所述介质层构成位线结构，所述第二阻挡层和所述第三阻挡层用于防止所述欧姆接触层中的金属析出；
位线侧壁保护层，所述位线侧壁保护层覆盖所述位线结构的表面。
10.根据权利要求9所述的半导体器件，其特征在于，所述位线结构还包括：
第四阻挡层，形成于所述第二导电层的侧壁；
第五阻挡层，形成于所述第三导电层的侧壁；
第六阻挡层，形成于所述第四导电层的侧壁。
11.根据权利要求9所述的半导体器件，其特征在于，所述介质层是在600℃～650℃条件下，采用化学气相沉积工艺于所述第四导电层上形成的介质层。
12.根据权利要求9所述的半导体器件，其特征在于，所述位线侧壁保护层是在600℃～650℃条件下，采用原子层沉积工艺形成的位线侧壁保护层。
13.根据权利要求9-12任一项所述的半导体器件，其特征在于，所述第一导电层的材料为掺杂有磷离子的多晶硅。
14.根据权利要求13所述的半导体器件，其特征在于，所述第二导电材料为钴或钛，所述介质层的材料为氮化硅。
15.根据权利要求14所述的半导体器件，其特征在于，所述欧姆接触层的材料为硅化钴或硅化钛。
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