KR20150010645A - 저항성 랜덤 억세스 메모리 소자를 제조하는 방법 - Google Patents

저항성 랜덤 억세스 메모리 소자를 제조하는 방법 Download PDF

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Abstract

개시된 기술은 일반적으로 반도체 소자들에 관한 것이며, 보다 상세하게는 저항성 랜덤 억세스 메모리 소자들 및 그것을 만드는 방법들에 관한 것이다. 하나의 태양에서, 랜덤 억세스 메모리 소자의 저항성 랜덤 억세스 메모리 셀을 형성하는 방법은 제1 전극을 형성하는 단계 및 원자층 퇴적에 의해 닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질을 형성하는 단계를 포함한다. 상기 방법은 부가적으로 원자층 퇴적(ALD)에 의해 상기 닉토겐 원소를 포함하는 금속층을 형성하는 단계를 포함한다. 상기 저항성 스위칭 물질은 상기 제1 전극과 상기 금속층 사이에 삽입된다.

Description

저항성 랜덤 억세스 메모리 소자를 제조하는 방법{Method of making a Resistive Random Access Memory device}
본 발명은 반도체 공정 분야에 관한 것으로서, 보다 상세하게는 저항성 랜덤 억세스 메모리 및 이런 메모리를 제조하는 방법들에 관한 것이다.
< 관련 출원들에 대한 상호 참조 >
본 출원은 2013년 7월 19일자로 출원된 미국 예비 특허출원 제61/856,605호 및 2014년 4월 4일 출원된 미국 예비 특허출원 제61/975,591호에 대한 U.S.C. §119(e) 하의 우선권을 주장하며, 그 내용들은 전체로서 본 명세서에 참조로서 통합된다.
비휘발성 메모리 소자들은 몇 가지 예를 들면 모바일 폰들, 스마트폰들, 디지털 카메라들, 디지털 뮤직 플레이어들, 테블릿 컴퓨터들 및 랩탑 컴퓨터들과 같은 여러 가지 전자 소자들에서 사용된다. 비휘발성 메모리 소자들이 보다 높은 소자 밀도에 대한 증가되는 요구를 충족하도록 크기가 계속하여 축소됨에 따라서, 메모리 소자들의 3차원적 어레이들 뿐만 아니라 저항 변화에 기초하여 정보를 저장하는 뉴 메모리 소자들에 대하여 부응하여 증가하는 요구들이 있다.
본 발명이 해결하고자 하는 과제는 종래 기술을 감안하여 증가하는 요구에 부응하는 저항성 랜덤 억세스 메모리 소자 및 이런 메모리 소자를 제조하는 방법들을 제공하는 데 있다.
하나의 태양으로서, 저항성 랜덤 억세스 메모리 소자를 형성하는 방법은 저항성 랜덤 억세스 메모리 셀을 형성하는 단계를 포함한다. 저항성 랜덤 억세스 메모리 셀을 형성하는 단계는 제1 전극을 제공하는 단계 및 원자층 퇴적에 의해 닉토겐 원소(pnictogen element)의 산화물을 포함하는 저항성 스위칭 물질을 형성하는 단계를 포함한다. 상기 방법은 부가적으로 원자층 퇴적(ALD)에 의해 닉토겐 원소를 포함하는 금속층을 형성하는 단계를 포함한다. 상기 저항성 스위칭 물질은 상기 제1 전극과 상기 금속층 사이에 삽입된다.
다른 태양으로서, 저항성 랜덤 억세스 메모리 셀을 형성하는 방법은 제1 전극을 형성하는 단계, 상기 제1 전극 위로 제1 금속 산화물을 포함하는 베리어층을 형성하는 단계; 및 원자층 퇴적에 의해 상기 베리어층 위로 저항성 스위칭 물질을 형성하는 단계를 포함한다. 상기 방법은 부가적으로 원자층 퇴적에 의해 상기 저항성 스위칭 물질 위로 금속층을 형성하는 단계를 포함한다. 상기 베리어층 및 상기 저항성 스위칭 물질은 상기 제1 전극과 상기 금속층 사이에 삽입된다.
다른 태양으로서, 저항성 랜덤 억세스 메모리 소자는 메모리 셀을 포함한다. 상기 메모리 셀은 TiN을 포함하는 제1 전극, 닉토겐 원소를 포함하는 금속층 및 닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질을 포함하며, 상기 저항성 스위칭 물질이 상기 제1 전극과 상기 금속층 사이에 삽입된다.
다른 태양으로서, 랜덤 억세스 메모리 셀을 형성하는 방법은 제1 전극을 제공하는 단계 및 복수의 교대하는 닉토겐 원소층들 및 닉토겐 산화물층을 포함하는 나노적층물층을 포함하는 저항성 스위칭 물질을 형성하는 단계를 포함한다. 상기 방법은 부가적으로 제2 전극을 제공하는 단계를 포함하며, 상기 저항성 스위칭 물질은 상기 제1 전극과 상기 제2 전극 사이에 삽입된다.
다른 태양으로서, 저항성 랜덤 억세스 메모리 셀을 제조하는 방법은 기판 및 상기 기판 상의 제1 전극을 제공하는 단계 및 원자층 퇴적을 통하여 상기 제1 전극 위로 저항성 스위칭 물질을 형성하는 단계를 포함하며, 상기 저항성 스위칭 물질은 산화물을 포함한다. 상기 방법은 부가적으로 원자층 퇴적을 통하여 상기 저항성 스위칭 물질 상에 금속층을 퇴적하는 단계를 포함하며, 상기 금속층은 금속 및 As, Bi, Sb 및 P로 구성되는 그룹으로부터 선택된 닉토겐을 포함한다.
다른 태양으로서, 저항성 랜덤 억세스 메모리 셀을 제조하는 방법은 기판을 제공하는 단계, 상기 기판 상에 제1 전극을 제공하는 단계, 및 원자층 퇴적을 통하여 상기 제1 전극 위로 저항성 스위칭 물질을 형성하는 단계를 포함하며, 상기 저항성 스위칭 물질은 비-닉토겐 산화물을 포함한다. 상기 방법은 금속 및 As, Bi, Sb 및 P로 구성되는 그룹으로부터 선택된 닉토겐을 포함하는 금속 물질을 갖는 상기 산화물을 도핑하는 단계를 더 포함한다.
다른 태양으로서, 저항성 랜덤 억세스 메모리 셀을 제조하는 방법은 기판을 제공하는 단계, 상기 기판 상에 제1 전극을 제공하는 단계, 및 원자층 퇴적을 통하여 상기 제1 전극 위로 금속층을 퇴적하는 단계를 포함하며, 상기 금속층은 As, Bi, Sb 및 P로 구성되는 그룹으로부터 선택된 닉토겐을 포함한다. 상기 방법은 상기 금속층의 산화를 통하여 상기 제1 전극 위로 저항성 스위칭 물질을 형성하는 단계를 더 포함한다.
본 발명에 따르면, 개선된 저항성 랜덤 억세스 메모리 소자 및 그 제조 방법을 얻을 수 있다.
도 1은 일부 실시예들에 따른 3D RRAM 어레의의 개략적 단면도이다.
도 2는 일부 다른 실시예들에 따른 3D RRAM 어레의의 개략적 단면도이다.
도 3은 일부 실시예들에 따른 RRAM 셀의 스위칭 동작들의 전류-전압 관계들에 대한 개략도이다.
도 4a는 일부 실시예들에 따른 RRAM 셀 스택의 개략적 단면도이다.
도 4b 내지 4d는 일부 실시예들에 따라, 동작의 여러 단계들에서 도 4a의 RRAM 셀 스택의 개략적 단면도들이다.
도 5a는 일부 실시예들에 따른 RRAM 셀 스택의 개략적 단면도이다.
도 5b 내지 5d는 일부 실시예들에 따라, 동작의 여러 단계들에서 도 5a의 RRAM 셀 스택의 개략적 단면도들이다.
도 6은 일부 실시예들에 따른 RRAM 셀에 대한 측정된 전류-전압 관계에 대한 도면이다.
도 7은 일부 다른 실시예들에 따른 RRAM 셀에 대한 측정된 전류-전압 관계에 대한 도면이다.
스마트폰들, 컴퓨터들, 및 디지털 카메라들과 같은 전자 소자들은 하드 디스크들 또는 솔리드 스테이트 드라이브들(solid state drives)과 같은 비휘발성 저장 소자들에 대량의 데이터를 저장한다. 스마트폰들 및 모바일 컴퓨터들과 같은 많은 모바일 응용들에서, 솔리드 스테이트 드라이브들은 그들의 작은 크기 뿐만 아니라 이동으로부터 발생되는 신뢰성 문제들로부터의 상대적인 면책 때문에 하드 디스크들을 뛰어넘어 흔히 선호된다. 솔리드 스테이트 드라이브들은, 다른 것들 중에서, 플로팅 게이트들 내에 전하를 저장하는 플래쉬 트랜지스터들이라 불리는 수십억의 이중-게이트 트랜지스터들을 포함할 수 있다. 상기 플래쉬 트랜지스터들은 여러 가지 형태들의 어레이 아키텍처들로 배열될 수 있다. NAND 어레이 아키텍처로 알려진 하나의 특별한 어레이 아키텍처는, 그들의 채널들이 상기 플래쉬 트랜지스터들의 제어 게이트들을 형성하는 워드 라인들에 의해 제어되는 16, 32, 64, 또는 128 플래쉬 트랜지스터들의 스트링들로 배열된 플래쉬 트랜지스터들을 채용한다. NAND 블록은 1024, 2048 등과 같은 복수개의 이러한 스트링들을 포함할 수 있으며, 여기서 각 스트링은 선택 트랜지스터를 통하여 비트 라인에 연결된다. NAND 어레이 구성들은 단위 면적당 최다수의 플래쉬 트랜지스터들의 하나를 제공함으로써, 그들을 고밀도의 디지털 미디어를 저장하기 위해 특히 적합하도록 해준다.
높고 더 높은 밀도(그리고 또한 낮고 더 낮은 비용)의 플래쉬 트랜지스터들에 대한 요구는 상기 플래쉬 트랜지스터들의 크기에서의 계속되는 감소의 결과를 가져왔다. 상기 플래쉬 트랜지스터들이 약 20 nm 노드 아래로 크기가 조정됨에 따라, 다른 무엇보다도 이웃하는 플로팅 게이트들 사이의 기생 용량 커플링(parasitic capacitive coupling) 및 플로팅 게이트 당 저장된 전자들의 수에서의 감소에 기인하여 상기 플래쉬 트랜지스터들의 신뢰성은 실질적으로 악화될 수 있다. 연구중인 몇 가지 스케일어빌리티(scalability) 개념들은 저장 장치들이 감소되는 크기 및 증가하는 밀도의 트랜드를 계속 따르도록 해준다.
제1 스케일어빌리티 개념은 메모리 셀-레벨에서의 스케일어빌리티에 어드레스되고, 플래쉬 트랜지스터의 문턱 전압에서의 변화들과는 대조적으로 메모리 셀의 저항 변화에 기초한 저장 소자들을 채용한다. 저항성-스위칭 랜덤 억세스 메모리(RRAM)를 포함하는, 저항 변화에 기초한 여러 가지 저장 소자들이 계속된 스케일링을 위한 플래쉬 트랜지스터들에 대한 대안들로서 제안되었다. RRAM 소자는 두 전극들 사이에 저항 스위칭 층을 포함할 수 있다. 상기 스위칭 층의 저항은 전기적 신호의 적용에 의해 고저항 상태(HRS)와 저저항 상태(LRS) 사이에서 스위칭될 수 있다.
제2 스케일어빌리티 개념은 어레이-레벨에서의 스케일어빌리티에 어드레스되고, 3-차원(3D) 어레이들을 채용한다. 예를 들어, 일부 아키텍처들에서, 16, 32, 64, 128 등의 RRAM 소자들 또는 셀들의 "스트링들(strings)"은 실리콘 기판의 표면에 직교하는 방향에서 수직으로 연장될 수 있다. 3D RRAM 어레이의 하나의 예에서, 내부배선들의 제1 세트, 즉 워드 라인들이 실리콘 기판의 표면에 수직하는 방향에서 수직적으로 연장되며, 내부배선들의 제2 세트, 즉 비트 라인들이 상기 기판의 표면에 평행하는 방향에서 수평적으로 연장되어 상기 워드 라인들과 교차 접합들을 형성하도록 구성된다. 전기적 신호가 그들을 가로질러 인가되면, 상기 RRAM 셀들이 LRS와 HRS 사이에서 가역적으로 스위칭될 수 있도록, 저항성 스위칭 스택이 RRAM 셀들을 형성하도록 상기 교차 접합들에서 상기 워드 라인들과 상기 비트 라인들 사이에 배치된다.
일부 실시예들에 따르면 3-차원 저항성 랜덤 억세스 메모리(3D RRAM) 어레이는 x-방향에서 서로에 인접하여 배치된 복수의 서브-어레이들을 포함한다. 각 서브-어레이는 z-방향으로 수직적으로 적층되며, y-방향으로 수평적으로 연장되는 복수의 제1 전극 라인들을 포함할 수 있다. 각 서브-어레이는 z-방향으로 수직적으로 연장되는 복수의 제2 전극 라인들을 더 포함할 수 있다. 상기 제2 전극 라인들의 각각은 적어도 하나의 제1 전극 라인을 횡단할 수 있으며, 상기 제1 전극 라인들의 하나와 적어도 하나의 교차점 접합을 형성할 수 있다. 상기 교차-접합들의 각각에서, 제1 및 제2 전극 라인들이 RRAM 셀을 형성하도록 저항성 스위칭 스택이 삽입된다.
제3 스케일어빌리티 개념은 어레이-레벨에서의 스케일어빌리티에 어드레스되며, 비선형 전류-전압(I-V) 관계를 갖는 RRAM 셀을 채용한다. 비선형 전류-전압(I-V)은, 예를 들어 이웃하는 셀들로부터 발생하는 누설 전류들에 기인한 잘못된 읽기들을 방지하는데 유리할 수 있다. 나아가, 비선형 동작은 억세스 동작(예를 들어, 쓰기 또는 읽기) 동안에 저지된 메모리 셀들로부터의 누설 전류를 감소시키는데 또한 유리할 수 있다. 억세스 동작 동안에 저지된 메모리 셀들로부터의 누설 전류에서의 감소는 결과적으로 메모리 셀 당 상기 억세스 동작의 전력 및/또는 에너지의 전체 감소를 제공할 수 있으며, 이것은 결과적으로 상기 어레이 내에 많은 수의 메모리 셀들을 허용할 수 있다.
3D RRAM 어레이들의 제조는 독특한 공정 집적화에 대한 도전들을 제기한다. 예를 들어, 일부 실시예들에서, 상기 3D RRAM 어레이들은, 드라이버들 및 전하 펌프들과 같은 지원 CMOS 회로가 "프런트엔드(frontend)" 공정 단계들에서 제조된 후, "백엔드(backend)" 공정 단계들의 일부로서 제조될 수 있다. 이러한 공정 아키텍처는 메모리 어레이의 전체 점유 공간(footprint)의 감소 및 보다 높은 어레이 효율의 달성을 감안한다. 부가적으로, 어떤 환경들 하에서, 어레이 제조는 하나 이상의 금속화 레벨들의 제조 다음에 발생할 수 있다. 이들 이유들 때문에, 한 세트의 도전들이 상기 3D RRAM 어레이들을 제조하기 위해 사용된 공정들의 온도에 대한 제약들로부터 일어난다. 예를 들어, 약 450℃ 이하의 3D RRAM 어레이 공정 온도들이 사전에 형성된 구조들에 손상을 주거나 또는 다른 유해한 변화들을 주는 것을 방지하기 위해 바람직하다는 것이 밝혀졌다. 부가적으로, 상기 "스트링들"이 상대적으로 긴 길이들을 넘어 수직으로 연장되기 때문에, 어떤 물질들의 퇴적 또는 식각은 때때로 높은 종횡비들을 갖는 피쳐들(features) 위로 발생한다. 나아가, RRAM 셀들은 집적화에 대한 도전들(예를 들어, 식각에 대한 도전들)을 제기할 수 있는 "전통적(traditional)" CMOS-호환가능한 물질들(예를 들어, Pt, Au 등과 같은 귀금속들)이 아닌 물질들을 사용하여 설계될 수 있다.
많은 공정들이 하나 이상의 이들 스케일어빌리티 개념들과 양립될 수 없을 것이다. 예를 들어, 열적 원자층 퇴적(ALD) 공정들은 기판 표면들 상에서 전구체들의 반응을 위한 열 에너지에 의존하기 때문에, 일부 ALD 공정들은 전술한 바와 같이 신뢰성있는 제조를 위한 최대 온도보다 높은 온도를 요구한다. 다른 한편으로는, 플라즈마-강화 원자층 퇴적(PE-ALD)과 같은 플라즈마 강화 퇴적 공정들이 충분히 낮은 온도들에서 구현될 수 있다. 그러나, 막 두께는 메모리 셀들의 기능성에 영향을 줄 수 있으며, PE-ALD는 높은 종횡비들을 갖는 비아들 및 공동들, 특히 3D 어레이들에서 수직적으로 연장되는 셀들의 스트링들에 대하여 충분한, 전극 막들 및 저항성 스위칭 물질들과 같은 상이한 막들의 퇴적에 대한 컨포말리티(conformality)를 제공하지 못할 수도 있다. 일부 경우들에서 피복(sheath)에 대한 요구로 인하여, 플라즈마 공정들은 이러한 형태들의 지형들 내에서의 퇴적에 효과적이지 않을 수 있다. 나아가, 어떠한 저항성 스위칭 물질들이 충분히 낮은 온도들에서 충분한 컨포말리티를 갖고 퇴적될 수 있는 반면에, 그들은 동작을 위해 귀금속 전극들과 같은 비전통적인 CMOS 물질들을 요구할 수 있다. 따라서, 귀금속들과 같은 비전통적인 물질들에 대한 요구 없이, 높은 컨포말리티를 가지며 낮은 온도들에서 형성될 수 있는 저항성 스위칭 물질 스택 및 제조 방법들에 대한 요구가 있다. 일부 실시예들에서, 이들 기준을 유리하게 충족시킬 수 있는 메모리 스택들 및 방법들, 뿐만 아니라 열적 원자층 퇴적 기술들을 사용하여 이러한 스택들을 형성하는 방법들이 개시된다.
도면들에 대한 참조가 이루어질 것이며, 본 명세서의 전체에 걸쳐 동일한 피쳐들에 대해 동일한 번호들이 인용된다.
도 1은 일부 실시예들에 따른 3D-RRAM 어레이(10)의 단면도를 보여준다. 상기 3D-RRAM 어레이(10)는 반도체 기판(12) 상에 형성된 복수의 서브-어레이들(10a)을 포함한다. 3D-RRAM 어레이(10) 내에서의 서브-어레이들의 수는 특정한 어레이 아키텍처 및 채용된 제조 방법들에 따라 어떤 적합한 수가 될 수 있다. 그러나, 도 1에서는 도해의 단순화를 위해, 단지 2개의 서브-어레이들(10a)만이 도해된다. 각 서브-어레이(10a)는 x-방향으로 적어도 하나의 다른 인접한 서브-어레이를 갖는다. 도 1의 도해된 실시예에서, 상기 두개의 서브-어레이들(10a)은 x-방향으로 서로에 대하여 인접하며 대면하고 있다.
상기 서브-어레이들(10a)의 각각은 z-방향으로 적층되며, y-방향으로 지면의 안밖으로 연장되는 복수의 제1 전극 라인들(16)을 포함한다. 도해의 단순화를 위해, 주어진 서브-어레이(10a)에 대해 단지 3개의 제1 전극 라인들(16)의 단면들이 도 1에 도해된다. 그러나, 주어진 서브-어레이에서 적층된 제1 전극 라인들(16)의 수는 특정한 어레이 아키텍처 및 채용된 제조 방법들에 따라 어떤 적합한 수(N)가 될 수 있다. 부가적으로, 인접되어 적층된 제1 전극 라인들(16)은 층간 유전체(38a)를 삽입하여 분리될 수 있다. 따라서, 도 1에서, 주어진 서브-어레이에 대한 제1 전극들의 스택은 N개의 적층된 제1 전극 라인들(16) 및 (N-1)개의 삽입된 층간 유전체층들(38a)을 포함한다. 여러 구현 예들에 따르면, 상기 적층된 제1 전극 라인들(16)의 수, N은 특정한 어레이 아키텍처 및 채용된 제조 방법들에 따라서, 예를 들어, 8,16,32,64,128,256 등일 수 있다. 상기 제1 전극 라인들(16)은 때때로 로컬 비트 라인들, 비트 라인들 또는 컬럼들(columns)로 언급될 수 있다.
상기 서브-어레이들(10a)의 각각은 z-방향으로 수직적으로 연장되는 복수의 제2 전극 라인들(14)을 더 포함한다. 일부 구현들에서, 상기 제2 전극 라인들(14)은 수직 필러들을 형성한다. 도해의 단순화를 위해, 서브-어레이(10a)당 단지 하나의 제2 전극 라인(14)의 단면이 도 1에 도해되어 있다. 그러나, 주어진 서브-어레이에서 제2 전극 라인들(14)의 수는 채용된 특정한 어레이 아키텍처에 따라 어떤 적당한 수, M일 수 있다. 도 1의 구성에서, 그 단면도가 도 1에 도해된 상기 전극 라인의 앞 및 뒤에 추가의 전극 라인들(14, 도해되지 않음)이 상기 지면의 안쪽 및 바깥쪽의 y-방향으로 있을 수 있다. 일부 구현들에 따르면, 상기 서브-어레이들(10a)의 각각은 예를 들어, N개의 제2 전극 라인들을 포함할 수 있으며, N은 특정한 어레이 아키텍처에 따라서 256, 512, 1024, 2048, 4096 등과 동일하다. 상기 제2 전극 라인들(14)은 때때로 워드 라인들, 로컬 워드 라인들 또는 로우들(rows)로 언급된다.
하나의 예시적 구성에서, 이후부터는 "랩트 워드 라인 아키텍처(wrapped word line architecture)"라고 언급되는, 제2 전극 라인(14)이 제1 전극 라인들(16)과 층간 유전체들(38a)의 스택을 통하여 연장되는 수직적 비아를 통하여 연장된다. 일부 실시예들에서, 상기 제1 전극 라인들(16)은 y-방향으로 연장되는 신장된 슬랩들을 형성하며, y-방향에서 적어도 M개의 제2 전극 라인들(14)의 서브세트를 횡단한다. 본 구성에서, 상기 수직적 비아들의 측벽들은 저항성 스위칭 스택(100)으로 라이닝(lining)되어 있으며, 그것의 다른 부분들은 100a 및 100b로 표시되어 있다. 부가적으로, 상기 제2 전극 라인들(14)은 상기 저항성 스위칭 스택(100)으로 라이닝된 상기 수직적 비아들을 충전하여 로드들을 형성하며, 일부 실시예들에서 이것은 상기 제1 전극 라인들(16) 및 삽입된 층간 유전체들(38a)의 전체 스택을 통하여 연장되는 상기 비아들을 통하여 연장되는 실린더형일 수 있다. 하나의 RRAM 셀은 상기 제1 전극 라인(16) 및 제2 전극 라인(14) 사이의 각 교차점에서, 상기 제2 전극 라인(14)을 둘러싸는 저항성 스위칭 스택(100)이 삽입되면서 형성된다. 선택된 제1 전극 라인(16) 및 제2 전극 라인(14) 사이에 적절한 전압을 인가함으로써 셀이 선택되면, 도전 경로가 상기 제2 전극 라인(14)을 둘러싸는 상기 저항성 스위칭 스택(100)을 가로질러 어디에든 형성할 수 있다. 따라서, 상기 랩트 워드 라인 아키텍처에서, 상기 RRAM 셀은 z-방향으로 연장되는 제2 전극 라인(14), 상기 제2 전극 라인(14)을 연속적으로 둘러싸는 저항성 스위칭 스택(100), 및 상기 제2 전극 라인(14)을 둘러싸는 상기 저항성 스위칭 스택(100)을 둘러싸는 제1 전극 라인(16)을 포함한다. 일부 실시예들에서, 상기 제2 전극 라인(14)은 실린더형 로드의 형태를 취한다. 본 명세서에서 사용된 바와 같이, "실린더형(cylindrical)" 및 "로드(rod)" 구조들은 실질적으로 그들의 높이들에 대해 일정한 폭들을 가지거나, 또는 도해된 바와 같이 높이에 따라 변화하는, 예를 들어 증가하는, 폭들을 가질 수도 있다. 일부 실시예들에서 상기 높이에 대하여 횡단하면서 취한 단면적은 실질적으로 원형일 수 있다.
계속하여 도 1을 참조하면, 다른 예시적 구성에서, 이후에 "교차 워드라인 아키텍처(intersecting word line architecture)"라고 언급되는, 제2 전극 라인(14)이 위에서 논의된 상기 랩트 워드라인 아키텍처에서와 같이 z-방향으로 연장되는 수직적 비아를 통하여 연장된다. 상기 랩트 워드라인 아키텍처와 유사하게, 상기 교차 워드라인 아키텍처의 제2 전극 라인(14)은 제1 전극 라인들(16a/16b)과 인접하여 적층된 2개의 제1 전극 라인들(16a/16b) 사이에 삽입된 층간 유전체들(38a)의 스택을 통하여 연장된다. 또한 상기 랩트 워드라인 아키텍처와 유사하게, 실린더형일 수 있는, 상기 수직적 비아들의 측벽들은 저항성 스위칭 스택(100)으로 라이닝된다. 부가적으로, 상기 제2 전극 라인들(14)은 로드들을 형성하기 위해 상기 저항성 스위칭 스택(18)으로 라이닝된 상기 수직적 비아들을 충전하며, 이것은 상기 비아들을 통하여 연장되는, 실린더형일 수 있다.
그러나, 상기 랩트 워드라인 아키텍처와 달리, 상기 제1 전극 라인들(16a 및 16b)은 그것을 통하여 실린더형 제2 전극들(14)이 연장되는 홀들을 갖는 슬랩들을 형성하지 않는다. 대신에, 한 쌍의 제1 전극 라인들(16a 및 16b)이 y 방향으로 연장되며, 상기 제2 전극 라인들(14)의 제1 및 제2 측들의 일부들과 교차한다. 상기 제1 전극 라인들(16a 및 16b) 사이의 각 교차점에서 제1 및 제2 저항성 스위칭 스택들(100a 및 100b)이 각기 배치된다. 즉, 상기 제1 전극들(16a 및 16b) 쌍의 각각은 y-방향으로 연장되는 신장된 라인들을 형성하며, 하나의 제2 전극(14)을 "공유(share)"한다. 따라서, 상기 랩트 워드라인 아키텍처와 달리, 도전 경로가 상기 제2 전극 라인(14)과 상기 선택된 제1 전극 라인들(16a 및 16b) 중의 하나와의 사이에서, 상기 제1 및 제2 저항성 스위칭 스택들(100a 및 100b)의 각각을 가로질러 형성될 수 있다. 결과적으로, 상기 랩트 워드라인 아키텍처와 달리, 동일한 RRAM 셀 점유 공간에 대하여 2개의 도전 경로들이 형성될 수 있다. 따라서, 본 구성에서, 상기 RRAM 셀은 z-방향으로 연장되는 실린더형 로드를 형성하는 제2 전극 라인(14), 상기 y 방향으로 연장되며 상기 제2 전극 라인(14)과 한 쌍의 교차점들을 형성하는 한 쌍의 제1 전극 라인들(16a 및 16b), 및 상기 한 쌍의 교차점들에서 상기 제1 전극 라인들(16a 및 16b)과 상기 제2 전극 라인(14) 사이에 삽입된 제1 및 제2 저항성 스위칭 스택들(100a 및 100b)을 포함한다. 상기 스택들(100a 및 100b)은 연속적인 스택(100)의 상이한 부분들일 수 있다는 것을 알 수 있을 것이다.
도 1의 3D RRAM 어레이는 상기 제2 전극 라인들(14)에 연결된 하나 이상의 트랜지스터들(22)을 더 포함할 수 있다. 상기 트랜지스터들(22)의 각각은 상기 반도체 기판(12)에 형성되며, 게이트(28), 소오스(32), 드레인(34)을 포함하며, 수직적 커넥터(20)를 통하여 제2 전극 라인(14)에 연결된다. 층간 유전체들(38b 및 38c)은 여러 가지 도전 구조들을 전기적으로 절연시킨다. 하나의 실시예에서, 상기 트랜지스터(22)는 제2 전극 라인(14)을 위한 선택 기능(selecting function)을 제공할 수 있으며, 게이트 컨택(도시 안됨)을 통하여 상기 게이트(28)의 적합한 바이어싱, 및 소오스 컨택(26)을 통하여 상기 소오스(32)의 적합한 바이어싱을 통하여 필요한 전류를 공급할 수 있다. 일부 실시예들에서, 상기 트랜지스터들(22)은 적어도 하나의 RRAM 셀에서 프로그램 및 소거에 충분한 구동 전류를 공급하도록 구성된다.
상기 서브-어레이들(10a)은 도 1의 도해된 실시예에서 z-방향에서 볼 때 상기 트랜지스터들(22) 위에 그리고 중첩되게 배치되지만, 다른 실시예들도 가능하다. 일부 실시예들에서, 상기 서브-어레이들(10a)은 z-방향에서 볼 때 상기 트랜지스터들(22) 위에 배치되지만 중첩되지 않을 수 있다. 다른 실시예들에서, 상기 트랜지스터들(22)은 z-방향에서 볼 때 상기 서브-어레이들(10a) 위에 그리고 중첩되게 배치된다. 일부 다른 실시예들에서, 상기 트랜지스터들(22) 및 상기 서브-어레이들(10a)은 x-방향으로 서로에 대하여 인접하여 배치된다.
전체 제조 공정 흐름에서 상이한 지점들에서 상기 트랜지스터들(22)을 형성하는 것은 상이한 공정상의 고려사항들을 야기할 수 있다. 예를 들어, 도 1의 도해된 예에서, 상기 트랜지스터들(22), 및 상기 서브-어레이들(10a)을 제조하기에 앞서서 제조되는 수직적 컨넥터들(20)과 같은 상기 관련된 전기적 연결들로부터 발생되는 하나의 고려사항은 온도에 대한 제약일 수 있다. 일부 실시예들에서, 상기 트랜지스터들(22)의 제조 이후의 고온 공정들은, 무엇보다도 쓰레시홀드 전압, 서브-쓰레시홀드 스윙(sub-threshold swing), 펀치쓰루우 전압과 같은 소자 파라미터들에서 바람직하지 않은 제조후(post-fabrication) 변화들을 야기할 수 있다. 부가적으로, 수직적 컨넥터들의 일부들이 Cu 또는 Al과 같은 저온 용융 금속들을 포함하는 공정들에서는, 후속 공정 온도들은 이러한 영향들이 심각한 문제를 제기하지 않는 온도로 제한된다. 따라서, 여러 가지 공정들의 온도를 제한하는 것이 바람직하다. 일부 실시예들에서, 서브-어레이들(10a)을 위한 제조 온도들은 약 400℃ 보다 낮을 수 있다. 다른 실시예들에서, 서브-어레이들(10a)을 위한 제조 온도들은 약 350℃ 보다 낮을 수 있다. 또 다른 실시예들에서, 서브-어레이들(10a)을 위한 제조 온도들은 약 300℃ 보다 낮을 수 있다.
부가적으로, 위에서 논의된 바와 같이, 이러한 3D RRAM 어레이들에 대한 여러 가지 공정 집적화의 접근들은 저항성 스위칭 스택, 및 높은 종횡비들을 갖는 비아들 및 공동들(cavities)의 표면들 상에서의 상기 제1 및 제2 전극 라인들 중의 적어도 하나의 컨포말한 퇴적을 요구할 것이다. PE-ALD와 같은 플라즈마 강화 공정들이 일부 노출된 표면들 상에서 퇴적을 위한 퇴적 온도들을 낮추는데 효과적인 반면에, 이러한 공정들은 높은 종횡비를 갖는 비아들 및 공동들 내측에서의 퇴적에는 효과적이지 못하다. 유리하게도, 본 명세서에 개시된 실시예들에 따른 열적 원자층 퇴적들은 상기 3D RRAM 어레이들의 여러 가지 막들을 형성하기 위한, 높은 종횡비를 갖는 피쳐들 속으로 효과적으로 퇴적할 수 있다.
부가적으로, 상기 트랜지스터들(22) 및 상기 관련된 전기적 연결들이 상기 서브-어레이들(10a)을 제조하기 전에 제조되는 실시예들에서는, 플라즈마 공정들의 사용은 부가적인 문제들을 제기할 수 있다. 플라즈마 공정 동안에, 부분적으로 제조된 집적회로 소자들의 어떠한 도전성 구조들은 상기 플라즈마로부터 전하를 축적할 수도 있다. 상기 축적된 전하는 공정 동안에, 예를 들어 다이오드들, 트랜지스터들의 게이트 유전체들, 및 RRAM 소자들을 통하여, 여러 가지 전류 경로들을 통하여 흐르는 높은 수준들의 전류를 야기하는, 방전 사고를 일으킬 수 있다. 이러한 방전 사고들은 RRAM 소자들을 포함하는 집적회로 소자들의 성능 및 신뢰성 악화를 야기할 수 있다. 예를 들어, 방전 사고는 저항성 스위칭 스택의 악화를 초래할 수 있다. 따라서, 이러한 이유들로 인하여, 플라즈마 공정들 대신에 열적으로 활성화된 공정들을 사용하고, 위에서 논의된 상기 백엔드 공정 온도 체제를 넘지 않는 것이 바람직하다.
도 1의 상기 3D RRAM 어레이(10)는 수많은 방식으로 제조될 수 있다. 도 1에서, 상기 반도체 기판(12)으로부터 출발하여, 상기 수직적 커넥터들(20)에 이르고, 이를 포함하는 구조들이 해당 분야의 통상의 기술자에게 잘 알려진 실리콘 제조 공정들을 사용하여 제조될 수 있다. 상기 서브-어레이들(10a)을 형성하기 이전에, 평탄한 표면을 노출하는 수직적 커넥터들(20) 및 층간 유전체층(38b)이 제거 금속 플로우(subtractive metal flow) 또는 듀얼-다마신 플로우(dual-damascene flow)와 같은 여러 가지 제조 공정들을 사용하여 제공된다. 이하에서는 서브-어레이들(10a)을 위한 제조 공정들이 상세하게 설명될 것이다.
수직적 커넥터들(20)의 형성에 이어서, 일부 실시예들에서, 이후에 "비트라인-최초 플로우(bitline-first flow)"와 관련된 것으로서 언급되는, N개의 층간 유전체층들(38a) 및 N개의 제1 전극층들을 교대로 포함하는 스택이 퇴적된다.
상기 제1 전극층은 n-도핑된 폴리실리콘 및 p-도핑된 폴리실리콘을 포함하는 어떠한 적합한 도전성 및 반도전성 물질들, C, Al, Cu, Ni, Cr, Co, Ru, Pd, Ag, Pt, Au, Ir, Ta, Ti, Hf, Zr, Nb, 및 W을 포함하는 금속들, 도전성 금속 질화물들, 탄탈륨 실리사이드들, 텅스텐 실리사이드들, 니켈 실리사이드들, 코발트 실리사이드들, 및 티타늄 실리사이드들을 포함하는 도전성 금속 실리사이드들, RuO2를 포함하는 도전성 금속 산화물들을 포함한다. 일부 실시예들에서, 상기 제2 전극 물질은 전이 금속을 포함하며, 예를 들어 TiN, TaN, WN 또는 TaCN과 같은 전이 금속 질화물일 수 있다. 비트라인-최초 플로우에서, 제1 전극층은 무엇보다도 화학 기상 퇴적(CVD), 플라즈마-강화 화학 기상 퇴적(PE-CVD), 플라즈마-강화 원자층 퇴적(PE-ALD), 물리 기상 퇴적(PVD)을 포함하는, 평탄막 퇴적을 위한 여러 가지 공정들을 사용하여 퇴적될 수 있다. 일부 실시예들에서, 상기 제1 전극층은 열적 원자층 퇴적(ALD)에 의해 형성된다.
상기 층간 유전체(38a)는 무엇보다도 SiO2 또는 Si3N4를 포함하는 전기적 절연성 유전체 물질을 포함한다. 상기 층간 유전체(38a)는 무엇보다도 화학 기상 퇴적(CVD), 고밀도 화학 기상 퇴적(HDP-CVD), 및 스핀-온 유전체 공정들(SOD)과 같은 평탄막 퇴적을 위한 적합한 공정을 사용하여 형성될 수 있다.
이어서, 상기 비트라인-최초 플로우의 한 태양에 따르면, 수직적 비아들이 높은 종횡비의 비아들을 형성하는데 적합한 패터닝 기술들, 예를 들어 리소그라피 및 식각 기술들을 사용하여 층간 유전체들(38a) 및 제1 전극층들이 교대하는 N개 층들을 포함하는 스택을 통하여 형성된다. 일부 실시예들에서, 상기 비아들은 약 20nm 내지 약 500nm 사이, 또는 약 20nm 내지 약 100nm 사이의 범위 내의 직경을 가진다. 부가적으로, 일부 실시예들에서, 상기 비아들은 약 0.5㎛ 내지 약 20㎛ 사이, 또는 약 0.5㎛ 내지 약 5㎛ 사이의 범위 내의 깊이를 가진다. 따라서, 상기 비아들의 종횡비는 약 15 이상, 약 25 이상, 또는 약 35 이상일 수 있다.
이어서, 상기 수직적 비아들의 측벽들이 저항성 스위칭 스택(100)으로 라이닝될 수 있다. 일부 실시예들에서, 상기 저항성 스위칭 스택(100)은 닉토겐 산화물을 포함할 수 있으며, 이것은 As, Bi, Sb, 및 P 중의 적어도 하나를 포함하는 금속 산화물들을 포함할 수 있다. 일부 실시예들에서, 상기 저항성 스위칭 스택(100)은 안티몬 산화물을 포함한다. 일부 다른 실시예들에서, 상기 저항성 스위칭 스택(100)은 다른 금속 산화물 물질들, 예를 들어 전이 금속들, 알키리토류 금속들 및/또는 희토류 금속들의 2 이상의 금속들을 포함하는, 예를 들어 NiO, HfO2, ZrO2, Cu2O, TaO2, Ta2O5, TiO2, SiO2, Al2O3, 및/또는 합금들을 포함할 수 있다. 상기 저항성 스위칭 스택(100)은 열적 원자층 퇴적(ALD)에 의해 형성될 수 있으며, 이것은 특히 3D RRAM 메모리 어레이들을 형성하는데 유리할 수 있다. 예를 들어, 상대적으로 높은 종횡비들 및/또는 상대적으로 작은 직경들을 갖는 비아들을 위해, ALD형 공정들은 유난히 컨포말 층들의 퇴적을 용이하게 할 수 있다. 나아가, 플라즈마는 일부 환경들 하에서는 높은 종횡비를 갖는 비아들의 보다 깊은 부분들에 도달하지 않을 수도 있다. 이러한 환경들에서는, 비아들의 상이한 부분들은 상이한 양의 플라즈마에 노출될 수 있어서, 보다 깊은 부분들에 비하여 비아의 개구부 부근에 퇴적된 보다 두꺼운 막들(때때로 커스핑(cusping)이라고 불림)과 같은, 비균일한 퇴적의 바람직하지 않은 구조적 효과를 야기한다. 이러한 이유들로 인하여, 열적 ALD는 그 위에 퇴적되는 표면 부분들에 도착하는 플라즈마의 능력에 의존하지 않기 때문에 보다 유리할 수 있다.
이어서, 상기 "비트라인-최초 플로우"의 다른 태양에 따르면, 상기 수직적 비아들의 바닥에 형성된 상기 저항성 스위칭 스택(100)은 상기 트랜지스터들(22)과 상기 제2 전극 라인들(14) 사이의 전기적 컨택들을 만들기 위해 적합한 식각 기술에 의해 제거될 수도 있다. 이어서, 상기 저항성 스위칭 스택(100)으로 라이닝된 상기 수직적 비아들은 제2 전극 라인들(14)을 위해 적합한 제2 전극 물질로 충전된다. 가능성 있는 제2 전극 물질들은 제1 전극 물질들과 유사한 물질들을 포함한다. 상기 제2 전극 물질은 일부 실시예들에서 열적 원자층 퇴적(ALD)을 사용하여 퇴적될 수 있다. 저항성 스위칭 스택(100)의 퇴적과 관련하여 전술한 바와 같이, 상대적으로 높은 종횡비 및/또는 상대적으로 작은 직경들을 갖는 비아들을 위해, ALD 타입 공정들은 유난히도 컨포말 층들의 퇴적을 가능하게 해준다. 부가적으로, 저항성 스위칭 스택의 퇴적을 위해 전술한 바와 같이, 비아의 상이한 부분들이 상기 플라즈마의 상이한 양들에 노출될 수 있는 상황하에서, 상기 제2 전극 라인들(14) 내에 의도하지 않은 보이드들을 야기할 수 있는, 비아의 더 깊은 부분들에 비하여 개구부 부근에 제2 전극 물질의 보다 많은 양이 퇴적되는 것과 같이 비균일 플라즈마 노출로부터 발생하는 바람직하지 않은 구조적 영향들을 방지하기 위하여 열적 ALD는 PE-ALD에 비하여 장점을 제공할 수 있다.
이어서, 상기 "비트라인-최초 플로우"의 다른 태양에 따르면, 상기 서브-어레이들(10a)은 과잉의 제2 전극 물질을 제거하기 위해 평탄화될 수 있다. 이어서 상기 서브-어레이들(10a)은 분리됨으로써, 절연체들과 도전체들이 교대하는 다중 스택들을 관통하는 식각을 위해 적합한 리소그라피 및 식각 기술들을 사용하여 상기 제1 전극층을 각 서브-어레이(10a)를 위한 제1 전극 라인들(16)로 분리한다. 상기 서브-어레이들(10a) 사이에 형성된 서브-어레이간 갭들은 이어서 전술한 것과 유사한 물질들 및 기술들을 사용하여 층간 유전체(38a)로 충전되고 평탄화된다. 이어서, 제1 전극들(16)과 제2 전극들(14)을 보다 높은 레벨에 있는 금속 라인들에 연결하기 위한 부가적인 공정들이 이어질 수 있다.
일부 다른 실시예들에서, 이후에 "비트라인-최후 플로우(bitline-last flow)"와 관련된 것으로서 언급되는, 상기 서브-어레이들(10a)을 형성하기 이전의 공정 단계들은 상기 비트라인-최초 플로우에서와 실질적으로 동일하다. 이어서, 상기 비트라인-최초 플로우와 대조적으로, N개의 층간 유전체층(38a)과 N개의 제1 전극층들이 퇴적된 스택은 희생적인 제1 전극 층들을 퇴적하는 것을 포함한다. 희생적 제1 전극 층들은, 상기 층간 유전체(38a)도 상기 저항성 스위칭 스택(100)도 제거하지 않으면서, 습식 식각 또는 건식 식각에 의해 나중에 공정 중에서 선택적으로 제거될 수 있다. 예를 들어, 상기 층간 유전체(38a)가 SiO2인 실시예들에서, 상기 희생적 제1 전극 층들은 Si3N4 층들 또는 다결정 Si 층들일 수 있다. 이어서 상기 비트라인-최후 플로우에서, 상기 서브-어레이들을 분리하는 단계에 이르기까지 그리고 이를 포함하는 공정 단계들은, 예를 들어 수직적 비아들을 형성하는 단계에서 식각된 물질들은 영구적인 제1 전극 물질 대신에 희생적 제1 전극 물질을 포함한다는 사실을 제외하고는 상기 비트라인-최초 플로우와 실질적으로 유사하다.
상기 비트라인-최후 플로우의 하나의 태양에 따르면, 적합한 리소그라피 및 식각 기술들을 사용하여 상기 서브-어레이들(10a)을 분리하고 나서, 상기 희생적 제1 전극 층들은 상기 제1 전극 라인들(16)을 형성하기 위해 영구적인 제1 전극 물질들로 대체된다. 상기 희생적 제1 전극 층의 제거는, 상기 층간 유전체(38a)도 상기 저항성 스위칭 스택(100)을 제거하지 않으면서 상기 희생적 제1 전극 물질을 우선적으로 제거하기에 적합한 습식 또는 건식 식각 기술들을 사용하여 수행될 수 있다. 예를 들어, 상기 층간 유전체(38a)가 SiO2이며, 상기 희생적 제1 전극 층들은 Si3N4 층들이며, 상기 저항성 스위칭 스택(100)은 Sb2O5인 실시예들에서, 적합한 식각 공정은 상기 SiO2 및 상기 Sb2O5를 온전히 남기면서 Si3N4를 선택적으로 제거하는 습식 식각일 수 있다.
상기 비트라인-최후 플로우의 다른 태양에서, 희생적 제1 전극 층들의 제거에 의해 형성된 수평적으로 리세스된 공동들이 적합한 영구적인 제1 전극 물질로 충전되며, 이것은 실질적으로 상기 비트라인-최초 플로우와 관련하여 전술한 적합한 제2 전극 물질들과 동일한 물질들을 포함할 수 있다. 제1 전극 층들이 실질적으로 평탄한 표면 상에 상기 제1 전극 층을 퇴적하기 위해 여러 가지 공정 기술들을 사용하여 퇴적될 수 있는 상기 비트라인-최초 플로우와 달리, 일부 공정 기술들이 상기 비트라인-최후 플로우에서 상기 영구적 제1 전극 물질을 퇴적하는데 적합하지 않을 수 있다. 이것은 상기 영구적인 제1 전극 물질이 수평적으로 리세스된 공동들의 표면들 상에 퇴적되기 때문이다. 결과적으로, 상기 비트라인-최후 플로우에서 영구적인 제1 전극 물질을 퇴적하기에 적합한 공정들은 높은 종횡비를 갖는 비아들 속으로 상기 제2 전극 물질들을 퇴적하기 위해 사용된 것들과 유사한 공정들을 포함할 수 있다. 일부 실시예들에서, 상기 제1 전극 물질은 열적 ALD에 의해 퇴적된다. 컨포말리티(conformality)에 대한 요구들이 보다 완화되는 곳을 포함하는 일부 환경들에서 화학 기상 퇴적(CVD), 플라즈마-강화 화학 기상 퇴적(PE-CVD), 플라즈마-강화 원자층 퇴적(PE-ALD)이 또한 제1 전극 물질을 퇴적하기 위해 적용될 수도 있다는 것이 고려되어 진다. 비트라인-최초 플로우를 위해 상대적으로 높은 종횡비 및/또는 작은 직경을 가지는 비아들의 내부 표면들 상에 상기 저항성 스위칭 스택(100) 및 상기 제2 전극 물질을 퇴적하는 것과 관련하여 전술한 바와 같이, 상기 제2 전극 물질은 열적 ALD 공정에 의해 수평적 공동들의 내부 표면들 상에 퇴적될 수 있다. 부가적으로, 상기 비트라인-최초 플로우에 대하여 전술한 바와 같이, 수평적 공동들의 상이한 부분들은 상이한 양의 플라즈마에 노출될 수 있기 때문에, 서브-어레이간 갭에서 보다 깊은 곳에 위치하는 수평적 공동들과 비교하여 서브-어레이간 갭의 개구부 부근에 위치한 수평적 공동들에 더 많은 양의 제2 전극 물질이 퇴적되는 것과 같이, 불균일한 플라즈마 노출로부터 발생하는 바람직하지 않은 구조적 영향들을 방지하기 위하여, 열적 ALD는 PE-ALD에 비하여 장점들을 제공한다.
이어서 상기 비트라인-최후 플로우의 다른 태양에서, 분리된 제1 전극 라인들(16)이 상기 제1 전극 라인들(16) 사이에서 상기 층간 유전체(38a)의 측벽 표면들로부터 제1 전극 물질들을 제거함으로써 형성된다. 층간 유전체(38a)로 상기 서브-어레이들(10a) 사이의 서브-어레이간 갭들을 충전하고 평탄화하는 이어진 공정들은 실질적으로 비트라인-최초 플로우를 위해 전술한 바와 유사할 수 있다. 또한 비트라인-최초 플로우와 유사하게, 제1 전극들(16) 및 제2 전극들(14)을 보다 높은 수준에 있는 금속 라인들에 더 연결하기 위한 부가적인 공정들이 이어질 수 있다.
도 2는 일부 다른 실시예들에 따른 3D RRAM 어레이(40)의 단면도이다. 상기 3D RRAM 어레이(40)의 전체 어레이 아키텍처는 도 1의 3D RRAM 어레이(10)의 것과 유사할 수 있으며, 상기 3D RRAM 어레이(40)는 또한 복수의 서브-어레이들(10a)을 포함한다.
도 2에 도해된 전체 서브-어레이 아키텍처는 또한 본 명세서에 기술된 일정한 피쳐들을 제외하고는 도 1과 관련하여 전술한 교차 워드라인 아키텍처의 예와 유사할 수 있다. 예를 들어, 도 1과 유사하게, 제2 전극 라인들(14)은 제1 전극 라인들의 쌍들(16a 및 16b)과 삽입되는 층간 유전체들(38a)의 스택을 통하여 z-방향으로 연장되는 수직적 비아를 통하여 연장된다. 그러나 도 1의 실시예와 달리, 도 2에서는 교차 워드라인 아키텍처의 제1 및 제2 저항성 스위칭 스택들(100a 및 100b)은 상기 수직적 비아들을 라이닝하지 않는다. 대신에, 제1 및 제2 저항성 스위칭 스택들(100a 및 100b)는 상기 비트라인-최후 플로우와 관련하여 전술한 바와 유사한 방식으로, 희생적 제1 전극 물질들의 제거에 따라 형성된 수평적 공동을 라이닝한다. 따라서, 제2 전극 라인들(14)은 하부에 놓이는 저항성 스위칭 스택이 없기 때문에 실린더형 로드들을 형성하기 위해 수직적 비아들의 전체 체적들을 충전한다.
결과적으로, 결과적인 어레이 아키텍처는 일부 태양들에서 도 1의 교차(intersecting) 워드라인 아키텍처와 유사하다. 예를 들어, 상기 전극들의 쌍(16a 및 16b)의 각각은 y-방향으로 연장된 신장된 라인들을 형성하며, 하나의 제2 전극(14)을 "공유(share)"하게 되어, 상기 제1 전극들(16a 및 16b) 중의 하나와 제2 전극(14)의 교차점들의 각각에 형성된 각각의 RRAM 셀을 위해 2개의 도전성 경로들이 형성된다. 따라서, 본 실시예에서는, 상기 RRAM 셀은 z-방향으로 연장되는 제2 전극 라인(14), y-방향으로 연장되며 상기 제2 전극 라인(14)과 한 쌍의 교차점들을 형성하는 한 쌍의 제1 전극 라인들(16a 및 16b), 및 상기 교차점들의 쌍에서 제1 전극 라인들(16a 및 16b)과 제2 전극 라인(14) 사이에 삽입된 저항성 스위칭 스택들(100a 및 100b)을 포함한다.
상기 3D RRAM 어레이(40)를 제조하는 공정 플로우는, 제2 전극들(14)을 형성하기 위해 제2 전극 물질들로 비아들을 충전하기 이전에 상기 저항성 스위칭 스택들(100a 및 100b)이 퇴적되지 않는다는 점을 제외하고, 일부 태양들에서 도 1과 관련하여 기술된 상기 "비트라인-최후" 공정 플로우에 유사하다. 대신에, 상기 저항성 스위칭 스택들(100a 및 100b)은 희생적 제1 전극 층들의 제거에 의해 형성된 수평적으로 리세스된 공동들 내에 컨포말하게 퇴적된다. 상기 저항성 스위칭 스택들(100a 및 100b)을 퇴적하기 위해 채용된 물질들 및 방법들은 도 1에서 기술한 상기 비트라인-최후 공정에서와 유사하다. 도 1에서 기술한 상기 비트라인-최후 공정에 또한 유사하게, 희생적 제1 전극 층들의 제거에 의해 형성된 수평적 공동들은 이어서 적합한 영구적 제1 전극 물질로 충전되며, 이것은 실질적으로 전술한 적합한 제2 전극 물질들과 동일한 물질들을 포함한다. 부가적으로, 상기 제1 전극 물질은 도 1에서 제2 전극 물질 퇴적을 위해 사용된 공정들과 유사하게, 실질적으로 컨포말한 막을 상기 수평적 공동들 내로 퇴적하기 위한 적합한 공정을 사용하여 퇴적될 수 있다. 따라서, 도 1의 비트라인-최초 플로우와 관련하여 전술한 바와 같이, 서브-어레이간(inter-sub-array) 갭에서 보다 깊게 위치한 수평적 공동들에 비하여 서브-어레이간 갭의 개구부 부근에 위치한 수평적 공동들 내에 제2 전극 물질의 보다 많은 양이 퇴적되는 것과 같이 불균일한 플라즈마 노출로부터 발생되는 바람직하지 않은 구조적 영향들을 방지하기 위해, 열적 ALD 공정들은 PE-ALD에 비하여 바람직할 것이다.
도 2의 비트라인-최후 공정 플로우를 사용하여 제조된 교차 워드라인 어레이 아키텍처를 갖는 3D RRAM 어레이(40)는 일부 태양들에서 도 1의 비트라인-최초 공정에 비하여 유리할 수 있다. 예를 들어, 상기 제2 전극 물질로 캡핑되기(capped) 이전에 상기 저항성 스위칭 스택(100a 및 100b)은 식각 및 세정 케미스트리들에 노출되지 않으며, 따라서 오염 및 저항성 스위칭 스택에서 핀홀들의 형성과 같은 다른 공정상의 문제들을 최소화한다.
지금까지 이전의 문단들은 3D RRAM 아키텍처에 어드레스된다. 그러나, 다른 실시예들에 따른 RRAM 메모리 셀들도 또한, 예를 들어 1T1R 구성(1 트랜지스터 1 저항성 요소)에 기초한 전형적으로 평탄한 구조들을 가지는 내장된 비휘발성 메모리 응용들에서도 사용될 수 있다. 본 구성에서, 저항성 요소 및 제1 전극, 스위칭 산화물 및 최상부 전극을 포함하여 몇 가지 금속 레벨들로 집적될 수 있다.
전술한 바와 같이, 제1 전극 라인(16)과 제2 전극 라인(14)에 의해 형성된 교차점에 배치된 RRAM 셀의 도전 경로는, 리셋트(RESET) 상태로서 또한 알려진 상대적으로 높은 저항 상태에 있도록 프로그램될 수 있다. 유사하게, 상기 RRAM 셀들 중의 어느 하나의 도전 경로는 셋트(SET) 상태로서 또한 알려진, 상대적으로 낮은 저항 상태에 있도록 프로그램될 수 있다. 하나의 실시예에서, 높은 및 낮은 저항 상태들은 단일의 비트당 셀(bit-per-cell) 메모리 시스템에서 "1" 상태 및 "0" 상태에 대응할 수 있다.
도 3은 RRAM 셀의 상태를 변화시킬 수 있는 3개의 억세스 동작들을 나타내는 개략적인 전류-전압(I-V) 커브들을 보여준다. 형성 동작(forming operation)은 제조된 대로의(as-fabricated) RRAM 셀에 인가된 맨 처음 전기적 펄스에 적용된다. 본 명세서에서 언급된 바와 같이, 전기적 펄스는 적합한 전압 또는 전류 펄스를 포함할 수 있다. 부가적으로, 상기 전기적 펄스는 예를 들어 DC 전압 스윕(sweep)으로 인가된 전압 및/또는 전류의 다양한 정도를 가질 수 있다. 도 3에서, x축은 RRAM 셀을 가로질러 인가된 전압을 나타낸다. y축은 주어진 전압에서 상기 RRAM 셀 스택을 통하여 흐르는 전류를 나타낸다.
도 3에서, 상기 형성 동작을 나타내는 I-V 커브는 전압 축에서 초기 전압 VINIT에서 형성 개시 전압 VFORM START까지 범위에 이르는 형성전(pre-forming) 고저항 상태(HRS) I-V 부분(42a)을 포함하며, 주어진 전압 변화에 대하여 전류가 상대적으로 완만하게 증가하는 것에 특징이 있다. 상기 형성 동작을 나타내는 상기 I-V 커브는 전압 축에서 VFORM START에서 VFORM END에 이르는 형성 HRS-대-LRS 전이 I-V 부분(42b)을 더 포함하며, 주어진 전압 변화에 대하여 전류가 상대적으로 급격하게 증가하는 것에 특징이 있으며, 그 동안에 상기 RRAM 셀은 그것의 상태가 형성전 HRS로부터 형성후 저저항 상태(LRS)로 변한다. VFORM END에서 VINIT로의 귀환 경로를 나타내는 I-V 커브는 제1 LRS 귀환 경로 I-V 부분(42c)에 의해 표현된다.
일부 실시예들에서, 형성 전압들 VFORM START 및 VFORM END는 상기 저항성 스위칭 물질의 항복 전압(BV)에 관련되며, 이것은 항복 전계에 비례한다. 따라서, 상기 형성 전압들은 상기 저항 스위칭 산화물 층의 다른 특성들보다도 두께, 밀도, 조성 및 전체적 품질에 의존할 수 있다. 이와 같이, 이들 전압들은 퇴적 온도 및 ALD 사이클 시간들과 같은 퇴적 파라미터들을 조정함으로써 제어될 수 있다.
상기 RESET 동작을 나타내는 I-V 커브는 전압 축에서 초기 전압 VINIT에서 RESET 개시 전압 VRESET START에 이르는 LRS I-V 부분(46a)을 포함하며, 주어진 전압 변화에 대하여 상대적으로 전류에서의 완만한 감소에 특징이 있다. 상기 RESET 동작을 나타내는 I-V 커브는 전압 축에서 VRESET START에서 VRESET END에 이르는 RESET LRS-대-HRS 전이 I-V 부분(46b)을 더 포함하며, 이것은 주어진 전압 변화에 대하여 상대적으로 전류에서의 급격한 감소에 특징이 있으며, 그 동안에 상기 RRAM 셀은 그것의 상태가 LRS에서 HRS로 변한다. VRESET END에서 VINIT로의 귀환 경로를 나타내는 I-V 커브는 HRS 귀환 경로 I-V 부분(46c)에 의해 표현된다.
상기 SET 동작을 나타내는 I-V 커브는 전압 축에서 초기 전압 VINIT에서 SET 개시 전압 VSET START에 이르는 HRS I-V 부분(44a)을 포함하며, 주어진 전압 변화에 대하여 상대적으로 전류에서의 완만한 증가에 특징이 있다. 본 I-V 부분은 상기 형성 I-V 커브의 상기 유사 I-V 부분보다 누설된다(leaky). 상기 SET 동작을 나타내는 I-V 커브는 전압 축에서 VSET START에서 VSET END에 이르는 SET HRS-대-LRS 전이 I-V 부분(44b)을 더 포함하며, 이것은 주어진 전압 변화에 대하여 상대적으로 전류에서의 급격한 증가에 특징이 있으며, 그 동안에 상기 RRAM 셀은 그것의 상태가 HRS에서 LRS로 변한다. VSET END에서 VINIT로의 귀환 경로를 나타내는 I-V 커브는 LRS 귀환 경로 I-V 부분(44c)에 의해 표현된다.
전술한 바와 같이, 비선형 전류-전압(I-V)은 일부 응용들, 예를 들어 억세스 동작(예를 들어, 쓰기 또는 읽기) 동안에 저지되는 메모리 셀들로부터의 누설 전류를 감소시키는데 유리할 수 있다. 계속하여 도 3을 참조하면, 선택된 비트라인 및 선택된 워드라인을 가로질러 억세스 전압을 인가함으로써 전술한 바와 같은 SET 동작 또는 RESET 동작에 따라 타겟 메모리 셀이 억세스되면, 비선택된 비트라인들 및 비선택된 워드라인들은 상기 비선택된 비트라인들 및 워드라인들을 가로질러 저지 바이어스들을 인가함으로써 저지될 수 있다. 예를 들어, 어레이 구성에 따라서, 상기 I-V 커브들(40)은 SET 동작 동안에 저지된 셀들이 VINIT와 VSET START 사이에 저지 바이어스 VSET INH를 수신할 수 있다는 것을 나타낸다. 유사하게, RESET 동작 동안에 저지된 셀들이 VINIT와 VRESET INH 사이에 저지 바이어스 VRESET INH를 수신할 수 있다. 저지된 셀이 저지된 동안에 흐를 수 있는 누설 전류의 양은 다른 무엇보다도 상기 동작과 관련된 I-V 커브의 비선형성의 정도(degree of nonlinearity)에 의존한다.
본 명세서에서 사용된 바와 같이, 비선형의 정도는 SET 스위칭 전압(예를 들어, VSET START)에서의 상기 RRAM 셀을 통한 전류와, 상기 SET 스위칭 전압의 1/2(예를 들어, VSET START /2)로써 정의될 수 있는 SET 초기 전압에서 상기 RRAM 셀을 통한 전류 사이의 비로써 정의된다. 예시적인 예로써, 만약 상기 SET 초기 전압에서 HRS 상태에서 셀의 전류가 VSET START에서의 전류의 1/1000이라면, 상기 비선형의 정도는 1000일 것이다. 본 예에서, 만약에 HRS에서 저지된 1000개의 셀들이 있다면, 상기 1000개의 셀로부터의 전체 누설은 HRS에서 LRS로 스위칭되는 셀을 통한 전류와 거의 동일할 수 있다. 유사하게, SET 초기 전압에서 LRS 상태에서의 셀의 전류가 VSET START에서의 전류의 1/100이라면, 상기 비선형의 정도는 100일 것이며, HRS에서 저지된 100개의 셀들이 있다면 상기 100개의 셀로부터의 누설은 HRS에서 LRS로 스위칭되는 셀을 통한 전류와 거의 동일할 수 있다. 따라서, 만약 어레이 디자인 룰이 전체 누설 전류가 상기 억세스 전류를 초과하지 않는 것으로 지시하면, 이들 누설 전류들은 주어진 바이어스 계획(scheme) 하에 상기 어레이의 전체 크기를 제한할 수 있다. 유리하게도, 여러 가지 실시예들이 높은 비선형성의 정도를 제공할 수 있다.
도 4a를 참조하면, 일부 실시예들에 따라, 도 1 및 도 2의 RRAM 셀들을 포함하는 스택들의 상세한 내용들이 여기에 개시된다. 도 4a의 RRAM 셀 스택(50)은 도 1 및 도 2에서 평면(4,5)를 따라 취한 RRAM 셀의 단면적을 나타낸다. 상기 RRAM 셀 스택(50)은 제1 전극(16), 제2 전극(14), 및 상기 제1 전극(16)과 상기 제2 전극(14) 사이에 삽입된 저항성 스위칭 스택(100)을 포함한다. 상기 저항성 스위칭 스택(100)은 차례로 원자층 퇴적(ALD)에 의해 형성될 수 있는 닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질(18), 및 또한 ALD에 의해 형성될 수 있는 닉토겐 원소를 포함하는 금속 물질(60)을 포함한다. 상기 저항성 스위칭 물질(18)은 상기 제2 전극(14)과 상기 금속 물질(60) 사이에 삽입된다.
일부 실시예들에서, 상기 닉토겐은 As, Bi, Sb, 및 P로 구성된 그룹으로부터 선택된 원소이다. 일부 특별히 유리한 실시예들에서, 상기 닉토겐은 Sb를 포함한다.
일반적으로, ALD에 의한 막 성장은 흡착된 전구체들의 원자층들 사이의 반응을 통하여 발생한다. 열적 ALD 성장 공정에서, 상기 막 성장은 기판의 온도로부터 전해진 열적 에너지에 의해 구동되는 표면 반응을 통하여 발생한다. 대조적으로, 플라즈마-강화(PE-ALD) 성장 공정에서는, 상기 막 성장은 플라즈마 공정에 의해 적어도 부분적으로 구동된 표면 반응을 통하여 발생한다. 본 명세서에서 사용된 바와 같이, 열적 ALD 공정은 플라즈마의 사용 없이 수행된다. 열적 및 플라즈마 ALD는 상기 저항성 스위칭 물질(18) 및 상기 금속 물질(60)과 같은 여러 가지 피쳐들을 퇴적하기 위해 활용될 수 있는 것이라고 인식할 수 있을 것이다. 그러나 본 명세서에서 기술한 바와 같이, 상기 퇴적을 위한 내용에 따라서, 열적 ALD가 일부 실시예들에서 특별한 장점들을 제공한다.
본 명세서에 기술된 여러 가지 ALD 퇴적들을 위해, 그 위에 퇴적되어 지는 기판 표면은 상기 퇴적 표면 상에 제1 전구체의 흡착과, 이어서 반응 결과물인 "단층(monolayer)"을 형성하기 위해 상호 간에 반응성이 있는 제2 전구체에 의한 상기 흡착된 전구체의 반응을 포함하는 퇴적 사이클을 가지고, 상호 간에 반응성이 있는 전구체들에 교대로 노출될 수 있다. 상기 사이클들(상기 제1 및 제2 전구체들에의 순차적인 노출들)은 반복되며, 상기 단층들은 상기 퇴적된 물질이 전체 원하는 두께에 도달할 때까지 서로의 위에 퇴적된다. 일부 실시예들에서, 상기 교대적 노출은 상기 기판을 수용하는 퇴적 챔버 내로 일시적으로 분리된 펄스들로 전구체들을 유동시킴으로써 달성된다. 일부 실시예들에서, 상기 교대적 노출은 다른 시간들에서 전구체들을 상기 퇴적 챔버 속으로 펄싱하지 않고서, 상기 기판 및/또는 반응기 부품들의 이동에 의해 달성될 수 있다.
일부 실시예들에서, 상기 기판을 전구체에 노출시킨 후에 다른 전구체에 상기 기판을 노출시키기 전에, 상기 기판은 상기 기판의 근처로부터 비흡착된 또는 비반응된 전구체를 제거하기 위한 퍼지 단계로 주어질 수 있다. 이 퍼지는 상기 기판 상으로 불활성 가스의 유동 및/또는 상기 기판 주위에서 대기의 배기에 의해 달성될 수 있다. 예를 들어, 상기 퇴적 챔버는 불활성 가스로 충전되거나 및/또는 진공 펌프로 배기될 수 있다. 상기 퇴적 챔버는 한번에 단일 기판을 수용하도록 설계된 단일 기판 반응기의 일부일 수 있으며, 또는 상기 챔버는 다중의 기판들을 수용할 수 있으며, 예를 들어 상기 챔버는 뱃치(batch) 반응기의 퇴적 챔버일 수 있다.
도 4a에 대해 계속 참조하면, 일부 실시예들에서, 상기 저항성 스위칭 물질(18)은 닉토겐 산화물, 예를 들어 안티몬 할라이드, 안티몬 알콕사이드 또는 안티몬 알킬아민 화합물을 포함하는 안티몬 소오스 또는 전구체를 사용하여 퇴적된 안티몬 산화물을 포함한다. 비제한적인 예들로써, 상기 안티몬 알콕사이드는 Sb(OEt)3일 수 있으며; 상기 안티몬 할라이드 반응물은 SbCl3일 수 있으며; 그리고 상기 안티몬 알킬아민 반응물은 Sb(N(CH32)2)3일 수 있다. 산소 소오스는 예를 들어, 오존일 수 있다. 일부 실시예들에서 상기 산소 소오스는 플라즈마를 포함한다. 일부 실시예들에서 상기 산소 소오스는 물 외의 산소-함유 전구체이다. 사용될 수 있는 Sb 및 산소 반응물들의 상세한 것은 이하에서 기술된다.
일부 실시예들에서, 상기 안티몬 반응물은 안티몬 할라이드를 포함한다. 예를 들어, 상기 안티몬 할라이드는 SbCl3이다. 다른 실시예들에서, 상기 안티몬 할라이드는 SbBr3, SbF3, 또는 SbI3일 수 있다. 일부 실시예들에서 상기 안티몬 할라이드는 적어도 하나의 할라이드 리간드를 포함한다. 일부 실시예들에서 상기 안티몬 할라이드는 SbXzA3 -z이며, 여기서 z는 1 내지 3이며, A는 알킬아민, X와 다른 할라이드, 또는 아민, 시릴(silyl), 알콕사이드 또는 알킬 그룹을 포함하는 리간드이다.
일부 실시예들에서 상기 안티몬 반응물은 안티몬 알콕사이드를 포함한다. 예를 들어, 상기 안티몬 반응물은 Sb(OEt)3를 포함할 수 있다. 일부 실시예들에서 상기 안티몬 반응물은 Sb(OR)3를 포함할 수 있으며, 여기서 R은 선형의(linear), 분기형의(branched), 또는 순환형의(cyclic), 포화형 또는 비포화형의(saturated or unsaturated), C1-C12 알킬 또는 알케닐 그룹이다. 상기 알킬 또는 알케닐은 또한 할로겐들, 아민들, 시릴들 등과 같은 치환기로 치환될 수도 있다. 일부 실시예들에서 상기 안티몬 반응물은 Sb(OR)xA3-x를 포함할 수 있으며, 여기서 x는 1 내지 3이며, R은 선형 또는 분기형의, 또는 순환형의 또는 선형의, 포화형 또는 비포화형의, C1-C12 알킬 또는 알케닐 그룹이다. 상기 알킬 또는 알케닐은 또한 할로겐들, 아민들, 및 시릴들로 치환될 수도 있다. A는 알킬아민, 할라이드, 아민, 시릴, 또는 알킬을 포함하는 리간드이다.
안티몬 산화물이 여기에 기술된 바와 같이, 안티몬 소오스로써 안티몬 할라이드들 또는 안티몬 알콜사이드들을 사용하여 퇴적될 수 있는 반면에, 일부 실시예들에서는 안티몬 알킬아민들 및 안티몬 알킬들과 같은 다른 형태의 안티몬 소오스들이 사용될 수 있다.
일부 실시예들에서, 안티몬 알킬아민들이 사용된다. 상기 안티몬 반응물은 예를 들어 Sb(NR2)xA3-x를 포함할 수 있으며, 여기서 x는 1 내지 3이며, R은 선형의, 분기형 또는 순환형의, 포화형 또는 비포화형의, C1-C12 알킬 또는 알케닐 그룹이다. 일부 실시예들에서 상기 알킬 또는 알케닐은 또한 할로겐들, 아민들, 및 시릴들 등과 같은 치환기들로 치환될 수도 있다. A는 알킬아민, 할라이드, 아민, 시릴, 또는 알킬을 포함하는 리간드일 수 있다. 이런 종류의 전구체의 특정 예는 트리스(디메틸아민)안티몬, Sb(NMe2)3이다. 비제한적인 다른 예들은 C2-C3 변종들이다: Sb(NEt2)3, Sb(NPr2)3 및 Sb(NiPr2)3. Sb(NR2)3에서 R은 선형의 또는 분기형, 환형의 또는 선형의, 포화형 또는 비포화형의, C1-C12 알킬 또는 알케닐 그룹이다. 상기 알킬 또는 알케닐은 또한 할로겐들, 아민들, 및 시릴들 등과 같은 치환기들로 치환될 수도 있다.
사용될 수 있는 다른 형태의 안티몬 화합물들은 화학식 SbRxA3 -x를 갖는 안티몬 알킬들이며, 여기서 x는 1 내지 3이며, R은 선형의, 분기형의, 또는 순환형의, 포화형 또는 비포화형의, C1-C12 알킬 또는 알케닐 그룹이다. 일부 실시예들에서 상기 알킬 또는 알케닐은 또한 할로겐들, 아민들, 및 시릴들 등과 같은 치환기들로 치환될 수도 있다. A는 알킬아민, 할라이드, 아민, 시릴, 또는 알킬을 포함하는 리간드이다.
위에 언급된 안티몬 화합물들의 일부에서 안티몬의 산화수(oxidation state)는 +3(+III)이며, 알콕사이드들, 할라이드들, 알킬들 및 알킬아민들 또는 그 혼합물들 또는 유도체들과 같은 유사한 안티몬 화합물들은 +5(+V)와 같이 다른 안티몬 산화수를 갖는 것을 사용할 수 있다.
일부 실시예들에서, 상기 안티몬 소오스와 반응하기 위한 상기 산소 소오스 물질은 물, 산소, 과산화수소, 과산화수소의 수용액, 오존, 산소 원자, 질소 산화물들, 과산들(peracids)(-O--O--H), 알콜들, 산소-함유 라디칼들 및 그들의 혼합물들로 구성된 그룹으로부터 선택된다. 원격으로(remotely) 또는 인시튜(in situ)로 발생된 플라즈마와 같은 다른 산소 소오스들이 또한 채용될 수 있다.
상기 산소 소오스는 산소와, 질소 또는 아르곤과 같은 불활성 가스의 혼합물일 수도 있다. 일부 실시예들에서, 상기 산소 소오스는 산소-함유 가스 분자일 수도 있다. 일부 실시예들에서 상기 산소-소오스 가스의 산소 함유량은 약 10 내지 25%이다. 따라서, 하나의 산소 소오스는 공기일 수도 있다. 일부 실시예들에서, 상기 산소 소오스는 산소 분자이다. 일부 실시예들에서, 상기 산소 소오스는 활성화된 또는 여기된(excited) 산소 종들을 포함한다.
일부 실시예들에서, 상기 산소 소오스는 오존을 포함한다. 상기 산소 소오스는 순수 오존 또는 오존 화합물, 산소 분자, 및 다른 가스, 예를 들어, 질소 또는 아르곤과 같은 불활성 가스일 수 있다. 오존은 오존 발생기에 의해 생성될 수 있으며, 이것은 가장 바람직하게는 질소와 같은 어떤 종류의 불활성 가스의 도움과 함께, 또는 산소의 도움과 함께 반응 공간 속으로 유입된다. 일부 실시예들에서, 오존은 약 5 체적% 내지 약 40 체적%, 바람직하게는 약 15 체적% 내지 약 25 체적%의 농도로 제공된다. 다른 실시예들에서, 오존은 예를 들어, 아크를 통해 산소 함유 가스를 처리함으로써 반응기 내에 형성된다.
일부 실시예들에서, 산소-함유 플라즈마가 반응기 내에서 형성된다. 일부 실시예들에서, 상기 플라즈마는 상기 기판의 상부 상에서 또는 상기 기판에 아주 근접하여 인시튜로 형성될 수 있다. 다른 실시예들에서, 상기 플라즈마는 원격 플라즈마 발생기에서 상기 반응 챔버의 상류로(upstream) 형성되며, 플라즈마 생성물들은 상기 기판과 접촉하도록 상기 반응 챔버로 향한다. 당업자에게 인식될 수 있는 바와 같이, 원격 플라즈마의 경우에서는, 상기 기판으로의 경로는 전기적으로 중성인 종들을 최대화하고 그리고 상기 기판에 도달하기 전에 이온 생존을 최소화하도록 최적화될 수 있다.
일부 실시예들에서, 물은 산소 소오스로써 사용되지 않는다. 일부 실시예들에서 물은 산소 소오스로써 사용된다. 다른 실시예들에서, 물은 하나 이상의 부가적인 산소 소오스들과 조합하여 사용된다. 물은 상기 부가적인 산소 소오스와 함께 또는 분리하여 제공될 수 있다. 일부 실시예들에서 기판은 오존과 같은 제2 산소 소오스에 노출되기 전에 물에 노출된다. 다른 실시예들에서는, 물에 대한 노출이 오존과 같은 제2 산소 소오스에 대한 노출에 이어서 제공된다.
일부 실시예들에서, 상기 저항성 스위칭 물질(18)은 반화학량론적(sub-stoichiometric) 금속 산화물을 포함할 수 있으며, 이것은 MOx에 의해 표현될 수 있으며, 여기서 M은 닉토겐 금속이며, O는 산소이며, x는 상기 반화학량론적 포화값보다 작은 값을 나타낸다. 예를 들어, 상기 저항성 스위칭 물질(18)이 안티몬 산화물을 포함하는 실시예들에서는 ALD에 의해 퇴적된 상기 안티몬 산화물의 화학량론은 SbOx일 수 있으며, 여기서 x는 약 1 내지 약 3이다. 일부 실시예들에서 상기 안티몬 산화물의 화학량론은 Sb2O3, Sb2O5 또는 그들의 혼합물일 수 있다. 일부 실시예들에서 상기 안티몬 산화물의 화학량론은 Sb2O3 이다. 다른 실시예들에서 상기 안티몬 산화물의 화학량론은 Sb2O5 이다. 일부 실시예들에서 상기 안티몬 산화물의 화학량론은 Sb2O3 및 Sb2O5 의 혼합물이다. 다른 실시예들에서 상기 안티몬 산화물은 상이한 화학량론을 가진다.
상기 저항성 스위칭 물질(18)의 퇴적 온도들은 표면 터미네이션 (termination) 및 관련된 반응물 종들에 의존할 수 있다. 일부 실시예들에서, 상기 온도는 바람직하게는 약 500℃ 이하, 약 450℃ 이하, 약 400℃ 이하, 약 350℃ 이하이다. 일부 실시예들에서 상기 퇴적 온도는 약 50℃ 내지 약 400℃, 또는 약 50℃ 내지 약 350℃ 이다. 예를 들어, SbCl3에 대하여 상기 퇴적 온도는 바람직하게는 약 35℃ 이상, 예를 들어 약 35℃ 내지 약 500℃, 또는 약 50℃ 내지 약 400℃이다. 다른 예에서, Sb(OEt)3에 대하여 상기 퇴적 온도는 바람직하게는 약 상온 이상, 예를 들어 약 상온 내지 약 500℃, 또는 약 20℃ 내지 약 400℃이다.
다른 실시예들에서, 상기 저항성 스위칭 물질(18)은 2012년 10월 11일 출원된 미국 특허 출원번호 제13/649,992호(미국 출원 공개 2013/0095664)에 기술된 것과 같은 다른 조건들 하에서 ALD에 의해 퇴적된 안티몬 산화물을 포함하며, 그것의 전체 개시내용은 참조로서 본 명세서에 통합된다.
일부 실시예들에서, 상기 금속 물질(60)은, 전술한 바와 같이 안티몬 할라이드, 안티몬 알콕사이드 또는 안티몬 알킬아민 화합물을 포함하는, 상기 저항성 스위칭 물질(18)을 형성하기 위해 사용된 것과 유사한 안티몬 소오스를 사용하여 ALD에 의해 퇴적된 안티몬을 포함한다. 본 명세서에 개시된 여러 가지 ALD 공정들에서 사용될 수 있는 전구체들의 예들은 이하에서 기술된다.
일부 실시예들에서, 사용될 수 있는 Sb 전구체들은 SbCl3 및 SbI3와 같은 Sb 할라이드들, Sb(OEt)3와 같은 Sb 알콕사이드들 및 Sb 아미드들을 포함한다.
일부 실시예들에서, 상기 Sb 전구체는 3개의 실리콘 원자들에 결합된 Sb를 가진다. 예를 들어, 이것은 Sb(AR1R2R3)3의 일반 화학식을 가질 수 있으며, 여기서 A는 Si 또는 Ge이며, R1, R2, R3는 하나 이상의 탄소 원자들을 포함하는 알킬 그룹들이다. 상기 R1, R2, 및 R3 알킬 그룹들은 휘발도, 증기압, 유독성 등과 같은 전구체의 원하는 물리적 성질들에 기초하여 각 리간드에서 서로로부터 독립적으로 선택될 수 있다. 일부 실시예들에서, R1, R2, 및/또는 R3는 수소, 알케닐, 알키닐, 또는 아릴 그룹들일 수 있다. 일부 실시예들에서, R1, R2, R3는 N, O, F, Si, P, S, Cl, Br 또는 I와 같은 이종원자들을 함유하는 어떠한 유기 그룹들일 수 있다. 일부 실시예들에서, R1, R2, R3는 할로겐 원자들일 수 있다. 일부 실시예들에서 상기 Sb 전구체는 Sb(SiR1R2R3)3의 일반 화학식을 가지며, 여기서 R1, R2, 및 R3는 하나 이상의 탄소 원자들을 포함하는 알킬 그룹들이다. 일부 실시예들에서, R1, R2, 및/또는 R3는 치환되지 않거나 또는 메틸 또는 에틸 그룹들과 같은 C1-C2 알킬들로 치환될 수도 있다. 상기 R1, R2, 및 R3 알킬 그룹들은 휘발성, 증기압, 유독성 등과 같은 전구체의 원하는 물리적 성질들에 기초하여 각 리간드에서 서로에 독립적으로 선택될 수 있다. 일부 실시예들에서 상기 Sb 전구체는 Sb(SiMe2 tBu)3이다. 다른 실시예들에서 상기 전구체는 Sb(SiEt3)3 또는 Sb(SiMe3)3이다. 보다 바람직한 실시예들에서 상기 전구체는 Sb-Si 결합을 가지며, 보다 바람직하게는 3개의 Si-Sb 결합 구조를 갖는다.
일부 실시예들에서 상기 Sb 전구체는 Sb[A1(X1R1R2R3)3][A2(X2R4R5R6)3][A3(X3R7R8R9)3]의 일반 화학식을 가지며, 여기서 A1, A2,A3는 독립적으로 Si 또는 Ge이 되도록 선택될 수 있으며, R1 ,R2 ,R3 ,R4 ,R5 ,R6 ,R7 ,R8, 및 R9는 알킬, 수소, 알케닐, 알키닐 또는 아릴 그룹들이 되도록 독립적으로 선택될 수 있다. 일부 실시예들에서 R1 ,R2 ,R3 ,R4 ,R5 ,R6 ,R7 ,R8, 및 R9는 N, O, F, Si, P, S, Cl, Br 또는 I와 같은 이종원자들을 함유하는 어떠한 유기 그룹들일 수 있다. 일부 실시예들에서 R1 ,R2 ,R3 ,R4 ,R5 ,R6 ,R7 ,R8, 및 R9는 할로겐 원자들일 수 있다. 일부 실시예들에서 X1, X2, X3는 Si, Ge, N, 또는 O일 수 있다. 일부 실시예들에서 X1, X2, X3는 상이한 원소들일 수 있다. X가 Si인 실시예에서는 Si는 3개의 R 그룹들에, 예를 들어 Sb[Si(SiR1R2R3)3][Si(SiR4R5R6)3][Si(SiR7R8R9)3]에 결합될 것이다. X가 N인 실시예들에서는 질소는 2개의 R 그룹들, Sb[Si(NR1R2)3][Si(NR3R4)3][Si(NR5R6)3]에 단지 결합될 것이다. X가 O인 실시예들에서는, 산소는 하나의 R 그룹, 예를 들어 Sb[Si(OR1)3][Si(OR2)3][Si(OR3)3]에 단지 결합될 것이다. R1 ,R2 ,R3 ,R4 ,R5 ,R6 ,R7 ,R8, 및 R9 그룹들은 휘발성, 증기압, 유독성 등과 같은 전구체의 원하는 물리적 성질들에 기초하여 각 리간드에서 서로에 독립적으로 선택될 수 있다.
일부 실시예들에서, 상기 Sb 전구체는 Sb[Si(SiR1R2R3)3][Si(SiR4R5R6)3][Si(SiR7R8R9)3], Sb[Si(NR1R2)3][Si(NR3R4)3][Si(NR5R6)3], Sb[Si(OR1)3][Si(OR2)3][Si(OR3)3] 및 실리콘과 상기 R그룹들 중의 하나 사이에 이중 결합을 갖는 Sb[SiR1R2][SiR3R4][SiR5R6]으로 구성된 그룹으로부터 선택된다. 다른 실시예들에서 상기 Sb 전구체는: Sb 원자 및 다중 Si 원자들을 포함하는 링형 또는 순환형 구성을 포함하며; 또는 하나보다 많은 Sb 원자를 포함한다. 이들 실시예들에서는 R1 ,R2 ,R3 ,R4 ,R5 , 및 R6 은 알킬, 수소, 알케닐, 알키닐, 또는 아릴 그룹들로 구성된 그룹으로부터 선택된다.
일부 실시예들에서, 상기 Sb 전구체는 위에서 기술한 화학식들에 유사한 화학식을 가지지만, 상기 Si 원자는 리간드(예를 들어 Sb-Si= )에서 R 그룹들 중의 하나에 대한 이중 결합을 가진다. 예를 들어, 상기 전구체 화학식의 부분 구조는 아래에 표현된다.
Figure pat00001
일부 실시예들에서, 상기 전구체는 Si 및 Sb의 다중 원자들을 함유한다. 예를 들어, 하나의 실시예에서 전구체의 부분 구조는 아래에 표현된다.
Figure pat00002
위에 도시된 부분 화학식들에서 상기 Si 및 Sb 원자들은 또한 하나 이상의 R 그룹들에 결합될 수 있다. 일부 실시예들에서, 본 명세서에서 기술된 상기 R 그룹들 중의 어느 것이 사용될 수 있다.
일부 실시예들에서 상기 전구체는 순환형 또는 링형 구조에서 Si-Sb-Si 결합 구조를 함유한다. 예를 들어, 하나의 실시예에서 전구체의 부분 구조는 아래에 표현된다.
Figure pat00003
상기 R 그룹은 알킬, 알케닐, 알키닐, 알킬실릴(alhylsilyl), 알킬아민 또는 알콕사이드 그룹을 포함할 수 있다. 일부 실시예들에서 상기 R 그룹은 치환되거나 분기된다. 일부 실시예들에서 상기 R 그룹은 치환되지 않거나 및/또는 분기되지 않는다. 위에 도시된 부분적 화학식에서 상기 Si 및 Sb 원자들은 또한 하나 이상의 R 그룹들에 결합될 수 있다. 일부 실시예들에서, 여기에서 기술된 상기 R 그룹들 중의 어느 것이 사용될 수 있다.
상기 금속 물질(60)의 퇴적 온도들은 표면 터미네이션 및 관련된 반응물 종들에 의존될 수 있다. 일부 실시예들에서, 상기 온도는 상기 저항성 스위칭 물질(18)을 퇴적하기 위해 사용된 것과 유사하다.
바람직한 실시예에서 상기 Sb층은 제1 Sb 전구체 및 제2 Sb 전구체에 교대로 상기 기판을 노출시킴으로써 형성된다. 상기 제1 Sb 전구체는 SbCl3, SbI3 및 SbI3의 그룹으로부터 선택된다. 상기 제2 전구체는 일반 화학식 Sb(SiR1R2R3)3를 가지며, 여기서 R1 ,R2 및 R3 는 독립적으로 선택된 알킬 그룹들이다. 바람직하게는, 상기 제1 전구체는 SbCl3이며, 제2 전구체는 Sb(SiEt3)3이며, 상기 성장 온도는 80℃ 내지 120℃ 범위이다.
일부 다른 실시예들에서, 상기 금속 물질(60)은, 2012년 9월 17일 출원된 미국 특허출원번호 제13/504,079호(미국 출원공개 2012/0329208)에 개시된 것들과 같은 다른 안티몬 소오스들 및 퇴적 조건들을 사용하여 ALD에 의해 퇴적된 안티몬을 포함하며, 이것의 전체 개시내용은 본 명세서에 참조로써 통합된다.
전술한 바와 같이, 상기 저항성 스위칭 물질(18)은 상기 RRAM 소자의 스위칭 행위를 제어하기 위해 반화학량론적 조성을 가질 수 있다. 예를 들어, 어떤 이론에 속박됨이 없이, 산화물의 반화학량론적 조성은 상기 산화물 내에 대전된 산소 베이컨시들을 발생시키며, 이것들은 상기 RRAM 소자의 스위칭 조건들 하에서 이동할 수 있게 된다. 일부 실시예들에서, 상기 조성은 스위칭 전압, 스위칭 전류 및 데이터 유지와 같은 상기 RRAM 소자의 특정한 스위칭 및 다른 파라미터들을 얻기 위해 조정될 수 있다.
일부 실시예들에서, 저항성 스위칭 행위는 상기 저항성 스위칭 층(18)과 상기 제1 및 제2 전극들 중의 하나 또는 모두 사이에 상기 금속 물질(60)로써 적합한 금속 물질을 형성함으로써 제어될 수 있다. 이들 실시예들에서, 상기 금속 물질(60)은 이어지는 공정들 동안에 또는 소자 동작 동안에 상기 저항성 스위칭 물질(18)과 섞여서 원하는 스위칭 특성들을 제공한다. 일부 실시예들에서, 상기 금속 물질(60)을 형성하는 금속들은 닉토겐 금속들을 포함하며, 이것은 또한 상기 저항성 스위칭 물질(18)의 구성 물질일 수 있다. 다른 실시예들에서, 상기 금속 물질(60)은 다른 무엇보다도 Ni, Hf, Zr, Cu, Ta, Ti, Si, 및 Al을 포함하는 다른 금속들을 포함할 수 있다.
일부 실시예들에서, 상기 저항성 스위칭 물질(18)의 두께는 약 40 nm와 약 1 nm 사이의 범위, 예를 들어 약 20 nm를 가진다. 다른 실시예에서, 상기 저항성 스위칭 물질(18)의 두께는 약 20 nm와 약 1 nm 사이의 범위, 예를 들어 약 10 nm를 가진다. 또다른 실시예에서, 상기 저항성 스위칭 물질(18)의 두께는 약 10 nm와 약 1 nm 사이의 범위, 예를 들어 약 5 nm를 가진다.
일부 실시예들에서, 상기 금속 물질(60)의 두께는 약 40 nm와 약 1 nm 사이의 범위, 예를 들어 약 20 nm를 가진다. 다른 실시예에서, 상기 금속 물질(60)의 두께는 약 20 nm와 약 1 nm 사이의 범위, 예를 들어 약 10 nm를 가진다. 또다른 실시예에서, 상기 금속 물질(60)의 두께는 약 10 nm와 약 1 nm 사이의 범위, 예를 들어 약 5 nm를 가진다.
일부 실시예들에서, ALD, 예를 들어 열적 ALD에 의해 형성될 수 있는 상기 제1 및 제2 전극들(16 및 14) 중의 하나 또는 모두는 약 400℃ 아래의 온도에서 형성된 TiN층을 포함한다. 일부 다른 실시예들에서, 상기 제1 및 제2 전극들(16 및 14) 중의 하나 또는 모두는 약 300℃와 약 400℃ 사이의 온도, 또는 약 300℃와 약 350℃ 사이의 온도에서 ALD, 예를 들어 열적 ALD에 의해 형성된 TiN층을 포함한다.
일부 실시예들에서, 열적 ALD에 의해 형성될 수 있는 상기 제1 및 제2 전극들(16 및 14) 중의 하나 또는 모두는 약 1 nm 내지 약 100 nm 사이의 두께를 갖는 TiN층을 포함한다. 일부 다른 실시예들에서, 상기 제1 및 제2 전극들(16 및 14) 중의 하나 또는 모두는 약 5 nm 내지 약 50 nm 사이의 두께를 갖는 TiN층을 포함한다. 또다른 실시예들에서, 상기 제1 및 제2 전극들(16 및 14) 중의 하나 또는 모두는 약 5 nm 내지 약 30 nm 사이의 두께, 예를 들어 10 nm의 두께를 갖는 TiN층을 포함한다.
동작에서, 상기 제1 및 제2 전극들(14, 16)은 제1 및 제2 패드들(62,64)에 전기적으로 연결될 수 있다. 제1 및 제2 패드들(62, 64)에 대한 상대적 바이어싱(relative biasing)은 상기 금속 물질(60)이 상기 저항성 스위칭 물질(18)과 상기 제2 전극(14) 사이에, 또는 상기 저항성 스위칭 물질(18)과 상기 제2 전극(18) 사이에 삽입되었는 지 여부에 의존할 수 있다. 상기 금속 물질(60)이 상기 저항성 스위칭 물질(18)과 섞이는 일부 실시예들에서, 상기 형성 또는 상기 SET 동작은 상기 제1 전극(16)이 각기 포지티브 펄스들 VFORM(66) 및 VSET(70)을 사용하여 상기 제2 전극(14)에 대하여 포지티브하게 바이어스되는 바이어싱 조건 하에 수행될 수 있으며, 상기 RESET 동작은 네가티브 펄스 VRESET(68)을 사용하여 수행될 수 있다. 어떠한 이론에 구속됨이 없이, 이러한 바이어싱 계획(scheme)은 상기 제1 전극(16) 측으로부터 상기 제2 전극(14) 측을 향하여 유래할 수 있는 금속 원자들 또는 산소 베이컨시들의 순 이동(net movement), 상기 제2 전극(14) 측으로부터 상기 제1 전극(16) 측으로 향하는 산소 원자들의 순 이동, 또는 반대 방향들에서 금속 원자들 및 산소 원자들 모두의 순 이동을 일으킬 수 있다. 이와 관련하여, 도 1 및 도 2에서 선택된 집적화 계획에 따라서, 도 4a에 도해된 바와 같이 상기 제1 저항성 스위칭 물질(18)과 상기 제1 전극(16) 사이에 삽입된 상기 금속 물질(60)을 갖는 것, 또는 상기 저항성 스위칭 물질(18)과 상기 제2 전극(14) 사이에 삽입된 상기 금속 물질(60)을 갖는 것이 유리할 수 있다. 상기 저항성 스위칭 물질(18)과 상기 제2 전극(14) 사이에 삽입된 상기 금속 물질(60)을 갖는 후자의 구성에서는, 상기 펄스들 VFORM(66), VSET(70) 및 VRESET(68)은 도 4a에서 보여지는 것들과 반대 극성들로 바이어스될 수도 있다.
도 4b 내지 4d에서, 일부 실시예들에 따라 동작 동안에 상기 저항성 스위칭 스택(100)에 대한 물리적 변화들이 기술된다. 도 4b는 일부 실시예들에 따라 도 4a의 RRAM 셀의 미형성된(unformed) RRAM 셀 스택(50a)의 단면도를 보여준다. 도 4a와 유사하게, 상기 미형성된 RRAM 셀 스택(50a)은 제1 전극(16), 제2 전극(14), 및 저항성 스위칭 스택(100)을 포함할 수 있으며, 상기 저항성 스위칭 스택(100)은 원자층 퇴적(ALD)에 의해 형성된 닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질(18a)과, ALD에 의해 형성된 닉토겐 원소를 포함하는 금속 물질(60)을 포함하며, 여기서 상기 저항성 스위칭 스택(100)은 상기 제1 전극(16)과 상기 제2 전극(14) 사이에 삽입되며, 상기 저항성 스위칭 물질(18a)은 상기 제1 전극(16)과 상기 금속 물질(60) 사이에 삽입된다. 도 4b의 미형성된 RRAM 셀 스택(50a)은 실질적으로 국부화된 도전 경로들 없이 상대적으로 동종의 저항성 스위칭 물질(18a)에 의해 특징지어질 수 있다. 예를 들어, 상이한 면적들을 갖는 미형성된 RRAM 셀 스택들(50a)은 스위칭 바이어스들 VFORM(66), VSET(70) 및 VRESET(68)보다 작은 적절한 읽기 바이어스 하에 상대적으로 일정한 전류 밀도를 표시할 수 있다.
도 4c는 일부 실시예들에 따라 도 4a의 RRAM 셀의 형성된 대로(as-formed) 또는 셋트된 대로(as-SET)의 RRAM 셀 스택(50b)의 단면도를 보여준다. 즉, 상기 형성된 대로 또는 셋트된 대로의 RRAM 셀 스택(50b)은 도 4a에 도해된 바와 같이 펄스들 VFORM(66) 및 VSET(70)을 수신한 후의 상기 RRAM 셀 스택(50a)을 나타낼 수 있다. 도 4b와 유사하게, 상기 형성된 대로 또는 셋트된 대로의 RRAM 셀 스택(50b)은 제1 전극(16), 제2 전극(14), 및 저항성 스위칭 스택(100)을 포함할 수 있으며, 상기 저항성 스위칭 스택(100)은 원자층 퇴적(ALD)에 의해 형성된 닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질(18b)과, ALD에 의해 형성된 닉토겐 원소를 포함하는 금속 물질(60)을 포함하며, 여기서 상기 저항성 스위칭 스택(100)은 상기 제1 전극(16)과 상기 제2 전극(14) 사이에 삽입된다. 상기 금속 물질(60)은 상기 제1 전극(16)과 상기 저항성 스위칭 물질(18) 사이에 삽입된다. 부가적으로, 상기 형성된 대로 또는 셋트된 대로의 RRAM 셀 스택(50b)은 바이어스된 펄스들 VFORM(66) 및 VSET(70) 하에서 도 4b의 상대적으로 동종의 저항성 스위칭 물질(18a) 내에서 발달한 상기 저항성 스위칭 물질(18a) 내에 국부화된 도전 경로(72)를 포함할 수 있다. 어떤 이론에 구속됨이 없이, 상기 국부화된 도전 경로(72)는 여러 이유들로 발달할 수 있다고 인식될 수 있을 것이다. 예를 들어, 상기 국부화된 도전 경로(72)는 보다 작은 저항성 스위칭 물질 두께 및/또는 상기 저항성 스위칭 물질(18a)과 상기 금속 물질(60) 사이의 상대적으로 급격한(sharp)경계 및/또는 상기 저항성 스위칭 물질(18a)과 상기 제2 전극(14) 사이의 상대적으로 급격한 경계로 인하여 전계가 강화될 수 있는 국부화된 영역에서 개시될 수 있다.
일부 실시예들에서, 상기 국부화된 도전 경로(72)는 상기 벌크 저항성 스위칭 물질(18b)와 실질적으로 다른 국부화된 화학양론을 가질 수 있다. 예를 들어, 도 4c의 상기 저항성 스위칭 물질(18b)이 MOx로 표현되고, 여기서 M은 닉토겐 금속, O는 산소, x는 상기 화학양론 포화값과 동일하거나 작은 값을 나타낸다면, 상기 국부화된 도전 경로(72)는 MOy로 표현되고, y는 x보다 예를 들어, 10% 이상까지 실질적으로 적다. 어떠한 이론에 구속됨이 없이, 상기 국부화된 도전 경로(72)와 상기 벌크 저항성 스위칭 물질(18b) 사이의 조성에서의 이러한 차이들은, 상기 도전 경로(72) 및 그 둘러싸는 영역들 속으로 및/또는 그로부터 벗어나는, 금속 원자들 또는 이온들의 이동들, 산소 원자들 또는 이온들의 이동들, 산소 베이컨시들의 이동, 또는 이들의 어떠한 조합과 연관될 수 있다.
일부 실시예들에서, 도 4b의 상기 셋트된 대로의 RRAM 셀 스택(50b)은 상기 국부화된 도전 경로(72)를 통한 상대적으로 국부화된 도전에 의해 전기적으로 특징지어질 수 있다. 예를 들어, 상이한 면적들을 갖는 셋트된 대로의 RRAM 셀 스택(50b)은 스위칭 바이어스들 보다 작은 적절한 읽기 바이어스 하에서 상대적으로 일정한 전류를 표시할 수 있다.
일부 실시예들에서, 도 4b의 상기 형성된 대로 또는 셋트된 대로의 RRAM 셀 스택(50b)은 상대적으로 선형의 전류-전압(I-V) 관계를 갖는 상대적으로 오믹(Ohmic) 도전에 의해 전기적으로 특징지어질 수 있다. 다른 실시예들에서, 도 4b의 상기 형성된 대로 또는 셋트된 대로의 RRAM 셀 스택(50b)은 상대적으로 비선형의 전류-전압(I-V) 관계를 갖는 상대적으로 비오믹(non Ohmic) 도전에 의해 전기적으로 특징지어질 수 있다. 예를 들어, 상기 I-V 관계는 지수적(exponential) 또는 거듭제곱적(power-law) 관계를 가질 수 있다.
도 4c가 특별한 형상을 갖는 단일의 국부화된 도전 경로(72)를 묘사하고 있지만, 표현은 단지 예시적 목적을 위한 것이며, 실제 구성은 다를 수 있다는 것은 이해될 수 있을 것이다. 예를 들어, 일부 실시예들에서, 도 4c의 셋트된 대로의 RRAM 셀 스택(50b)은 다중의 국부화된 도전 경로들(72)을 가질 수 있다. 부가적으로, 상기 형상은 임의의 형태를 취할 수 있다. 대안적으로, 상기 도전 경로는 비국부화되고, 전체 셀 면적 위로 연장될 수 있다.
도 4d는 일부 실시예들에 따라 도 4a의 RRAM 셀의 리셋트된 대로(as-RESET)의 RRAM 셀 스택(50c)의 단면도를 보여준다. 즉, 상기 리셋트된 대로의 RRAM 셀 스택(50c)은 펄스 VRESET(68)을 수신한 후의 도 4c의 상기 이전에 형성된 또는 셋트된 RRAM 셀 스택(50b)을 나타낼 수 있다. 도 4c와 유사하게, 상기 리셋트된 대로의 RRAM 셀 스택(50c)은 제1 전극(16), 제2 전극(14), 및 저항성 스위칭 스택(100)을 포함할 수 있으며, 상기 저항성 스위칭 스택(100)은 원자층 퇴적(ALD)에 의해 형성된 닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질(18c)과, ALD에 의해 형성된 닉토겐 원소를 포함하는 금속 물질(60)을 포함하며, 여기서 상기 저항성 스위칭 스택(100)은 상기 제1 전극(16)과 상기 금속 물질(60) 사이에 삽입된다. 부가적으로, 상기 리셋트된 대로의 RRAM 셀 스택(50c)은 바이어스된 펄스 VRESET(68) 하에서 도 4c의 상대적으로 동종의 저항성 스위칭 물질(18b) 내에서 발달한 상기 저항성 스위칭 물질(18c) 내에 국부화된 도전 경로(74)를 포함할 수 있다. 바이어스된 펄스들 VRESET(68) 하에서, 도 4c의 이미 셋트된 RRAM 셀 스택(50b)의 상기 국부화된 도전 경로(72)는 도 4c의 상기 국부화된 도전 경로(72)와 다른 국부화된 도전 경로(74)가 될 수 있다. 도 4c의 상기 국부화된 도전 경로(72)와는 다른 상기 국부화된 도전 경로(74)는 여러 이유들로 발달할 수 있다고 인식될 것이다. 예를 들어 상기 국부화된 도전 경로(72)는 도 4d에서 도해된 바와 같이 갭 영역(76)의 형성에 기인하여 불연속적으로 될 수 있다. 부가적으로, 상기 국부화된 도전 경로(74) 자체는 도 4c의 상기 국부화된 도전 경로(72)에 비하여 덜 도전성으로 될 수 있다.
일부 실시예들에서, 도 4c의 상기 국부화된 도전 경로(72)와 유사하게, 상기 국부화된 도전 경로(74)는 상기 벌크 저항성 스위칭 물질(18c)와 실질적으로 다른 국부화된 화학양론을 가질 수 있다. 예를 들어, 상기 국부화된 도전 경로(74)의 화학양론은 MOz로 표현될 수 있으며, 여기서 z는 MOx로 표현된 상기 벌크 저항성 스위칭 물질(18c)의 x보다 예를 들어, 10% 이상까지 실질적으로 적다.
부가적으로, 도 4d의 상기 국부화된 도전 경로(74)는 조성, 형상, 및 치수들에 관하여 도 4c의 상기 국부화된 도전 경로(72)에 관하여 실질적으로 변경될 수도 있다.
어떠한 이론에 구속됨이 없이, 상기 갭 영역(76)의 형성은 상기 갭 영역(76)의 속으로 및/또는 이로부터 벗어나는 금속 원자들 또는 이온들의 이동들, 산소 원자들 또는 이온들의 이동들, 산소 베이컨시들의 이동, 또는 이들의 어떠한 조합과 관련되어 있을 수 있다. 부가적으로, 갭 영역(76)의 화학양론은 상기 벌크 저항성 스위칭 물질(18c)의 그것과 상기 국부화된 도전 경로(74)의 그것 사이일 수 있다.
일부 실시예들에서, 도 4c의 상기 셋트된 대로의 RRAM 셀 스택(50b)과 유사하게, 도 4d의 상기 리셋트된 대로의 RRAM 셀 스택(50c)은 상기 국부화된 도전 경로(74)를 통한 그리고 상기 갭 영역(76)을 통한 상대적으로 국부화된 도전에 의해 전기적으로 특징지어질 수 있다. 예를 들어, 상이한 면적들을 갖는 리셋트된 대로의 RRAM 셀 스택(50c)은 스위칭 바이어스들 보다 작은 적절한 읽기 바이어스 하에서 상대적으로 일정한 전류를 표시할 수 있다.
일부 실시예들에서, 도 4d의 상기 리셋트된 대로의 RRAM 셀 스택(50c)은 상대적으로 비선형의 전류-전압(I-V) 관계에 의해 전기적으로 특징지어질 수 있다. 일부 실시예들에서, 상기 리셋트된 대로의 RRAM 셀 스택(50c)의 비선형성의 정도는 도 4c의 셋트된 대로의 RRAM 스택(50b)에 비하여 실질적으로 높을 수 있다.
도 4d가 특별한 형상을 갖는 단일의 국부화된 도전 경로(74)를 묘사하고 있지만, 표현은 단지 예시적 목적을 위한 것이며, 실제 구성은 다를 수 있다는 것은 이해될 수 있을 것이다. 예를 들어, 일부 실시예들에서, 도 4d의 리셋트된 대로의 RRAM 셀 스택(50c)은 다중의 국부화된 도전 경로들(74)을 가질 수 있다. 부가적으로, 상기 형상은 임의의 형태를 취할 수 있다. 대안적으로, 상기 도전 경로는 비국부화되고, 전체 셀 면적 위로 연장될 수 있다.
다시 도 4a를 참조하면, 여전히 다른 실시예들, 예를 들어 닉토겐 및 상기 닉토겐과 다른 금속의 혼합물 또는 합금을 포함하는 금속 물질(60)을 갖는 실시예들이 가능하다. 이들 실시예들의 일부에서, 도 4a의 상기 RRAM 셀 스택(50)은 제1 전극(16), 제2 전극(14) 및 상기 제1 전극(16)과 제2 전극(14) 사이에 삽입된 저항성 스위칭 스택(100)을 포함한다. 상기 저항성 스위칭 스택(100)은 차례로 원자층 퇴적(ALD), 예를 들어 열적 ALD에 의해 형성될 수 있는 산화물을 포함하는 저항성 스위칭 물질(18), 및 As, Bi, Sb, 및 P로 구성된 그룹으로부터 선택된 닉토겐 및 상기 닉토겐과 다른 금속을 포함하는 금속 물질(60)을 포함한다. 상기 금속 물질(60)은 ALD, 예를 들어 열적 ALD에 의해 형성될 수 있다. 상기 금속 물질(60)은 도해된 실시예에서 상기 저항성 스위칭 물질(18)과 제1 전극(16) 사이에 삽입된다. 그러나 다른 실시예들에서, 상기 금속 물질(60)은 상기 저항성 스위칭 물질(18)과 제2 전극(14) 사이에 삽입될 수 있다.
일부 실시예들에서, 상기 저항성 스위칭 물질(18)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 질코늄 산화물, 탄탈륨 산화물, 티타늄 산화물, 닉토겐 산화물, 또는 이들의 혼합물들 또는 조합들로 구성된 그룹으로부터 선택된 금속 산화물을 포함한다. 일부 실시예들에서, 상기 금속 산화물은 상기 닉토겐 또는 상기 금속층(60) 내에 포함된 상기 금속 원소를 포함한다. 일부 다른 실시예들에서, 상기 금속 산화물은 상기 금속층(60) 내에 포함되지 않은 금속 원소들을 포함한다. 일부 실시예들에서, 상기 저항성 스위칭 물질(18)은 닉코겐 산화물, 예를 들어 전술한 방법들 중의 어느 것을 사용하여 퇴적된 Sb2O3 또는 Sb2O5를 포함한다. 일부 다른 실시예들에서, 상기 저항성 스위칭 물질(18)은 HfO2를 포함하며, 예를 들어 전구체들로써 HfCl4 및 H2O를 사용하여 열적 ALD에 의해 퇴적된다. 일부 실시예들에서, HfO2를 포함하는 상기 저항성 스위칭 물질(18)은 산소 전구체들로써 오존 및/또는 H2O와 함께 Hf의 전구체들로써 TEMAHf 또는 그 유도체들을 사용하여 열적 ALD에 의해 퇴적된다. 일부 실시예들에서, 상기 저항성 스위칭 물질(18)은 Al2O3를 포함하며, 예를 들어 전구체들로서 TMA 및 H2O를 사용하여 열적 ALD에 의해 퇴적된다. 다른 실시예들에서, 상기 저항성 스위칭 물질(18)은 ZrO2를 포함하며, 전구체들로써 예를 들어 ZrCl4 및 H2O를 사용하여 열적 ALD에 의해 퇴적된다. 또다른 실시예들에서, ZrO2를 포함하는 상기 저항성 스위칭 물질(18)은 산소 전구체들로써 오존 및/또는 H2O와 함께 Zr의 전구체들로써 예를 들어 TEMAZr 또는 그 유도체를 사용하여 열적 ALD에 의해 퇴적된다.
닉토겐 및 상기 닉토겐과 다른 금속을 포함하는 금속 물질(60)을 갖는 일부 실시예들에서, 상기 금속 물질(60)은 물질들의 합금, 혼합물 또는 조합일 수 있는 MxNy로 표현되며, M은 As, Bi, Sb 및 P로 구성된 그룹으로부터 선택된 닉토겐을 나타내며, x는 상기 물질 내에서 상기 닉토겐의 상대적 분율(예를 들어, x+y=1에서 0<x<1)을 나타낸다. N은 금속을 나타내며, 상기 금속은 Sc, Y, La, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Co, Ni, Cu, Ag, Au, Zn, Cd, Hg, Al, Ga, In, Si, Ge, Sn, Pb, Se 및 Te로 구성된 그룹으로부터 선택되며, y는 상기 물질 내에서 상기 금속의 상대적 분율(예를 들어, x+y=1에서 0<y<1)을 나타낸다. 일부 다른 실시예들에서, 상기 금속 물질(60)이 닉토겐, 금속 및 제2 내지 제n 금속들을 가지도록, 여기서 상기 금속 및 제2 내지 제n 금속들은 Sc, Y, La, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Co, Ni, Cu, Ag, Au, Zn, Cd, Hg, Al, Ga, In, Si, Ge, Sn, Pb, Se 및 Te로 구성된 그룹으로부터 선택된 상이한 금속들이며, 상기 금속 물질(60)은 어떠한 적합한 수의 부가적인 금속들을 가질 수 있다. 특별한 실시예들에서, 상기 금속 물질(60)은 합금들 SbxHfy 또는 SbxAly 중의 하나를 포함한다. 이론에 제한받음이 없이, Sb와 같은 닉토겐을 상기 금속과 결합하는 것은 상기 금속 물질(60)의 열적 안정성을 증가시킬 수 있으며, 이것은 제조 수율 및 상기 금속 물질을 사용하는 저항성 메모리들의 장기간 신뢰성을 향상시킬 수 있다고 믿어진다.
다시 도 4a를 참조하면, 닉토겐 및 상기 닉토겐과 다른 금속을 포함하는 금속 물질(60)을 갖는 일부 실시예들에서, 상기 RRAM 셀 스택(50)은 기판을 제공하는 단계 및 상기 기판 상에 바닥 전극(도 4에서 제2 전극(14))을 제공하는 단계를 포함하는 방법을 사용하여 제조될 수 있다. 상기 방법은 부가적으로 예를 들어, 상기 바닥 전극(14) 위로 원자층 퇴적을 통하여 상기 저항성 스위칭 물질(18)을 형성하는 단계를 포함하며, 여기서 상기 저항성 스위칭 물질(18)은 산화물을 포함한다. 상기 방법은 부가적으로 상기 저항성 스위칭 물질(18) 상에 원자층 퇴적을 통하여 상기 금속층(60)을 퇴적하는 단계를 포함하며, 여기서 상기 금속층(60)은 상기 닉토겐 및 상기 금속을 포함한다. 상기 방법은 상기 금속층(60)이 접촉하고 상기 저항성 스위칭 물질(18)과 상부 전극(도 4a에서의 제1 전극(16)) 사이에 삽입되도록 상기 금속층(60) 상에 상부 전극을 형성하는 단계를 더 포함한다. 전술한 바와 같이, 상기 저항성 스위칭 물질(18)과 상기 금속층(60) 중의 하나 또는 모두는 열적 ALD를 사용하여 퇴적될 수 있다. 유사한 물질들에 대한 온도 및 노출 조건들과 같은 퇴적 파라미터들이 전술한 것들과 유사할 수 있다.
일부 실시예들에서, 상기 금속층(60)을 퇴적하는 단계는 닉토겐 할라이드들, 닉토겐 알콕사이드들, 닉토겐 알킬아미드들, 닉토겐 알킬아민들 및 닉토겐 알킬실릴들로 구성된 그룹으로부터 선택된 닉토겐-함유 전구체에 상기 기판을 노출시키는 단계를 포함하며, 그리고 상기 기판을 금속-함유 반응물에 노출시키는 단계를 더 포함한다. 예를 들어, 상기 금속층을 퇴적하는 단계는 그 위에 형성된 상기 바닥 전극(도 4a에서의 제2 전극(14))을 갖는 상기 기판을 Sb 할라이드들, Sb 알콕사이드들, Sb 알킬아미드들, Sb 알킬아민들 및 Sb 알킬실릴들로 구성된 그룹으로부터 선택된 하나 이상의 닉토겐-함유 반응물들에 노출시키는 단계를 포함하며, 상기 기판을 상기 금속의 할라이드들, 상기 금속의 알콕사이드들, 상기 금속의 알킬아미드들, 상기 금속의 알킬아민들 및 상기 금속의 알킬실릴들로 구성된 그룹으로부터 선택된 하나 이상의 금속-함유 반응물들에 노출시키는 단계를 더 포함한다. 일부 실시예들에서, 상기 기판을 닉토겐-함유 전구체에 노출시키는 단계는 뒤에, 예를 들어 바로 뒤에 금속-함유 전구체에 기판을 노출시키는 단계가 뒤따른다. 일부 다른 실시예들에서, 상기 기판을 닉토겐-함유 전구체에 노출시키는 단계는 상기 기판을 금속-함유 전구체에 노출시키는 단계에 선행, 예를 들어 바로 선행한다. 일부 실시예들에서는, 상기 기판을 닉토겐-함유 전구체에 노출시키는 단계는 뒤에, 예를 들어 바로 뒤에 상기 기판을 산소-함유 전구체에 노출시키는 단계가 뒤따른다. 일부 다른 실시예들에서, 상기 기판을 금속-함유 전구체에 노출시키는 단계는 뒤에, 예를 들어 바로 뒤에 상기 기판을 산소-함유 전구체에 노출시키는 단계가 뒤따른다. 바로 뒤에 뒤따르는("immediately" followed by) 또는 선행하는(precedes)에 의해, 이것은 상기 참조된 전구체가 각기 상기 기판이 노출되는 바로 다음 전구체 또는 바로 마지막 전구체이다라는 것을 의미한다.
일부 실시예들에서, 상기 저항성 스위칭 물질(18)이 상기 저항성 스위칭 물질(18)을 형성하는 단계와 상기 금속층(60)을 형성하는 단계 사이에서 상기 기판 온도를 실질적으로 증가 또는 감소하게 함이 없이 인시튜로(예를 들어, 동일한 공정 챔버 내에서) 형성될 수 있도록, 상기 저항성 스위칭 물질(18)을 형성하는 단계는 상기 금속층(60)이 형성되는 온도에 대응하는 온도에서 유리하게 수행될 수 있다. 일부 실시예들에서, 상기 대응하는 온도는 약 100℃ 내지 약 400℃ 사이, 약 150℃ 내지 약 350℃ 사이, 또는 약 200℃ 내지 약 300℃ 사이이다.
일부 실시예들에서, 예를 들어 나노적층물의 저항성 스위칭 물질을 형성하기 위해 하나보다 많은 금속층(60) 및/또는 하나보다 많은 저항성 스위칭 물질(18)이 상기 저항성 스위칭 스택(100) 내에 형성될 수도 있다. 일부 실시예들에서, 하나 이상의 금속층(60)이 저항성 스위칭 물질(18)에 의해 삽입될 수 있으며, 상기 저항성 스위칭 물질(18)에 대한 도펀트들로써 역할을 할 수 있다. 일부 실시예들에서, 상기 저항성 스위칭 스택(100)은 교대하는 금속층(60) 및 저항성 스위칭 물질(18)을 포함하는 나노적층물을 포함한다.
하나보다 많은 금속층(60)이 있는 실시예들에서는, 상기 금속층들(60)은 약 5 nm 내지 약 0.2 nm 사이, 약 3 nm 내지 약 0.3 nm 사이, 약 1 nm 내지 약 0.5 nm 사이의 두께를 가질 수 있다. 하나보다 많은 저항성 스위칭 물질(18)이 있는 실시예들에서는, 상기 저항성 스위칭 물질(18)은 약 20 nm 내지 약 0.2 nm 사이, 약 10 nm 내지 약 0.3 nm 사이, 약 5 nm 내지 약 0.5 nm 사이의 두께를 가질 수 있다.
일부 실시예들에서, 상기 저항성 스위칭 스택(100)은 교대하는 금속층(60) 및 저항성 스위칭 물질(18)을 포함하는 나노적층물을 포함하며, 여기서 상기 금속층들(60) 및/또는 상기 저항성 스위칭 물질들(18)은 상기 저항성 스위칭 스택(100)이 저항성 스위칭 스택(100)의 두께에 걸쳐서 금속 농도에서 퇴적된 대로의 구배(gradient)를 가지도록, 상기 저항성 스위칭 스택(100)의 두께에 걸쳐서 변하는 두께들을 가진다. 일부 실시예들에서, 상기 금속층들(60) 또는 상기 저항성 스위칭 물질들(18) 중의 하나의 두께들이 상기 저항성 스위칭 스택(100)의 두께에 걸쳐서 변화되며, 반면에 일부 다른 실시예들에서는 상기 금속층들(60) 또는 상기 저항성 스위칭 물질들(18) 중의 모두의 두께들이 상기 저항성 스위칭 스택(100)의 두께에 걸쳐서 변화된다. 일부 실시예들에서, 상기 금속의 농도에서의 구배는 상기 농도 프로파일의 최대값과 최소값 사이의 차이가 1%, 5% 또는 10%를 초과하도록 상기 저항성 스위칭 스택(100)의 두께에 걸쳐서 존재한다.
또다시 도 4a를 참조하면, 여전히 다른 실시예들이 가능하다. 예를 들어, 일부 실시예들에서, 상기 저항성 스위칭 물질(18)은 상기 금속 물질(60)의 산화에 의해 적어도 부분적으로 형성된다. 이들 실시예들의 일부에서, 전술한 일부 실시예들과 유사하게, 도 4a의 RRAM 셀 스택(50)은 제1 전극(16), 제2 전극(14) 및 제1 전극(16)과 제2 전극(14) 사이에 삽입된 저항성 스위칭 스택(100)을 포함한다. 상기 저항성 스위칭 스택(100)은 차례로 저항성 스위칭 물질(18) 및 As, Bi, Sb 및 P로 구성된 그룹으로부터 선택된 닉토겐을 포함하는 금속 물질(60)을 포함한다. 또한 전술한 일부 실시예들과 유사하게, 상기 금속 물질(60)은 상기 닉토겐과 다른 금속, 예를 들어 Sc, Y, La, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Co, Ni, Cu, Ag, Au, Zn, Cd, Hg, Al, Ga, In, Si, Ge, Sn, Pb, Se 및 Te로 구성된 그룹으로부터 선택된 금속을 부가적으로 포함할 수 있다. 상기 금속 물질(60)은 도해된 실시예에서와 같이 상기 저항성 스위칭 물질(18)과 제1 전극(16) 사이에 삽입될 수 있으며, 또한 상기 저항성 스위칭 물질(18)과 제2 전극(14) 사이에 삽입될 수도 있다.
계속하여 도 4a를 참조하면, 상기 저항성 스위칭 물질(18)이 금속 물질(60)의 산화에 의해 적어도 부분적으로 형성되는 일부 실시예들에 따르면, 상기 RRAM 셀 스택(50)은 기판을 제공하는 단계 및 상기 기판 상에 제1 전극(16)을 제공하는 단계를 포함하는 방법을 사용하여 제조될 수 있다. 상기 방법은 부가적으로 예를 들어, 상기 제1 전극(16) 위로 원자층 퇴적을 통하여 상기 금속층(60)을 퇴적하는 단계를 포함하며, 여기서 상기 금속층(60)은 As, Bi, Sb 및 P로 구성된 그룹으로부터 선택된 닉토겐을 포함한다. 원자층 퇴적을 통하여 상기 금속층(60)을 형성하는 단계는 전술한 일부 실시예들과 유사하게 상기 닉토겐과 다른 금속을 퇴적하는 단계를 더 포함할 수 있다. 상기 닉토겐 및/또는 상기 닉토겐과 다른 다른 금속 중의 하나 또는 모두는 열적 ALD를 사용하여 퇴적될 수 있다. 상기 방법은 상기 저항성 스위칭 물질(18)이 상기 닉토겐을 포함하는 산화물을 포함하도록, 일부 실시예들에서는 상기 닉토겐과 다른 상기 금속을 더 포함하도록, 상기 금속층(60)의 적어도 일부를 산화시킴으로써 상기 저항성 스위칭 물질(18)을 형성하는 단계를 부가적으로 포함한다. 일부 실시예들에서, 닉토겐 전구체 및 산소 전구체에 대한 노출들의 비율들은 시간이 지남에 따라 변할 수 있으며, 대부분 닉토겐인 및/또는 닉토겐과 금속인 층(60)은 닉토겐-함유 전구체 및 산소-함유 전구체에 대하여 상기 기판의 동일한 노출들과 함께 화학양론적 닉토겐 산화물인 층(18)으로 점차적으로 변화한다. 상기 방법은 상기 저항성 스위칭 물질(18) 위로, 예를 들어 상기 저항항 스위칭 물질(18) 상에 제2 전극(14)을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 상기 금속층(60)을 퇴적하는 단계는 닉토겐 할라이드들, 닉토겐 알콕사이드들, 닉토겐 알킬아미드들, 닉토겐 알킬아민들 및 닉토겐 알킬실릴들로 구성된 그룹으로부터 선택된 닉토겐-함유 전구체에 상기 기판을 노출시키는 단계를 포함하며, 그리고 상기 기판을 금속-함유 반응물에 노출시키는 단계를 더 포함한다. 예를 들어, 상기 금속층을 퇴적하는 단계는 그 위에 형성된 상기 제1 전극(16)을 갖는 상기 기판을 Sb 할라이드들, Sb 알콕사이드들, Sb 알킬아미드들, Sb 알킬아민들 및 Sb 알킬실릴들로 구성된 그룹으로부터 선택된 하나 이상의 닉토겐-함유 반응물들에 노출시키는 단계를 포함한다. 상기 금속층(60)을 퇴적하는 단계는, 상기 기판을 상기 금속의 할라이드들, 상기 금속의 알콕사이드들, 상기 금속의 알킬아미드들, 상기 금속의 알킬아민들 및 상기 금속의 알킬실릴들로 구성된 그룹으로부터 선택된 하나 이상의 금속-함유 반응물들에 노출시키는 단계를 더 포함한다. 일부 실시예들에서, 상기 기판을 닉토겐-함유 전구체에 노출시키는 단계는 뒤에, 예를 들어 바로 뒤에 금속-함유 전구체에 기판을 노출시키는 단계가 뒤따른다. 일부 다른 실시예들에서, 상기 기판을 닉토겐-함유 전구체에 노출시키는 단계는 상기 기판을 금속-함유 전구체에 노출시키는 단계에 선행, 예를 들어 바로 선행한다.
상기 저항성 스위칭 물질(18)이 상기 금속 물질(60)을 산화시킴으로써 적어도 부분적으로 형성되는 일부 실시예들에서, 상기 저항성 스위칭 물질(18)은 상기 금속층(60)을 산화 반응물에 노출시킴으로써 형성된다. 상기 산화 반응물의 예시들은 예를 들어, 오존(O3), 산소 분자(O2), 산소 라디칼들, 물(H2O) 또는 이들의 조합을 포함한다. 유리하게도, 일부 실시예들에서, 상기 금속층(60)은 상기 저항성 스위칭 물질(18)이 상기 금속층(60)을 산화시키기 이전에, 상기 온도를 실질적으로 증가 또는 감소하게 함이 없이 인시튜로(예를 들어, 동일한 공정 챔버 내에서) 상기 금속층(60)을 산화시킴으로써 형성될 수 있도록, 상기 금속층(60)이 형성되는 온도에 대응되는(matched) 온도에서 산화 반응물에 노출될 수 있다. 일부 실시예들에서, 상기 산화는 약 100℃ 내지 약 400℃ 사이, 약 150℃ 내지 약 350℃ 사이, 또는 약 200℃ 내지 약 300℃ 사이의 온도에서 수행된다.
일부 실시예들에서, 금속층들을 형성하는 단계 및 상기 금속층들을 산화시키는 단계를 반복함으로써, 하나 보다 많은 금속층(60) 및/또는 하나보다 많은 저항성 스위칭 물질(18)이 상기 저항성 스위칭 스택(100) 내에 형성될 수도 있다. 일부 실시예들에서, 상기 저항성 스위칭 스택(100)은 교대하는 금속층들(60) 및 상기 금속층들(60)을 산화시킴으로써 형성된 저항성 스위칭 물질들(18)을 포함하는 나노적층물을 포함한다. 상기 금속층들(60)의 개별적 두께들 및 상기 저항성 스위칭 물질들(18)의 개별적 두께들은 예를 들어, 상기 산화 반응물에 대한 노출의 수 및/또는 기간에 대하여 상기 닉토겐-함유 전구체들에 대한 노출의 수 및/또는 기간을 제어함으로써 제어될 수 있다.
하나보다 많은 금속층(60)이 있는 실시예들에서는, 상기 금속층들(60)은 약 5 nm 내지 약 0.2 nm 사이, 약 3 nm 내지 약 0.3 nm 사이, 약 1 nm 내지 약 0.5 nm 사이의 두께를 가질 수 있다. 하나보다 많은 저항성 스위칭 물질(18)이 있는 실시예들에서는, 상기 저항성 스위칭 물질(18)은 약 20 nm 내지 약 0.2 nm 사이, 약 10 nm 내지 약 0.3 nm 사이, 약 5 nm 내지 약 0.5 nm 사이의 두께를 가질 수 있다.
일부 실시예들에서, 상기 저항성 스위칭 스택(100)은 교대하는 금속층(60) 및 저항성 스위칭 물질(18)을 포함하는 나노적층물을 포함하며, 여기서 상기 금속층들(60) 및/또는 상기 저항성 스위칭 물질들(18)은 상기 저항성 스위칭 스택(100)이 저항성 스위칭 스택(100)의 두께에 걸쳐서 금속 농도에서 퇴적된 대로의 구배(as-deposited gradient)를 가지도록, 상기 저항성 스위칭 스택(100)의 두께에 걸쳐서 변하는 두께들을 가진다. 상기 금속의 농도에서의 구배는 상기 농도 프로파일의 최대값과 최소값 사이의 차이가 존재하며, 상기 차이가 1%, 5% 또는 10%를 초과하할 수 있도록 상기 저항성 스위칭 스택(100)의 두께에 걸쳐서 존재한다.
하나 보다 많은 금속층(60) 및/또는 하나 보다 많은 저항성 스위칭 물질(18)이 상기 저항성 스위칭 스택(100) 내에 형성된 일부 실시예들에서, 하나 이상의 금속층들(60)은 인접한 저항성 스위칭 물질들(18)의 쌍에 의해 삽입된 도펀트층을 포함하며, 그리고 이들에 도펀트 원자들의 소오스로써 역할을 한다. 일부 실시예들에서, 상기 도펀트층은 닉토겐, 예를 들어 상기 저항성 스위칭 물질(18)의 닉토겐을 포함할 수 있다. 일부 다른 실시예들에서, 상기 도펀트층은 상기 저항성 스위칭 물질(18)의 상기 닉토겐 외에 제2 닉토겐을 포함할 수 있다. 일부 다른 실시예들에서, 상기 도펀트층은 Sc, Y, La, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Co, Ni, Cu, Ag, Au, Zn, Cd, Hg, Al, Ga, In, Si, Ge, Sn, Pb, Se 및 Te로 구성된 그룹으로부터 선택된 금속을 포함할 수 있다. 또다른 일부 실시예들에서, 상기 도펀트층은 상기 닉토겐, 상기 제2 닉토겐 및 상기 금속의 어떠한 조합을 포함할 수 있다.
일부 실시예들에서, 상기 저항성 스위칭 물질(18)은 본 명세서에서 기술된 바와 같이, 닉토겐을 함유하지 않은 산화물 물질(즉, 비-닉토겐 산화물)로 형성될 수도 있다. 이러한 저항성 스위칭 물질(18)은 닉토겐 및 Sc, Y, La, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Co, Ni, Cu, Ag, Au, Zn, Cd, Hg, Al, Ga, In, Si, Ge, Sn, Pb, Se 및 Te로 구성된 그룹으로부터 선택된 금속으로 도핑될 수도 있다. 상기 저항성 스위칭 물질(18)은 ALD에 의해 형성될 수 있으며, 상기 도펀트들은 상기 저항성 스위칭 물질(18)을 형성하기 위한 ALD 사이클들 동안에 및/또는 사이에 유입될 수도 있다라고 이해될 수 있을 것이다. 예를 들어, 상기 저항성 스위칭 물질(18)을 함유하는 기판은 닉토겐 도펀트 전구체 및 금속 도펀트 전구체에 복수의 비-닉토겐 산화물 ALD 사이클들 당 한번 씩 노출될 수도 있다. 상기 닉코겐 도펀트 전구체 및 금속 도펀트 전구체는 여기서 기술된 바와 같이 ALD 퇴적을 위한 적합한 전구체들을 포함할 수 있다. 일부 실시예들에서, 할라이드 전구체 및 알킬실릴 전구체의 조합이 제공되도록, 상기 닉토겐-함유 전구체는 할라이드 또는 알킬실릴 화합물 중의 하나이며, 상기 금속-함유 전구체는 할라이드 또는 알킬실릴 화합물 중의 다른 것이다.
도 5a를 참조하면, 일부 실시예들에 따라, 도 1 및 도 2의 RRAM 셀들을 포함하는 스택들의 상세한 내용들이 여기에 개시된다. 도 5a의 RRAM 셀 스택(80)은 도 1 및 도 2에서 평면들(5)을 따라 취한 RRAM 셀의 단면적을 나타낸다. 상기 RRAM 셀 스택(80)은 제1 전극(16), 제2 전극(14), 및 상기 제1 전극(16)과 상기 제2 전극(14) 사이에 삽입된 저항성 스위칭 스택(100)을 포함하며, 상기 저항성 스위칭 스택(100)은 원자층 퇴적(ALD)에 의해 형성된 닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질(18a), 및 또한 ALD에 의해 형성될 수 있는 닉토겐 원소를 포함하는 금속 물질(60)을 포함하며, 여기서 상기 저항성 스위칭 스택(100)은 상기 제1 및 제2 전극들(16 및 14) 사이에 삽입되며, 상기 저항성 스위칭 물질(18a)은 상기 제1 전극(16)과 상기 금속 물질(60) 사이에 삽입된다. 상기 RRAM 셀 스택(80) 내의 상기 구조들 및 상기 물질들과 층들의 제조방법들은 도 4a와 관련하여 전술한 상기 RRAM 셀 스택(50) 내의 상기 구조들 및 상기 물질들과 층들의 제조방법들과 유사하다.
부가적으로, 도 5a의 상기 RRAM 셀 스택(80)은 상기 제2 전극(14)과 상기 금속층(60) 상이에 삽입된 베리어층(82)을 더 포함한다. 도 5b 내지 5d와 관련하여 아래에서 더 기술되는 바와 같이, 상기 베리어층은 프로그래밍 동안에 상기 RRAM 셀를 통한 전류를 제한하는 기능을 할 수 있다. 상기 제2 전극(14)과 상기 금속층(60) 사이에 삽입된 저항성 스위칭 물질(18a)을 갖는 일부 실시예들에서는, 상기 베리어층(82)은 상기 제2 전극(14)과 상기 저항성 스위칭 물질(18a) 사이에 삽입된다.
일부 실시예들에서, 도 5b 내지 5d와 관련하여 아래에서 기술되는 바와 같이, 상기 베리어층은(82)은 LRS 및 HRS 상태들 모두 하에서 상기 RRAM 셀 스택(80)은 전류-전압 관계의 비선형성의 정도를 개선할 수 있다. 상기 베리어층(82)은 예를 들어, 무엇보다도 HfO2, ZrO2, CuO2, TaO2, Ta2O5, TiO2, SiO2, Al2O3, Si3N4, AlN, 및 SiON과 이들의 혼합물들과 같은 금속 산화물들 및 질화물들을 포함하는 적합한 유전체 물질을 포함할 수 있다.
상기 베리어층(82)을 위한 물질 및 치수들을 선정하기 위해서 몇 가지 요인들이 고려될 수 있다. 하나의 요인은 상기 금속층(60), 제2 전극(14) 및 제1 전극(16) 중의 적어도 하나와 상기 베리어층(82)의 컨덕션 밴드(conduction band) 사이에서의 전자 베리어 옵셋(electronic barrier offset)일 수 있다. 일반적으로, 전자-주입 전극과 상기 유전체 컨덕션 밴드 사이의 높은 베리어 옵셋은 프로그래밍 동안에 낮은 터널링 전류들을 초래하며, 이것은 프로그래밍 동안에 감소된 전류로 이끈다. 일부 실시예들에서, 상기 베리어층(82)의 컨덕션 밴드와 상기 금속층(60), 제2 전극(14) 및 제1 전극(16) 중의 적어도 하나와의 사이에서의 상기 베리어 옵셋은 약 1.5 eV 내지 약 4 eV 사이, 예를 들어 약 2.5 eV이다.
일반적으로, 보다 두꺼운 베리어는 또한 프로그래밍 동안에 보다 낮은 터널링 전류들을 초래할 수 있다. 다른 한편으로는, 보다 두꺼운 베리어는 비선형성의 정도를 증가시킬 수도 있다. 일부 실시예들에서, 상기 베리어층(82)의 두께는 약 1 nm 내지 약 10 nm, 예를 들어 약 2 nm이다.
부가적으로, 도 1 및 도 2와 관련하여 기술된 바와 같이, 상기 베리어(82)는 일부 실시예들에 따라 열적 원자층 퇴적(ALD)을 사용하여 형성될 수 있으며, 이것은 특별히 3D RRAM 메모리 셀들을 형성하는데 유리할 수 있다.
일부 실시예들에서, 상기 베리어층(82)은 HfO2를 포함하며, 전구체들로써 HfCl4 및 H2O를 사용하여 열적 ALD에 의해 퇴적된다. 일부 다른 실시예들에서, 상기 베리어층(82)은 HfO2를 포함하며, 산소 전구체들로써 오존 및/또는 H2O와 함께 Hf의 전구체들로써 TEMAHf 또는 그 유도체들을 사용하여 열적 ALD에 의해 퇴적된다. 일부 실시예들에서, 상기 베리어층(82)은 Al2O3를 포함하며, 전구체들로써 TMA 및 H2O를 사용하여 열적 ALD에 의해 퇴적된다. 다른 실시예들에서, 상기 베리어층(82)은 ZrO2를 포함하며, 전구체들로써 ZrCl4 및 H2O를 사용하여 열적 ALD에 의해 퇴적된다. 또다른 실시예들에서, 상기 베리어층(82)은 ZrO2를 포함하며, 산소 전구체들로써 오존 및/또는 H2O와 함께 Zr의 전구체들로써 TEMAZr 또는 그 유도체들을 사용하여 열적 ALD에 의해 퇴적된다.
도 5a 내지 5d에서, 일부 실시예들에 따라, 동작 동안에 상기 저항성 스택(100)에 대한 물리적 변화들이 기술된다. 도 5b는 일부 실시예들에 따른 도 4b의 미완성(unformed) RRAM 셀 스택(50a)과 유사한 미형성된 RRAM 셀 스택(80a)의 단면도를 보여준다. 도 4b와 달리, 도 5b의 미형성된 RRAM 셀 스택(80a)은 부가적으로 상기 저항성 스위칭 물질(18a)와 상기 제2 전극(14) 사이에 삽입된 베리어층(82)을 포함한다.
도 4b와 유사하게, 도 5b의 미형성된 RRAM 셀 스택(80a)은 실질적으로 국부화된 도전 경로들 없이 상대적으로 동종의 저항성 스위칭 물질(18a)에 의해 특징지어질 수 있다.
도 5c는 일부 실시예들에 따른, 형성된 대로의 또는 셋트된 대로의 RRAM 셀 스택(80b)의 단면도를 보여준다. 도 4c와 유사하게, 상기 형성된 대로의 또는 셋트된 대로의 RRAM 셀 스택(80b)은 도 5a에 도해된 바와 같이 펄스들 VFORM(66) 및 VSET(70)를 수신한 후의 상기 RRAM 셀 스택(50a)을 나타낼 수 있다. 또한 도 4b와 유사하게, 상기 형성된 대로의 또는 셋트된 대로의 RRAM 셀 스택(80b)은 상기 저항성 스위칭 물질(18b) 내에 국부화된 도전 경로(72)를 포함할 수 있다. 상기 형성 공정 및 상기 국부화된 도전 경로(72)의 물리적 특성들은 실질적으로 도 4c와 관련하여 전술한 국부화된 도전 경로(72)와 유사할 수 있다. 그러나 도 4c와 달리, 도 5c의 상기 국부화된 도전 경로(72)는 상기 베리어층(82)으로 연장되는 것이 중단되거나 또는 방지될 수 있다.
어떠한 이론에 구속됨이 없이, 상기 베리어층(82)은 상기 도전 경로(72)와 중첩하는 상기 베리어층(82) 내에서 금속 원자들 또는 이온들, 산소 원자들 또는 이온들, 산소 베이컨시들 또는 이들의 어떠한 조합의 이동을 지연하거나 방지함으로써 상기 베리어층(82) 내에서 상기 도전 경로(72)의 형성을 중단 또는 심지어 방지할 수 있다. 상기 원자들 및/또는 이온들의 이동의 상기 지연 또는 방지는 상기 베리어층(82) 및 상기 저항성 스위칭 물질(18)의 상대적 용융 온도들일 수 있다는 하나의 지표는 예를 들어, 형성에 대한 깁스 자유 에너지(Gibbs free energy of formation)에 의해 측정될 수 있는 바와 같이, 상대적 열역학 안정성의 간접적 지표일 수 있다. 예를 들어, 일부 실시예들에 따른 저항성 스위칭 물질, Sb2O5는 약 525℃의 상대적으로 낮은 용융 온도를 가진다. 예시적 비교로서, HfO2는 2700℃ 보다 큰 상대적으로 높은 용융 온도를 가진다. 일부 실시예들에서, 상기 베리어층(82)의 용융 온도는 상기 저항성 스위칭 물질(18)의 용융 온도보다 약 1X 내지 약 3X, 예를 들어 약 2X 까지 높다. 일부 실시예들에서, 상기 베리어층(82)의 용융 온도는 상기 저항성 스위칭 물질(18)의 용융 온도보다 약 3X 내지 약 5X, 예를 들어 약 4X 까지 높다.
도 4c와 유사하게, 도 5c의 셋트된 대로의 RRAM 셀 스택(80b)은 상기 국부화된 도전 영역(72)을 통한 상대적으로 국부화된 도전에 의해 전기적으로 특징지어질 수 있다. 그러나 도 4b와 달리, 도 5b의 상기 형성된 대로의 또는 셋트된 대로의 RRAM 셀 스택(80b)은 도 4c의 상기 형성된 대로의 또는 셋트된 대로의 RRAM 셀 스택(50b)와 비교하여 전류-전압(I-V) 관계에서 상대적으로 높은 비선형성의 정도를 갖는 비-오믹 도전에 의하여 전기적으로 특징지어질 수 있다.
도 4c와 유사하게, 도 5c는 특정 형상을 갖는 단일의 국부화된 도전 경로(72)를 도시하였지만, 이 표현은 개략적이며, 단지 예시적 목적을 위한 것이며, 실제 구성들은 상이할 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 일부 실시예들에서, 도 5c의 상기 셋트된 대로의 RRAM 셀 스택(80b)은 다중의 국부화된 도전 경로들(72)을 가질 수 있다. 부가적으로, 상기 형상은 어떠한 임의의 형태를 취할 수 있다.
도 5d는 일부 실시예들에 따른 도 5a의 리셋트된 대로의(as-RESET) RRAM 셀 스택(80c)의 단면도이다. 즉, 상기 리셋트된 대로의 RRAM 셀 스택(80c)은 상기 펄스 VRESET(68)를 수신한 후에 도 5c의 이미 형성된 또는 셋트된 대로의 RRAM 셀 스택(80b)을 나타낼 수 있다. 도 4d의 리셋트된 대로의 RRAM 셀 스택(50c)에 포함된 층들 및 물질들은 도 5d의 리셋트된 대로의 RRAM 셀 스택(80c)에 유사하게 포함될 수 있다. 부가적으로, 도 5d의 리셋트된 대로의 RRAM 셀 스택(80c)은 또한 상기 국부화된 도전 경로(72)와 상기 제2 전극(14) 사이에 삽입된 상기 베리어층(82)을 포함한다. 상기 국부화된 도전 경로(72)와 상기 갭 영역(76)의 상기 형성 공정 및 상기 물리적 특성들은 도 4d와 관련하여 전술한 국부화된 도전 경로(72) 및 갭 영역(76)과 실질적으로 유사할 수 있다. 예를 들어, 상기 갭 영역(76)은 상기 도전 경로(74)와 상기 제2 전극(14) 사이에 삽입된다. 그러나 도 4d와 달리, 도 5c의 상기 국부화된 도전 경로(72)는 상기 베리어층(82)에 의해 더 삽입될 수 있다.
또한 도 4d와 유사하게, 도 5d의 리셋트된 대로의 RRAM 셀 스택(80c)은 상기 국부화된 도전 경로(74)와 상기 갭 영역(76)을 통한 상대적으로 국부화된 도전에 의해 전기적으로 특징지어질 수 있다. 그러나 도 4d와 달리, 일부 실시예들에서 전자들이 또한 상기 베리어층(82)을 횡단하기 때문에, 도 5d의 리셋트된 대로의 RRAM 셀 스택(80c)은 도 4d의 리셋트된 대로의 RRAM 셀 스택(50c)과 비교하여, 예를 들어 약 10x 까지 높은 비균일성의 정도에 의해 전기적으로 특징지어질 수 있다. 일부 실시예들에서, 예를 들어 도 5d의 리셋트된 대로의 RRAM 셀 스택(80c)에 대한 비균일성의 정도(VSET START에서의 전류/O.5 VSET START에서의 전류의 비로써 정의되는)는 약 100 내지 약 10,000 사이, 또는 약 10 내지 약 10,000 사이, 예를 들어 약 2,000일 수 있다.
또한 도 4d와 유사하게, 도 5d는 특정 형상을 갖는 단일의 국부화된 도전 경로(74)를 도시하였지만, 이 개략적인 표현은 단지 예시적 목적을 위한 것이며, 실제 구성들은 상이할 수 있다. 예를 들어, 일부 실시예들에서, 도 5d의 상기 리셋트된 대로의 RRAM 셀 스택(80c)은 다중의 국부화된 도전 경로들(74)을 가질 수 있다. 부가적으로, 상기 형상은 어떠한 임의의 형태를 취할 수 있다. 대안적으로, 상기 도전 경로는 비-국부화될 수 있으며 상기 셀의 전체 면적 위로 연장될 수 있다.
도 6 및 도 7은 원자층 퇴적에 의해 형성된 닉토겐 원소의 산화물 및 상기 닉토겐 원소를 포함하는 금속층을 포함하는, 그리고 베리어층을 더 포함하는 RRAM 셀들의 실험적인 I-V 커브들을 보여준다.
도 6의 I-V 커브(130)는 TiN의 제2 전극, 상기 TiN 제2 전극 상의 10 nm HfO2의 베리어층, 상기 HfO2 베리어층 상의 10 nm Sb2O5 저항성 스위칭 물질, 상기 저항성 스위칭 물질 상의 10 nm Sb 금속 물질을 포함하는 RRAM 셀에 대응한다. 상기 I-V 커브는 상기 셋트 동작 동안에 1x10-4 A의 준수 전류(compliance current) 하에서 측정되었으며, 이것은 상기 RRAM 셀을 통과하는 안정 상태 전류를 제한할 수 있다.
도 6의 I-V 커브(130)의 SET 부분은 전압 축에서 약 제로의 VINIT에서 약 -1.9V의 VSET START에 이르는 SET HRS I-V 부분(142), SET HRS에서 LRS로의 전이 I-V 부분(140), 및 약 -1.9V의 VSET END에서 약 제로의 VINIT까지의 SET 귀환 I-V 부분(138)을 포함한다.
도 6의 I-V 커브(130)의 RESET 부분은 전압 축에서 약 제로의 VINIT에서 약 1.3V의 VRESET START에 이르는 RESET LRS I-V 부분(136), RESET LRS에서 HRS로의 전이 I-V 부분(134), 및 약 1.3V의 VRESET END에서 약 제로의 VINIT까지의 RESET 귀환 I-V 부분(132)을 포함한다.
도 6의 I-V 커브들은 -300 mV에서 측정된 상기 LRS 및 HRS 상태들 사이에서 약 400의 온/오프 전류비를 보여준다. 부가적으로, 약 10의 비선형성의 정도가 LRS 및 HRS 상태들 모두에서 관찰될 수 있으며, 이것은 상기 제2 전극과 상기 금속 물질 사이에서 완전하게 연장되지 않은 도전 경로 영역의 존재를 지시할 수 있다.
도 7의 I-V 커브(140)는 도 6에서의 상기 RRAM 셀에서와 동일한 물질들의 스택을 포함하는 RRAM 셀에 대응한다. 그러나 도 6과 대조하여 상기 I-V 커브는 SET 동작 동안에 5x10-3의 높은 준수 전류 하에서 측정되었다.
도 7의 I-V 커브(140)의 SET 부분은 전압 축에서 약 제로의 VINIT에서 약 -2.0V의 VSET START에 이르는 SET HRS I-V 부분(152), SET HRS에서 LRS로의 전이 I-V 부분(150), 및 약 -2.0V의 VSET END에서 약 제로의 VINIT까지의 SET 귀환 I-V 부분(148)을 포함한다.
도 7의 I-V 커브(140)의 RESET 부분은 전압 축에서 약 제로의 VINIT에서 약 1.4V의 VRESET START에 이르는 RESET LRS I-V 부분(146), RESET LRS에서 HRS로의 전이 I-V 부분(144), 및 약 1.4V의 VRESET END에서 약 제로의 VINIT까지의 RESET 귀환 I-V 부분(142)을 포함한다.
전술한 바와 같이, 도 6 및 도 7의 RRAM 셀들의 명목상의 스택들은 동일하지만, 상기 2개의 RRAM 셀들은 다른 준수 전류 조건들(도 6에서 1x10-4 A 대 도 7에서 5x10-3 A) 하에서 측정되었다. 결과적으로, 도 6 및 도 7의 RRAM 셀들의 I-V 커브들의 일부 전기적 피쳐들은 유사한 반면에, 다른 전기적 피쳐들은 구별될 만하다. 예를 들어, 도 6과 유사하게, 도 7의 I-V 커브들은 약 400의 300 mV에서 측정된 상기 LRS와 HRS 상태들 사이의 온/오프 전류비를 나타낸다. 그러나 도 6과 대조적으로, 약 2(도 6에서 약 10과 비교하여)의 비선형의 정도가 LRS 및 HRS 상태들 모두에서 관찰될 수 있으며, 이것은 상기 제2 전극 및 상기 금속 물질을 완전히 연장하는(즉, 상기 저항성 스위칭 물질로써의 10nm Sb2O5와 베리어층으로써의 10nm HfO2 모두를 통하여) 오믹 도전 경로 영역을 지시할 수 있다. 상기 차이에 대한 하나의 해석은, HfO2 베리어층을 감안하여 도 6의 RRAM 셀의 측정에 사용된 낮은 준수 전류는 I-V들의 비선형성을 제공하는 반면에, 도 7의 RRAM 셀의 측정에 사용된 실질적으로 높은 준수 전류는 매우 낮은 비선형의 정도를 야기하는 HfO2 베리어층의 견고한 유전체 블랙다운으로 이끈다는 것이다. 도 6 및 도 7은 동작 윈도우들의 적절한 선택에 의해, 상기 베리어층이 유리하게도 높은 비선형성의 정도를 제공한다는 것을 지시한다.
본 명세서에 기술된 실시예들에 대한 여러 가지 수정들이 가능하다는 것을 알 수 있을 것이다. 예를 들어, 일부 실시예들에서, 상기 닉토겐 원소 산화물(예를 들어, SbOx)층 및 상기 금속 닉토겐 원소(예를 들어, Sb) 층 사이의 경계는 급격하지 않고 점진적일 수 있다. 예를 들어, 상기 산화물 퇴적 공정과 상기 금속 원소 퇴적 공정의 혼합하는 또는 교대하는 사이클들에 의해 나노적층물 구조를 갖는 경계 영역이 형성될 수 있다. 상기 나노적층물은 닉토겐 원소 산화물과 닉토겐 원소의 교대하는 층들을 포함할 수 있다. 점진적 또는 단계적 경계는 상기 물질들의 조성이 상기 닉토겐 원소 산화물로부터 상기 닉토겐 원소로 전이함에 따라, 상기 나노적층물 구조의 전체를 걸쳐서 상기 닉토겐 원소 산화물(예를 들어, SbOx) 함량을 점진적으로 감소시키고 상기 닉토겐 원소(예를 들어, Sb) 함량을 증가시킴으로써 형성될 수 있다. 하나의 물질의 함량을 증가시키는 것은 다른 물질에 비하여 그 물질의 퇴적 사이클들의 수를 증가시킴으로써 얻어질 수 있다. 예를 들어, 닉토겐 원소 산화물 퇴적 사이클들과 비교하여 닉토겐 원소 퇴적 사이클들의 비가 상기 스택이 닉토겐 원소 산화물층으로부터 닉토겐 원소층으로 전이함에 따라 증가할 수 있다.
일부 실시예들에서, 나노적층물 구조를 포함하는 RRAM 셀들은 형성 단계를 요하지 않는다.
일부 실시예들에서, 원하는 산소 결핍이 상기 층의 전체에 걸쳐 발생되도록 상기 전체 저항성 스위칭 스택은 닉토겐 원소 산화물(예를 들어, SbOx) 층들과 닉토겐 원소(예를 들어, Sb) 층들이 교대하는 나노적층물 구조에 의해 형성될 수 있다. 이러한 실시예들에서, 부가적인 분리된 금속 닉토겐 원소층(개별적인 닉토겐 원소 산화물 층들보다 두꺼운)은 생략될 수 있다. 일부 실시예들에서, 상기 나노적층물을 형성하는 상기 닉토겐 원소 층들은 상기 닉토겐 원소 산화물 층들 보다 얇을 수 있다.
부가적으로, 여러 가지 생략들, 부가들 및 수정들이 본 발명의 사상으로부터 벗어남이 없이 전술한 공정들에 대해 이루어질 수 있다는 것은 통상의 기술자에게 인식될 수 있을 것이며, 모든 이러한 수정들 및 변경들은 첨부된 청구항들에 의해 정의된 바와 같이 본 발명의 사상 내로 들어가도록 의도된다.

Claims (58)

  1. 저항성 랜덤 억세스 메모리 소자를 형성하는 방법으로서, 저항성 랜덤 억세스 메모리 셀을 형성하는 단계를 포함하며, 상기 저항성 랜덤 억세스 메모리 셀을 형성하는 단계는,
    제1 전극을 제공하는 단계:
    원자층 퇴적에 의해 닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질을 형성하는 단계; 및
    원자층 퇴적에 의해 상기 닉토겐 원소를 포함하는 금속층을 형성하는 단계를 포함하며,
    상기 저항성 스위칭 물질은 상기 제1 전극과 상기 금속층 사이에 삽입되는 것을 특징으로 하는 저항성 랜덤 억세스 메모리 소자를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 저항성 스위칭 물질을 형성하는 단계는 열적 원자층 퇴적에 의해 상기 저항성 스위칭 물질을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 청구항 1에 있어서,
    상기 닉토겐은 Sb인 것을 특징으로 하는 방법.
  4. 청구항 1에 있어서,
    상기 저항성 스위칭 물질은 SbOx를 포함하는 것을 특징으로 하는 방법.
  5. 청구항 1에 있어서,
    상기 금속층을 퇴적하는 단계는 Sb 할라이드들, Sb 알콕사이드들, Sb 알킬아미드들 및 Sb 알킬실릴들 중의 하나를 포함하는 전구체들을 사용하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 청구항 1에 있어서,
    상기 금속층을 퇴적하는 단계는 Sb 할라이드들, Sb 알콕사이드들 및 Sb 알킬아미드들 중의 하나를 포함하는 제2 전구체와 조합하여 제1 전구체로써 Sb 알킬실릴을 사용하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 청구항 1에 있어서,
    상기 저항성 스위칭 물질을 형성하는 단계는 오존과, Sb 할라이드들, Sb 알콕사이드들 및 Sb 알킬아미드들 중의 하나를 포함하는 전구체들을 사용하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 청구항 1에 있어서,
    상기 금속층은 상기 저항성 스위칭 물질과 물리적으로 접촉하는 것을 특징으로 하는 방법.
  9. 청구항 1에 있어서,
    기판 표면 위로 희생층을 제공하는 단계;
    상기 희생층을 통하여 수직으로 연장되는 홀을 형성하는 단계;
    제2 전극 물질로 상기 홀을 충전하는 단계를 포함하는 제2 전극을 형성하는 단계;
    리세스를 형성하기 위해 상기 희생층을 제거하는 단계; 및
    원자층 퇴적에 의해 닉토겐 원소의 산화물을 퇴적시킴으로써 저항성 스위칭 물질로 상기 리세스를 라이닝하는 단계를 포함하는 상기 저항성 스위칭 물질을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  10. 청구항 1에 있어서,
    원자층 퇴적에 의해 상기 저항성 스위칭 물질을 형성하는 단계는 상이한 시간들에서 닉토겐 전구체 및 산소 전구체에 퇴적 표면을 교대로 노출시키는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제1 전극을 제공하는 단계:
    상기 제1 전극 위로 금속 산화물을 포함하는 베리어층을 형성하는 단계;
    원자층 퇴적에 의해 상기 베리어층 위로 저항성 스위칭 물질을 형성하는 단계; 및
    원자층 퇴적에 의해 상기 저항성 스위칭 물질 위로 금속층을 형성하는 단계를 포함하며,
    상기 베리어층 및 상기 저항성 스위칭 물질은 상기 제1 전극과 상기 금속층 사이에 삽입되는 것을 특징으로 하는 저항성 랜덤 억세스 메모리 셀을 형성하는 방법.
  12. 청구항 11에 있어서,
    상기 베리어층을 형성하는 단계는 상기 제1 전극과 상기 저항성 스위칭 물질 사이에 삽입된 상기 베리어층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 청구항 12에 있어서,
    상기 베리어층은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 질코늄 산화물, 탄탈륨 산화물, 및 티타늄 산화물로 구성된 그룹으로부터 선택된 금속 산화물을 포함하는 것을 특징으로 하는 방법.
  14. 청구항 13에 있어서,
    상기 저항성 스위칭 물질은 닉토겐 원소의 산화물을 포함하는 것을 특징으로 하는 방법.
  15. 청구항 14에 있어서,
    상기 저항성 스위칭 물질을 형성하는 단계는 열적 원자층 퇴적에 의해 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 청구항 15에 있어서,
    상기 닉토겐 원소는 Sb인 것을 특징으로 하는 방법.
  17. 청구항 16에 있어서,
    상기 금속층은 닉토겐 원소를 포함하는 것을 특징으로 하는 방법.
  18. 청구항 17에 있어서,
    상기 금속층을 형성하는 단계는 열적 원자층 퇴적에 의해 상기 금속층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 청구항 18에 있어서,
    상기 금속층은 Sb를 포함하는 것을 특징으로 하는 방법.
  20. 청구항 19에 있어서,
    상기 베리어층을 형성하는 단계는 열적 원자층 퇴적에 의해 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 메모리 셀을 포함하는 저항성 랜덤 억세스 메모리 소자로서,
    상기 메모리 셀은,
    TiN을 포함하는 제1 전극;
    닉토겐 원소를 포함하는 금속층; 및
    닉토겐 원소의 산화물을 포함하는 저항성 스위칭 물질을 포함하며,
    상기 저항성 스위칭 물질은 상기 제1 전극과 상기 금속층 사이에 삽입되는 것을 특징으로 하는 저항성 랜덤 억세스 메모리 소자.
  22. 청구항 21에 있어서,
    상기 저항성 랜덤 억세스 메모리 소자는 상이한 수직 레벨들에서 형성된 복수의 제1 전극들을 포함하며; 및
    상기 소자는 수직으로 연장되는 도전 로드를 포함하는 제2 전극을 더 포함하는 것을 특징으로 하는 저항성 랜덤 억세스 메모리 소자.
  23. 청구항 22에 있어서,
    상기 제1 전극은 기판의 표면 위로 배치되며,
    상기 제1 전극은 상기 기판의 상기 표면에 실질적으로 평행한 주 표면과 그 내부에 수직으로 연장되는 홀을 가지며,
    상기 저항성 스위칭 물질은 상기 홀의 측벽 표면들을 라이닝하는 것을 특징으로 하는 저항성 랜덤 억세스 메모리 소자.
  24. 청구항 23에 있어서,
    상기 금속층을 위한 상기 닉토겐 원소는 Sb인 것을 특징으로 하는 저항성 랜덤 억세스 메모리 소자.
  25. 청구항 24에 있어서,
    상기 저항성 스위칭 물질을 위한 상기 닉토겐 원소는 Sb인 것을 특징으로 하는 저항성 랜덤 억세스 메모리 소자.
  26. 제1 전극을 제공하는 단계;
    교대하는 복수의 닉토겐 원소 층들 및 닉토겐 산화물 층들을 포함하는 나노적층물을 포함하는 저항성 스위칭 물질을 원자층 퇴적에 의해 형성하는 단계; 및
    제2 전극을 제공하는 단계;를 포함하며,
    상기 저항성 스위칭 물질은 상기 제1 전극과 상기 제2 전극 사이에 삽입된 것을 특징으로 하는 랜덤 억세스 메모리 셀을 형성하는 방법.
  27. 청구항 26에 있어서,
    상기 닉토겐 층들은 Sb 층들이며, 상기 닉토겐 산화물 층들은 SbOx 층들인 것을 특징으로 하는 방법.
  28. 청구항 27에 있어서,
    상기 저항성 스위칭 물질과 상기 제1 전극 사이에 삽입된 금속 산화물을 포함하는 베리어층을 더 포함하는 것을 특징으로 하는 방법.
  29. 기판을 제공하는 단계;
    상기 기판 상에 제1 전극을 제공하는 단계;
    상기 제1 전극 위로 산화물을 포함하는 저항성 스위칭 물질을 원자층 퇴적에 의해 형성하는 단계; 및
    상기 저항성 스위칭 물질 상에 금속층을 원자층 퇴적에 의해 퇴적하는 단계를 포함하며,
    상기 금속층은,
    금속; 및
    As, Bi, Sb 및 P로 구성된 그룹으로부터 선택된 닉토겐을 포함하는 것을 특징으로 하는 저항성 랜덤 억세스 메모리 셀을 제조하는 방법.
  30. 청구항 29에 있어서,
    상기 금속층 상에 제 2 전극을 형성하는 단계로서, 상기 금속층이 상기 저항성 스위칭 물질 및 상기 제 2 전극과 접촉하고 상기 저항성 스위칭 물질 및 상기 제 2 전극의 사이에 삽입되도록 상기 금속층 상에 제 2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  31. 청구항 29에 있어서,
    상기 저항성 스위칭 물질을 형성하는 단계는 열적 원자층 퇴적에 의해 상기 저항성 스위칭 물질을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  32. 청구항 31에 있어서,
    상기 열적 원자층 퇴적의 퇴적 온도가 약 100℃와 약 400℃ 사이인 것을 특징으로 하는 방법.
  33. 청구항 29에 있어서,
    상기 금속층이 상기 저항성 스위칭 물질과 제2 저항성 스위칭 물질 사이에 삽입되도록 상기 금속층 상에 상기 제2 저항성 스위칭 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  34. 청구항 29에 있어서,
    상기 금속층을 형성하는 단계가 약 250℃ 미만의 온도에서 열적 원자층 퇴적에 의하여 상기 금속층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  35. 청구항 29에 있어서,
    상기 제 1 전극을 형성하는 단계가 TiN 층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  36. 청구항 35에 있어서,
    상기 저항성 스위칭 물질을 형성하는 단계 이후에 상기 저항성 스위칭 물질은 상기 제 1 전극과 물리적으로 접촉하는 것을 특징으로 하는 방법.
  37. 청구항 36에 있어서,
    상기 제 1 전극층을 형성하는 단계는 약 400℃ 이하의 온도에서 상기 TiN 층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  38. 청구항 35에 있어서,
    상기 제 1 전극을 형성하는 단계는 TiCl4 및 NH3를 포함하는 전구체들을 이용하는 원자층 퇴적에 의하여 상기 TiN층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  39. 청구항 29에 있어서,
    제 2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  40. 청구항 39에 있어서,
    상기 제 2 전극을 형성하는 단계는 상기 제 2 전극이 상기 금속층과 물리적으로 접촉하도록 상기 제 2 전극을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  41. 청구항 39에 있어서,
    상기 제 2 전극을 형성하는 단계는 약 400℃ 이하의 온도에서 TiN 층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  42. 청구항 29에 있어서,
    상기 금속층은 제 2 전극을 구성하는 것을 특징으로 하는 방법.
  43. 청구항 29에 있어서,
    상기 메모리 셀은 귀금속(noble metal)을 함유하지 않는 것을 특징으로 하는 방법.
  44. 청구항 29에 있어서,
    상기 제 1 전극을 제공하는 단계가 수직으로 이격된 복수의 제 1 전극층들을 제공하는 단계를 포함하고,
    상기 복수의 제 1 전극층들을 관통하여 수직으로 연장되는 홀(hole)을 형성하는 단계를 더 포함하고,
    상기 저항성 스위칭 물질을 형성하는 단계는 원자층 퇴적에 의하여 닉토겐 원소의 산화물을 퇴적시킴으로써 상기 홀의 측벽들을 상기 저항성 스위칭 물질로 라이닝(lining) 하는 단계를 포함하고,
    상기 금속층을 형성하는 단계는 상기 저항성 스위칭 물질에 직접 인접하여 상기 닉토겐을 포함하는 상기 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  45. 청구항 44에 있어서,
    상기 홀은 약 20:1을 초과하는 종횡비(aspect ratio)를 갖는 것을 특징으로 하는 방법.
  46. 청구항 44에 있어서,
    상기 측벽들의 표면들은 불균질한 조성(heterogeneous composition)을 포함하는 것을 특징으로 하는 방법.
  47. 청구항 46에 있어서,
    상기 측벽의 표면들은 상기 제 1 전극층들을 통하여 교대하는 절연 영역들과 도전 영역들을 갖는 것을 특징으로 하는 방법.
  48. 청구항 29에 있어서,
    상기 저항성 스위칭 물질과 상기 금속층 사이에 개재된 단계진(graded) 경계 영역을 형성하는 단계를 더 포함하고, 상기 경계 영역은 상기 금속층의 닉토겐 농도와 상기 저항성 스위칭 층의 닉토겐 농도 사이의 닉토겐 농도를 갖는 것을 특징으로 하는 방법.
  49. 청구항 48에 있어서,
    상기 경계 영역은 닉토겐 원소 산화물의 층들과 상기 닉토겐 원소의 층들을 교대로 포함하는 나노적층물을 포함하며,
    상기 경계 영역에서 상기 닉토겐 원소의 농도는 상기 경계 영역의 제1 측으로부터 제2 측까지 증가하는 것을 특징으로 하는 방법.
  50. 기판을 제공하는 단계;
    상기 기판 상에 제1 전극을 제공하는 단계;
    비-닉토겐 산화물을 포함하는 저항성 스위칭 물질을 상기 제1 전극 위로 원자층 퇴적에 의해 형성하는 단계; 및
    금속; 및 As, Bi, Sb 및 P로 구성된 그룹으로부터 선택된 닉토겐;을 포함하는 금속 물질로 상기 산화물을 도핑하는 단계;를 포함하는 저항성 랜덤 억세스 메모리 셀을 제조하는 방법.
  51. 기판을 제공하는 단계;
    상기 기판 상에 제1 전극을 제공하는 단계;
    상기 제1 전극 위로 As, Bi, Sb 및 P로 구성된 그룹으로부터 선택된 닉토겐을 포함하는 금속층을 원자층 퇴적에 의해 퇴적하는 단계; 및
    상기 제1 전극 위로 저항성 스위칭 물질을 상기 금속층의 산화에 의해 형성하는 단계;를 포함하는 저항성 랜덤 억세스 메모리 셀을 제조하는 방법.
  52. 청구항 51에 있어서,
    상기 저항성 스위칭 물질 위로 제2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  53. 청구항 51에 있어서,
    상기 금속층을 퇴적하는 단계는 열적 원자층 퇴적에 의해 상기 금속층을 퇴적하는 단계를 포함하는 것을 특징으로 하는 방법.
  54. 청구항 51에 있어서,
    상기 저항성 스위칭 물질을 형성하는 단계는 오존 또는 H2O 중의 하나를 사용하여 산화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  55. 청구항 54에 있어서,
    오존을 사용하여 산화시키는 단계는 약 100℃와 약 400℃ 사이의 온도에서 산화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  56. 청구항 51에 있어서,
    다중-층 저항성 스위칭 스택을 형성하는 단계를 더 포함하며,
    다중-층 저항성 스위칭 스택을 형성하는 단계는,
    원자층 퇴적에 의해 상기 저항성 스위칭 물질 상에 제2 금속층을 퇴적하는 단계; 및
    상기 제2 금속층의 산화에 의해 제2 저항성 스위칭 물질을 형성하는 단계;를 포함하는 것을 특징으로 하는 방법.
  57. 청구항 56에 있어서,
    상기 닉토겐의 농도 구배가 상기 다중-층 저항성 스위칭 스택의 두께에 걸쳐서 발생되도록, 상기 금속층들 또는 상기 저항성 스위칭 물질들 중의 적어도 하나 사이에서의 두께들이 서로로부터 상이한 것을 특징으로 하는 방법.
  58. 청구항 57에 있어서,
    상기 저항성 스위칭 물질과 상기 제2 저항성 스위칭 물질은 동일 물질인 것을 특징으로 하는 방법.
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