JP6525558B2 - メモリ装置 - Google Patents

Description

本発明は半導体装置に関し、より詳細にはより高集積化され、動作速度が速い垂直型メモリ装置に関する。

優れた性能及び低廉な価格を充足させるために半導体装置の集積度を増加させることが要求されている。特に、メモリ装置の集積度は製品の価額を決定する重要な要因である。従来の２次元メモリ装置の集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには非常に高価な装置を必要とするので、２次元メモリ半導体装置の集積度は増加しているが、相変わらず制限的である。

米国特許第８，６４４，０４６号明細書 米国特許公開第２０１３／０００３４３３号明細書

本発明は、上記従来のメモリ装置における問題点に鑑みてなされたものであって、本発明の目的はより高集積化され、動作速度が速い垂直型メモリ装置を提供することにある。

上記目的を達成するためになされた本発明によるメモリ装置は、第１方向に延長し、前記第１方向と交差する第２方向に順次に配列された第１乃至第３選択ラインと、前記選択ラインの各々に結合され、第３方向に延長し前記第２方向に順次に配列された第１乃至第３垂直柱と、前記第１選択ラインに結合された前記第３垂直柱と前記第２選択ラインに結合された前記第１垂直柱とを接続する第１補助配線と、前記第２選択ラインに結合された前記第３垂直柱と前記第３選択ラインに結合された前記第１垂直柱とを接続する第２補助配線と、前記補助配線に接続され、前記第２方向に延長するビットラインと、を有することを特徴とする。

一例として、前記ビットラインは、前記第１方向に配列された第１乃至第３ビットラインを含み、前記第１ビットラインは、前記第１補助配線に接続され、前記第２ビットラインは、前記第２垂直柱に接続され、前記第３ビットラインは、前記第２補助配線に接続されることが好ましい。
一例として、前記第２垂直柱に接続される第３補助配線をさらに有し、前記第２ビットラインは、前記第３補助配線を通じて前記第２垂直柱に接続されることが好ましい。

一例として、前記第１及び第２補助配線は、第１及び第３下部コンタクトを通じて前記第１及び第３垂直柱に接続され、前記第１及び第３ビットラインは、第１及び第３上部コンタクトを通じて前記第１及び第２補助配線に各々接続され、前記第２ビットラインは、互いに接触する第２下部コンタクト及び第２上部コンタクトを通じて前記第２垂直柱に接続されることが好ましい。
一例として、前記メモリ装置は、前記選択ラインが基板上に提供され、前記選択ラインと基板との間のセルゲートをさらに有し、前記垂直柱の各々は、前記選択ラインの１つ及び前記セルゲートを貫通（ｔｈｒｏｕｇｈ）して、前記基板に接続されることが好ましい。
一例として、前記メモリ装置は、前記垂直柱と前記セルゲートとの間に提供された情報記憶要素をさらに有することが好ましい。

上記目的を達成するためになされた本発明によるメモリ装置は、第１方向に延長し、前記第１方向と交差する第２方向に離隔し、それらの各々に第３方向に延長する複数個の垂直柱が結合された複数個の選択ラインと、前記選択ラインの各々に結合された前記複数個の垂直柱と、前記互いに隣接する選択ラインの上に延長する補助配線と、前記補助配線に接続され、前記第２方向に延長するビットラインと、を有し、前記選択ラインは、前記第２方向に沿って順次に配置された第１乃至第３選択ラインを含み、前記垂直柱は、ジグザグに配置され、前記第２方向に沿って順次に配列された第１乃至第５列に各々配置された第１乃至第５垂直柱を含むことを特徴とする。

一例として、前記第２垂直柱は、前記第１垂直柱から前記第１方向に第１距離シフトされ、前記第３垂直柱は、前記第２垂直柱から前記第１方向に前記第１距離シフトされ、前記第４垂直柱は、前記第３垂直柱から前記第１方向に前記第１距離シフトされ、前記第５垂直柱は、前記４垂直柱から前記第１方向に前記第１距離シフトされるように配置されることが好ましい。
一例として、前記第２選択ラインに結合された前記第１垂直柱は、前記第１選択ラインに結合された前記第１垂直柱から前記第１方向に第１距離シフトされることが好ましい。

一例として、前記補助配線は、前記第１選択ラインに結合された第４垂直柱と前記第２選択ラインに結合された第１垂直柱とを接続する第１補助配線と、前記第２選択ラインに結合された第５垂直柱と前記第３選択ラインに結合された第２垂直柱とを接続する第２補助配線と、前記第１選択ラインに結合された第５垂直柱と前記第２選択ラインに結合された第２垂直柱とを接続する第３補助配線と、前記第２選択ラインに結合された第４垂直柱と前記第３選択ラインに結合された第１垂直柱とを接続する第４補助配線と、を含むことが好ましい。

一例として、メモリ装置は、前記選択ラインの各々に結合された前記第３垂直柱に接続される第５補助配線をさらに含むことが好ましい。
一例として、前記ビットラインは、前記第１方向に配列された第１乃至第５ビットラインを含み、前記第１乃至第５補助配線は、互に異なる前記ビットラインに接続されることが好ましい。
一例として、前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に接続され、前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に接続されることが好ましい。

一例として、前記ビットラインは、前記第１方向に順次に配列された第１乃至第５ビットラインを含み、前記第１乃至第４補助配線は、前記第１、第２、第４、及び第５垂直柱上に各々配置される第１下部コンタクトを通じて前記第１、第２、第４、及び第５垂直柱に接続され、前記ビットラインの中の４つは、前記第１乃至第４補助配線上に各々配置される第１上部コンタクトを通じて前記第１乃至第４補助配線に各々接続され、前記ビットラインの中の残る１つは、前記選択ラインの各々に結合された前記第３垂直柱上の互いに接触する第２下部コンタクト及び第２上部コンタクトを通じて前記第３垂直柱に接続されることが好ましい。
一例として、前記選択ラインの各々に結合された垂直柱は、前記第５列の次の第６列に沿って配置された第６垂直柱をさらに含み、前記第６垂直柱は、前記第５垂直柱から前記第１方向に前記第１距離シフトされるように配置されることが好ましい。

一例として、前記補助配線は、前記第１選択ラインに結合された第５垂直柱と前記第２選択ラインに結合された第１垂直柱とを接続する第１補助配線と、前記第２選択ラインに結合された第５垂直柱と前記第３選択ラインに結合された第１垂直柱とを接続する第２補助配線と、前記第１選択ラインに結合された第６垂直柱と前記第２選択ラインに結合された第２垂直柱とを接続する第３補助配線と、前記第２選択ラインに結合された第６垂直柱と前記第３選択ラインに結合された第２垂直柱とを接続する第４補助配線と、を含むことが好ましい。
一例として、メモリ装置は、前記第３垂直柱に接続される第５補助配線と、前記第４垂直柱に接続される第６補助配線と、をさらに含むことが好ましい。
一例として、前記ビットラインは、前記第１方向に配列された第１乃至第６ビットラインを含み、前記第１乃至第６補助配線は、互に異なる前記ビットラインに接続されることが好ましい。

一例として、前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に各々接続され、前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に各々接続されることが好ましい。
一例として、前記ビットラインは、前記第１方向に順次に配列された第１乃至第６ビットラインを含み、前記第１乃至第４補助配線は、前記第１、第５、第２、及び第６垂直柱上に配置される第１下部コンタクトを通じて前記第１、第５、第２、及び第６垂直柱に各々接続され、前記第１、第３、第４、及び第６ビットラインは、前記第１乃至第４補助配線上に配置される第１上部コンタクトを通じて前記第１乃至第４補助配線に各々接続され、前記第２ビットラインは、前記選択ラインの各々に結合された前記第３垂直柱上の互いに接触する第２下部コンタクト及び第２上部コンタクトを通じて前記第３垂直柱に接続され、前記第５ビットラインは、前記選択ラインの各々に結合された前記第４垂直柱上の第３下部コンタクト及び第３上部コンタクトを通じて前記第４垂直柱に接続されることが好ましい。

上記目的を達成するためになされた本発明によるメモリ装置は、第１方向に延長し、前記第１方向と交差する第２方向に離隔し、それらの各々に第３方向に延長する複数個の垂直柱が結合され、そして前記第２方向に沿って順次に配置された第１乃至第３選択ラインを含む複数個の選択ラインと、前記互いに隣接する選択ラインの上に延長する補助配線と、前記補助配線に接続され、前記第２方向に延長するビットラインと、を含み、前記垂直柱は、マトリックスに配置され、前記第２方向に沿って順次に配列された第１乃至第３列に各々配置された第１乃至第３垂直柱を含むことを特徴とする。

一例として、前記補助配線は、前記第１選択ラインに結合された第３垂直柱と前記第２選択ラインに結合された第１垂直柱とを接続する第１補助配線と、前記第２選択ラインに結合された第３垂直柱と前記第３選択ラインに結合された第１垂直柱とを接続する第２補助配線と、を含むことが好ましい。
一例として、メモリ装置は、前記第２垂直柱に接続される第３補助配線さらに含むことが好ましい。
一例として、前記ビットラインは、前記第１方向に配列された第１乃至第３ビットラインを含み、前記第１乃至第３補助配線は、互に異なる前記ビットラインに接続されることが好ましい。
一例として、前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に各々接続され、前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に各々接続されることが好ましい。

本発明に係るメモリ装置によれば、垂直型メモリ装置の単位セル面積を減少して集積度を増加することができる。一般的な技術に比べて、ビットラインの数を増加してページサイズ（ｐａｇｅ ｓｉｚｅ）を増加することができる。これと共に動作速度を増加することができる。

本発明の実施形態によるメモリ装置の構成を示すブロック図である。 図１のメモリセルアレイの例を示す斜視図である。 本発明の第１実施形態による垂直型メモリ装置のメモリブロックの斜視図である。 図３のＡの拡大図である。 図３のＡの拡大図である。 図３のＡの拡大図である。 図３のＡの拡大図である。 図３のＡの拡大図である。 図３のＡの拡大図である。 図３のＡの拡大図である。 図３のＡの拡大図である。 図３のＡの拡大図である。 図３の垂直型メモリ装置の平面図である。 図１３のＩ−Ｉ’線に沿う断面図である。 本発明の第１実施形態による垂直型メモリ装置を形成する工程を説明するものであって、図１３に対応する平面図である。 図１４に対応する断面図である。 図１３に対応する平面図である。 図１４に対応する断面図である。 図１３に対応する平面図である。 図１４に対応する断面図である。 図１３に対応する平面図である。 図１４に対応する断面図である。 図１３に対応する平面図である。 図１４に対応する断面図である。 図１３に対応する平面図である。 図１４に対応する断面図である。 本発明の第１実施形態の他の例による垂直型メモリ装置の平面図である。 図２７のＩ−Ｉ’線に沿う断面図である。 本発明の第２実施形態による垂直型メモリ装置の平面図である。 図２９のＩ−Ｉ’線に沿う断面図である。 本発明の第２実施形態の他の例による垂直型メモリ装置の平面図である。 本発明の第３実施形態による垂直型メモリ装置の平面図である。 図３２のＩ−Ｉ’線に沿う断面図である。 本発明の第３実施形態の他の例による垂直型メモリ装置の平面図である。 図３４のＩ−Ｉ’線に沿う断面図である。 本発明の第３実施形態の更に他の例による垂直型メモリ装置の平面図である。 本発明の第４実施形態による垂直型メモリ装置の平面図である。 本発明の第４実施形態の他の例による垂直型メモリ装置の平面図である。 本発明の第４実施形態の更に他の例による垂直型メモリ装置の平面図である。 本発明の第５実施形態による垂直型メモリ装置の平面図である。 本発明の第５実施形態の他の例による垂直型メモリ装置の平面図である。 本発明の第５実施形態の更に他の例による垂直型メモリ装置の平面図である。 本発明の実施形態によって形成された半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。 本発明の実施形態によって形成された半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。 本発明の実施形態によって形成された半導体装置を備えた情報処理システムの一例を示す概略ブロック図である。

以上の本発明の目的、他の目的、特徴及び長所は添付された図面に関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明する実施形態に限定されなく、他の形態に具体化されることもあり得る。むしろ、ここで紹介する実施形態は開示する内容が徹底され、完全になるように、そして当業者に本発明の思想が十分に伝達されるように下記のために提供する。

本明細書で、ある膜（又は層）が他の膜（又は層）又は基板上に在ると言及する場合にそれは他の膜（又は層）又は基板上に直接形成され得るか、又はこれらの間に第３の膜（又は層）が介在され得る。また、図面において、構成の大きさ及び厚さ等は明確性のために誇張することもある。また、本明細書の多様な実施形態で第１、第２、第３等の用語を多様な領域、膜（又は層）等を記述するために使用するが、これらの領域、膜がこのような用語によって限定されない。これらの用語は単なるいずれか所定領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用するだけである。ここに説明し、例示する各実施形態はそれの相補的な実施形態も含む。本明細書で‘及び／又は’という表現は前後に羅列する構成要素の中で少なくとも１つを含む意味に使用する。明細書の全体に亘って同一の参照番号で表示する部分は同一の構成要素を示す。

以下、本発明に係るメモリ装置を実施するための形態の具体例を図面を参照しながら説明する。
図１は本発明の実施形態によるメモリ装置の構成を示すブロック図である。図１を参照すると、本発明の実施形態によるメモリ装置はメモリセルアレイ１０、アドレスデコーダー２０、読出し／書込み回路３０、データ入出力回路４０、及び制御ロジック５０を含む。
メモリセルアレイ１０は、複数個のワードラインＷＬを通じてアドレスデコーダー２０に接続され、ビットラインＢＬを通じて読出し／書込み回路３０に接続される。メモリセルアレイ１０は複数個のメモリセルを含む。例えば、メモリセルアレイ１０はセル当たり１つ又はそれ以上のビットを格納することができるように構成される。

アドレスデコーダー２０はワードラインＷＬを通じてメモリセルアレイ１０に接続される。アドレスデコーダー２０は制御ロジック５０の制御に応答して動作するように構成される。アドレスデコーダー２０は外部からアドレスＡＤＤＲを受信する。アドレスデコーダー２０は受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングして、複数個のワードラインＷＬの中で対応するワードラインを選択する。また、アドレスデコーダー２０は受信されたアドレスＡＤＤＲの中で列アドレスをデコーディングし、デコーディングされた列アドレスを読出し／書込み回路３０へ伝達する。例えば、アドレスデコーダー２０は行デコーダー、列デコーダー、アドレスバッファ等のように広く公知された構成要素を含む。

読出し／書込み回路３０はビットラインＢＬを通じてメモリセルアレイ１０に接続され、データラインＤＬを通じてデータ入出力回路４０に接続される。読出し／書込み回路３０は制御ロジック５０の制御に応答して動作する。読出し／書込み回路３０はアドレスデコーダー２０からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読出し／書込み回路３０はビットラインＢＬを選択する。

例えば、読出し／書込み回路３０はデータ入出力回路４０からデータを受信し、受信されたデータをメモリセルアレイ１０に書き込む。読出し／書込み回路３０はメモリセルアレイ１０からデータを読出し、読み出されたデータをデータ入出力回路４０へ伝達する。読出し／書込み回路３０はメモリセルアレイ１０の第１格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ１０の第２格納領域に書き込む。例えば、読出し／書込み回路３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を遂行するように構成される。
読出し／書込み回路３０はページバッファ（又はページレジスター）及び列選択回路を含む構成要素を含む。他の例として、読出し／書込み回路３０は感知増幅器、書込みドライバー、及び列選択回路を含む構成要素を含んでもよい。

データ入出力回路４０はデータラインＤＬを通じて読出し／書込み回路３０に接続される。データ入出力回路４０は制御ロジック５０の制御に応答して動作する。データ入出力回路４０は外部とデータＤＡＴＡを交換するように構成される。データ入出力回路４０は外部から伝達されるデータＤＡＴＡをデータラインＤＬを通じて読出し／書込み回路３０へ伝達するように構成される。データ入出力回路４０は読出し／書込み回路からデータラインＤＬを通じて伝達されるデータＤＡＴＡを外部へ出力するように構成される。例えば、データ入出力回路４０はデータバッファ等のような構成要素を含む。

制御ロジック５０はアドレスデコーダー２０、読出し／書込み回路３０、及びデータ入出力回路４０に接続される。制御ロジック５０は半導体素子の動作を制御するように構成される。制御ロジック５０は外部から伝達される制御信号ＣＴＲＬに応答して動作する。

図２は図１のメモリセルアレイ１０の例を示す斜視図である。図２を参照すると、メモリセルアレイ１０は複数個のメモリブロックＢＬＫ１〜ＢＬＫｎを含む。各メモリブロックは３次元構造（又は垂直構造）を有する。例えば、各メモリブロックは互いに交差する第１乃至第３方向に延長された構造物を含む。例えば、各メモリブロックは第３方向に延長された複数個のセルストリングを含む。

図３は本発明の第１実施形態による垂直型メモリ装置のメモリブロックの斜視図である。図４乃至図１２は図３のＡの拡大図である。
図３を参照して、基板１１０が提供される。基板１１０は第１導電型、例えばＰ型を有する。基板１１０上にゲート構造体ＧＬが提供される。基板１１０とゲート構造体ＧＬとの間にバッファ誘電膜１２１が提供される。バッファ誘電膜１２１はシリコン酸化膜である。

ゲート構造体ＧＬは第１方向に延長する。ゲート構造体ＧＬは第１方向と交差する（例えば、直交する）第２方向に互いに対向する。ゲート構造体ＧＬは絶縁パターン１２５及び絶縁パターンを介在して互いに離隔されたゲート電極を含む。ゲート電極は基板１１０上に順次的に積層された第１乃至第６ゲート電極Ｇ１〜Ｇ６を含む。絶縁パターン１２５はシリコン酸化膜である。
バッファ誘電膜１２１は絶縁パターン１２５に比べて薄い。ゲート電極Ｇ１〜Ｇ６はドーピングされたシリコン、金属（例えば、タングステン）、金属窒化物、金属シリサイド又はこれらの組合せを含む。図面にはゲート電極が６個であることを示したが、これに限定されなく、それ以上であってもよい。

ゲート構造体ＧＬの間に、第１方向に延長する分離領域１３１が提供される。分離領域１３１は第１分離絶縁膜（図示せず、図１４の１４１参照）で満たされる。共通ソースラインＣＳＬが分離領域１３１の基板１１０に提供される。共通ソースラインＣＳＬは、互いに離隔されて、基板１１０内で第１方向に延長される。共通ソースラインＣＳＬは、第１導電型と異なる第２導電型（例えば、Ｎ型）とを有する。図面に示したものと異なり、共通ソースラインＣＳＬは基板１１０と第１ゲート電極Ｇ１との間に提供され、第１方向に延長するライン形状のパターンであってもよい。

第１方向及び第２方向のマトリックス状に配列された垂直柱ＰＬが提供される。複数個の垂直柱ＰＬがゲート構造体ＧＬと結合される。複数個の垂直柱ＰＬはゲート電極Ｇ１〜Ｇ６を貫通して基板１１０に接続される。垂直柱ＰＬは基板１１０から上に延長される（即ち、第３方向に延長される）長軸を有する。垂直柱ＰＬの一端は基板１１０に接続され、これらの他端は第２方向に延長する第１及び第２ビットラインＢＬ１、ＢＬ２に接続される。
複数の垂直柱ＰＬとビットライン（ＢＬ１、ＢＬ２）との間に補助配線（ＳＢＬ１、ＳＢＬ２）が提供される。補助配線（ＳＢＬ１、ＳＢＬ２）は、下部コンタクト１５２を通じて、直に隣接するゲート構造体ＧＬに結合された垂直柱ＰＬに接続される。ビットライン（ＢＬ１、ＢＬ２）は上部コンタクト（１５４ａ、１５４ｂ）を通じて補助配線（ＳＢＬ１、ＳＢＬ２）に接続される。

ビットライン（ＢＬ１、ＢＬ２）と共通ソースラインＣＳＬとの間にフラッシュメモリ装置の複数個のセルストリングが提供される。１つのセルストリングは、ビットライン（ＢＬ１、ＢＬ２）に接続するストリング選択トランジスタ、共通ソースラインＣＳＬに接続する接地選択トランジスタ、及びストリング選択トランジスタと接地選択トランジスタとの間に提供される複数個のメモリセルを含む。選択トランジスタ及び複数個のメモリセルは１つの垂直柱ＰＬに提供される。第１ゲート電極Ｇ１は接地選択トランジスタの接地選択ゲートＧＳＬである。第２乃至第５ゲート電極Ｇ２〜Ｇ５は複数個のメモリセルのセルゲートＷＬである。第６ゲート電極Ｇ６はストリング選択トランジスタのストリング選択ゲートラインＳＳＬである。

第１乃至第６ゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に、情報記憶要素１３５が提供される。図３は情報記憶要素１３５がゲート電極Ｇ１〜Ｇ６と絶縁パターン１２５との間に延長し、ゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に延長することを示したが、これに限定されない。後述する例で多様に変形されてもよい（図４〜図１２参照）。
一側面で、垂直柱ＰＬは半導体物質を含む半導体柱である。垂直柱ＰＬはチャンネルとして機能する。垂直柱ＰＬは中が満たされたシリンダー型、又はその中が空いたシリンダー型（例えば、マカロニ（ｍａｃａｒｏｎｉ）型）であってもよい。マカロニ型の垂直柱の中は充填絶縁膜１２７で満たされる。充填絶縁膜１２７はシリコン酸化膜で形成される。充填絶縁膜１２７は垂直柱ＰＬの内壁と直接接触する。

垂直柱ＰＬの一端上に導電パターン１２８が提供される。導電パターン１２８に接する垂直柱ＰＬの一端はドレーン領域である。一例として、図４を参照して、図３に示したように、情報記憶要素１３５はゲート電極Ｇ１〜Ｇ６に隣接するブロッキング絶縁膜１３５ｃ、垂直柱ＰＬに隣接するトンネル絶縁膜１３５ａ、及びこれらの間の電荷蓄積膜１３５ｂを含む。情報記憶要素１３５はゲート電極Ｇ１〜Ｇ６と絶縁パターン１２５との間に延長される。

ブロッキング絶縁膜１３５ｃは高誘電膜（例えば、アルミニウム酸化膜又はハフニウム酸化膜）を含む。ブロッキング絶縁膜１３５ｃは複数の薄膜で構成される多層膜である。例えば、ブロッキング絶縁膜１３５ｃはアルミニウム酸化膜及び／又はハフニウム酸化膜を含み、アルミニウム酸化膜及びハフニウム酸化膜の積層順序は多様である。電荷蓄積膜１３５ｂは電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜である。電荷トラップ膜は、例えばシリコン窒化膜を含む。トンネル絶縁膜１３５ａはシリコン酸化膜を含む。

他の例として、図５乃至図７を参照すると、図３に示したものと異なり情報記憶要素１３５の少なくとも一部は絶縁パターン１２５と垂直柱ＰＬとの間に延長される。図５を参照すると、トンネル絶縁膜１３５ａは絶縁パターン１２５と垂直柱ＰＬとの間に延長し、電荷蓄積膜１３５ｂ及びブロッキング絶縁膜１３５ｃは絶縁パターン１２５とゲート電極Ｇ１〜Ｇ６との間に延長される。図６を参照すると、トンネル絶縁膜１３５ａ及び電荷蓄積膜１３５ｂは絶縁パターン１２５と垂直柱ＰＬとの間に延長し、ブロッキング絶縁膜１３５ｃは絶縁パターン１２５とゲート電極Ｇ１〜Ｇ６との間に延長される。

図７を参照すると、トンネル絶縁膜１３５ａ、電荷蓄積膜１３５ｂ、及びブロッキング絶縁膜１３５ｃは絶縁パターン１２５と垂直柱ＰＬとの間に延長される。前述した例とは異なり、図８を参照すると、電荷蓄積膜１３５ｂはポリシリコンである。この場合、電荷蓄積膜１３５ｂとブロッキング絶縁膜１３５ｃとはゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に限定される。

他の側面で、垂直柱ＰＬは導電柱である。垂直柱ＰＬは導電性物質（例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体）の中で少なくとも１つを含む。図９を参照すると、図３に図示されたものと異なり、情報記憶要素１３５はゲート電極Ｇ１〜Ｇ６と垂直柱ＰＬとの間に限定される。図１０及び図１１を参照すると、情報記憶要素１３５は絶縁パターン１２５と垂直柱ＰＬとの間、又は絶縁パターン１２５とゲート電極Ｇ１〜Ｇ６のとの間に延長される。この場合、情報記憶要素１３５は可変抵抗パターンである。可変抵抗パターンはその抵抗が変化できる、可変抵抗特性を有する物質の中で少なくとも１つを含む。以下、情報記憶要素１３５として使用される可変抵抗パターンの例を説明する。

一例として、情報記憶要素１３５はそれに隣接する電極を通過する電流によって発生する熱によってそれの電気的抵抗が変化される物質（例えば、相変化物質）を含む。相変化物質はアンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及びセレン（ｓｅｌｅｎｉｕｍ、Ｓｅ）の中で少なくとも１つを含む。例えば、相変化物質は、テルル（Ｔｅ）は大略２０原子％〜大略８０原子％の濃度を有し、アンチモン（Ｓｂ）は大略５原子％〜大略５０原子％の濃度を有し、残りはゲルマニウム（Ｇｅ）であるカルコゲン化合物を含む。
これに加えて、相変化物質は、不純物として、Ｎ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ、及びＬａの中で少なくとも１つを含む。又は、可変抵抗パターンはＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ、及びＧａＳｂ中の１つで形成されてもよい。

他の例として、情報記憶要素１３５はそれを通過する電流によるスピン伝達過程を利用してそれの電気的抵抗が変化できる薄膜構造を有するように形成される。情報記憶要素１３５は磁気抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造を有し、少なくとも１つの強磁性物質及び／又は少なくとも１つの反強磁性物質を含む。

その他の例として、情報記憶要素１３５はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は遷移金属酸化物の中で少なくとも１つを含む。例えば、情報記憶要素１３５はニオブ酸化物（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ニッケル酸化物（ｎｉｋｅｌ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バナジウム酸化物（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ_３）、ストロンチウム−チタン酸化物（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウム−ストロンチウム−チタン酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウム−ジルコニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、又はバリウム−ストロンチウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）等で少なくとも１つを含む。
本発明の一部の例によれば、図１２を参照して、情報記憶要素１３５とゲート電極Ｇ１〜Ｇ６との間には自己整流特性（ｓｅｌｆ−ｒｅｃｔｉｆｙｉｎｇ ｐｒｏｐｅｒｔｙ）を有する物質の中で少なくとも１つ（ＳＷ、例えば、ＰＮ接合ダイオード）が提供される。

図１３は図３の垂直型メモリ装置の平面図である。図１４は図１３のＩ−Ｉ’線に沿う断面図である。図１３及び図１４を参照して、本発明の第１実施形態の一例による垂直型メモリ装置をより詳細に説明する。
図１３及び図１４を参照すると、ゲート構造体ＧＬは互いに隣接する第１及び第２ゲート構造体ＧＬ１、ＧＬ２を含む。第１ゲート構造体ＧＬ１の第６ゲート電極Ｇ６は第１ストリング選択ラインＳＳＬ１と称され、第２ゲート構造体ＧＬ２の第６ゲート電極Ｇ６は第２ストリング選択ラインＳＳＬ２と称される。第１及び第２ストリング選択ラインＳＳＬ１、ＳＳＬ２は第２方向に沿って交互に配置される。

選択ラインの各々に結合された垂直柱は第２方向に沿って順次的に配列された第１及び第２列に各々配置された第１垂直柱ＰＬ１及び第２垂直柱ＰＬ２を含む。第１及び第２垂直柱ＰＬ１、ＰＬ２は第１方向及び第２方向のマトリックスに配列される。第１方向に直ちに隣接する垂直柱は、例えばビットライン（ＢＬ１、ＢＬ２）の１ピッチぐらい離隔される。
補助配線の各々は直ちに隣接する第１及び第２ストリング選択ラインＳＳＬ１、ＳＳＬ２の各々に結合された垂直柱（ＰＬ１、ＰＬ２）、即ち第１ストリング選択ラインＳＳＬ１に結合された１つの垂直柱と第２ストリング選択ラインＳＳＬ２に結合された他の垂直柱とを一対一に接続する。補助配線は他のストリング選択ラインに結合された垂直柱（ＰＬ１、ＰＬ２）を接続する。補助配線は第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２とを含む。

例えば、第１補助配線ＳＢＬ１は１つの第１ストリング選択ラインＳＳＬ１の第２垂直柱ＰＬ２と第２ストリング選択ラインＳＳＬ２の第１垂直柱ＰＬ１とを接続し、第２補助配線ＳＢＬ２は第２ストリング選択ラインＳＳＬ２の第２垂直柱ＰＬ２と他の第１ストリング選択ラインＳＳＬ１の第１垂直柱ＰＬ１とを接続する。
補助配線（ＳＢＬ１、ＳＢＬ２）は下部コンタクト１５２を通じて、垂直柱（ＰＬ１、ＰＬ２）に接続される。下部コンタクト１５２は垂直柱（ＰＬ１、ＰＬ２）上に重畳されて各々配置される。第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２とは第２方向に延長される。第１補助配線ＳＢＬ１は第１方向に突出された第１突出部Ｐ１を有し、第２補助配線ＳＢＬ２は第１方向に反対となる方向に突出された第２突出部Ｐ２を有する。突出部（Ｐ１、Ｐ２）はゲート構造体（ＧＬ１、ＧＬ２）の間の分離絶縁膜１４１の上に延長される。

複数個の第１補助配線ＳＢＬ１は第１方向に沿って配置される。複数個の第２補助配線ＳＢＬ２は第１方向に沿って配置される。第１及び第２補助配線ＳＢＬ１、ＳＢＬ２は第２方向に沿って交互に配置される。第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２とは互いに隣接する他のビットラインに接続される。例えば、複数個の第１補助配線ＳＢＬ１は第１ビットラインＢＬ１に接続され、複数個の第２補助配線ＳＢＬ２は第２ビットラインＢＬ２に接続される。
ビットライン（ＢＬ１、ＢＬ２）は上部コンタクト（１５４ａ、１５４ｂ）を通じて補助配線（ＳＢＬ１、ＳＢＬ２）に各々接続される。上部コンタクト（１５４ａ、１５４ｂ）はゲート構造体（ＧＬ１、ＧＬ２）の間の分離絶縁膜１４１上に配置される。これとは異なり、幾つかの実施形態で、上部コンタクト（１５４ａ、１５４ｂ）は分離絶縁膜１４１上に配置されなくともよい。

第１補助配線ＳＢＬ１上の第１上部コンタクト１５４ａは下部コンタクト１５２から第１方向に、例えばビットライン（ＢＬ１、ＢＬ２）の１／２ピッチぐらいシフトされ、第２補助配線ＳＢＬ２上の第２上部コンタクト１５４ｂは下部コンタクト１５２から第１方向の反対方向に、例えばビットライン（ＢＬ１、ＢＬ２）の１／２ピッチぐらいシフトされる。上部コンタクト（１５４ａ、１５４ｂ）は突出部（Ｐ１、Ｐ２）上に配置される。

次に、図３の垂直型メモリ装置を形成する方法を説明する。図１５は本発明の第１実施形態による垂直型メモリ装置を形成する工程を説明するものであって、図１３に対応する平面図である。図１７、１９、２１、２３、２５も図１３に対応する平面図であり、図１６、１８、２０、２２、２４、２６は図１４に対応する断面図である。
図１５及び図１６を参照すると、基板１１０が提供される。基板１１０は第１導電型、例えばｐ型の導電型を有する。基板１１０上にバッファ誘電膜１２１が形成される。バッファ誘電膜１２１は、例えばシリコン酸化膜である。バッファ誘電膜１２１は、例えば熱酸化工程によって形成される。犠牲膜１２３及び絶縁膜１２４がバッファ誘電膜１２１上に交互に積層されて、提供される。最上層の絶縁膜１２４’の厚さは他の絶縁膜の厚さより厚くなる。絶縁膜１２４は、例えばシリコン酸化膜である。犠牲膜１２３はバッファ誘電膜１２１及び絶縁膜１２４に対してウェットエッチング特性が異なる物質を含む。犠牲膜１２３は、例えばシリコン窒化膜、シリコン酸化窒化膜、ポリシリコン膜又はポリシリコンゲルマニウム膜を含む。犠牲膜１２３及び絶縁膜１２４は、例えば化学的気相蒸着ＣＶＤ方法によって形成される。

図１７及び図１８を参照すると、バッファ誘電膜１２１、犠牲膜１２３及び絶縁膜１２４を貫通して、基板１１０を露出する垂直ホール１２６が形成される。垂直ホール１２６は図１３を参照して説明した垂直柱（ＰＬ１、ＰＬ２）のように配置されてもよい。
垂直ホール１２６内に垂直柱（ＰＬ１、ＰＬ２）が形成される。一側面で、垂直柱（ＰＬ１、ＰＬ２）は第１導電型の半導体膜である。半導体膜は垂直ホール１２６を完全に満たさないように形成され、半導体膜上に絶縁物質が形成されて垂直ホール１２６を完全に満たす。半導体膜及び絶縁物質は平坦化されて、最上層の絶縁膜１２４’が露出される。これによって、その内部の空いた中が充填絶縁膜１２７で満たされた、シリンダー型の垂直柱（ＰＬ１、ＰＬ２）が形成される。

半導体膜は垂直ホール１２６を満たすように形成される。この場合、充填絶縁膜は要求されないこともある。垂直柱（ＰＬ１、ＰＬ２）の上部はリセスされて、最上層の絶縁膜１２４’の上部面１２９より低くなる。垂直柱（ＰＬ１、ＰＬ２）がリセスされた垂直ホール１２６内に導電パターン１２８が形成される。導電パターン１２８はドーピングされたポリシリコン又は金属である。導電パターン１２８及び垂直柱（ＰＬ１、ＰＬ２）の上部分に第２導電型の不純物イオンを注入して、ドレーン領域が形成される。第２導電型は、例えばＮ型である。

他の側面で、垂直柱（ＰＬ１、ＰＬ２）は導電性物質（例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体）の中で少なくとも１つを含む。
図１９及び図２０を参照すると、バッファ誘電膜１２１、犠牲膜１２３、及び絶縁膜１２４を連続的にパターニングして、互いに離隔され、第１方向に延長され、基板１１０を露出する、分離領域１３１が形成される。パターニングされた絶縁膜１２４は絶縁パターン１２５になる。

図２１及び図２２を参照すると、分離領域１３１に露出された犠牲膜１２３を選択的に除去してゲート領域１３３を形成する。ゲート領域１３３は犠牲膜１２３が除去された領域に該当し、垂直柱（ＰＬ１、ＰＬ２）の側壁及び絶縁パターン１２５の上部面及び下部面によって定義される。犠牲膜１２３がシリコン窒化膜又はシリコン酸窒化膜を含む場合、犠牲膜の除去工程は燐酸を含むエッチング溶液を使用して遂行される。ゲート領域１３３によって垂直柱（ＰＬ１、ＰＬ２）の側壁の一部分が露出される。

図２３及び図２４を参照すると、ゲート領域１３３に情報記憶要素１３５を形成する。一側面で、情報記憶要素１３５は垂直柱（ＰＬ１、ＰＬ２）の側壁に接触するトンネル絶縁膜、トンネル絶縁膜上の電荷蓄積膜、及び電荷蓄積膜上のブロッキング絶縁膜を含む。（図４参照）。この場合、垂直柱（ＰＬ１、ＰＬ２）は半導体柱である。トンネル絶縁膜は、シリコン酸化膜を含む。トンネル絶縁膜は、ゲート領域１３３に露出された垂直柱（ＰＬ１、ＰＬ２）を熱酸化して形成される。これとは異なり、トンネル絶縁膜は原子層堆積法で形成されてもよい。電荷蓄積膜は電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜である。電荷トラップ膜は、例えばシリコン窒化膜を含む。

ブロッキング絶縁膜は高誘電膜（例えば、アルミニウム酸化膜又はハフニウム酸化膜）を含む。ブロッキング絶縁膜は複数の薄膜で構成される多層膜である。例えば、ブロッキング絶縁膜はアルミニウム酸化膜及びシリコン酸化膜を含み、アルミニウム酸化膜及びシリコン酸化膜の積層順序は多様である。電荷蓄積膜及びブロッキング誘電膜は段差塗布性が優れた原子層堆積法及び／又は化学気相蒸着法で形成される。これとは異なり、情報記憶要素１３５が図５乃至図８の構造を有する場合、情報記憶要素１３５を構成するトンネル絶縁膜、電荷蓄積膜及び／又はブロッキング絶縁膜の少なくとも１つは垂直柱（ＰＬ１、ＰＬ２）を形成する前に垂直ホール１２６内に形成される。

他の側面で、情報記憶要素１３５は可変抵抗パターンである（図９乃至図１１参照）。可変抵抗パターンはそれを通過する電流によってその抵抗が選択的に変化できる、可変抵抗特性を有する物質の中で少なくとも１つを含む。この場合、垂直柱（ＰＬ１、ＰＬ２）は導電性物質（例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、又は（炭素ナノチューブ又はグラフェン等のような）ナノ構造体）の中で少なくとも１つを含む導電柱である。情報記憶要素１３５が図１０の構造を有する場合、情報記憶要素１３５は垂直柱（ＰＬ１、ＰＬ２）を形成する前に垂直ホール１２６内に形成される。

ゲート領域１３３の情報記憶要素１３５上に導電膜が形成される。導電膜はドーピングされたシリコン膜、金属膜（例えば、タングステン）、金属窒化膜又は金属シリサイド膜の中で少なくとも１つで形成される。導電膜は原子層蒸着方法によって形成される。
導電膜が金属シリサイド膜である場合、導電膜を形成することはポリシリコン膜を形成し、分離領域１３１に隣接するポリシリコン膜の一部を除去してポリシリコン膜をリセスし、リセスされたポリシリコン膜上に金属膜を形成し、金属膜を熱処理し、そして未反応金属膜を除去することを含む。金属シリサイド膜のための金属膜はタングステン、チタニウム、コバルト、又はニッケルを含む。

ゲート領域１３３の外部（即ち、分離領域１３１）に形成された導電膜が除去される。これによって、ゲート領域１３３の内にゲート電極Ｇ１〜Ｇ６が形成される。ゲート電極Ｇ１〜Ｇ６は第１方向に延長する。ゲート構造体ＧＬはゲート電極Ｇ１〜Ｇ６を含む。ゲート構造体ＧＬは第２方向に交互に配置された第１及び第２ゲート構造体ＧＬ１、ＧＬ２を含む。１つのゲート構造体に、第１及び第２方向にマトリックス状に配列された、第１及び第２垂直柱ＰＬ１、ＰＬ２が結合される。
分離領域１３１に形成された導電膜が除去されて基板１１０が露出される。露出された基板１１０に第２導電型の不純物イオンが高濃度に提供されて共通ソースラインＣＳＬが形成される。

図２５及び図２６を参照すると、分離領域１３１を満たす分離絶縁膜１４１が形成される。下部コンタクト１５２が垂直柱（ＰＬ１、ＰＬ２）上に重畳されて形成される。下部コンタクト１５２上に補助配線（ＳＢＬ１、ＳＢＬ２）が形成される。補助配線（ＳＢＬ１、ＳＢＬ２）は下部コンタクト１５２を通じて、直に隣接するストリング選択ライン（ＳＳＬ１、ＳＳＬ２）の各々に結合された垂直柱（ＰＬ１、ＰＬ２）を一対一に接続する。

図１３及び図１４を再び参照して、第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２との上に第１及び第２上部コンタクト１５４ａ、１５４ｂが各々形成される。第１及び第２上部コンタクト１５４ａ、１５４ｂの上にビットライン（ＢＬ１、ＢＬ２）が形成される。第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２とは各々第１及び第２上部コンタクト１５４ａ、１５４ｂを通じて、互いに隣接する他のビットラインに接続される。第１補助配線ＳＢＬ１は第１上部コンタクト１５４ａを通じて第１ビットラインＢＬ１に接続される。第２補助配線ＳＢＬ２は第２上部コンタクト１５４ｂを通じて第２ビットラインＢＬ２に接続される。

図２７は本発明の第１実施形態の他の例による垂直型メモリ装置の平面図であり、図２８は図２７のＩ−Ｉ’線に沿う断面図である。図３、図１３、及び図１４を参照して説明した本発明の第１実施形態の一例と重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図２７及び図２８を参照すると、補助配線は第１補助配線ＳＢＬ１と第２補助配線ＳＢＬ２とを含む。第１補助配線ＳＢＬ１は第１垂直柱ＰＬ１上に重畳された第１下部コンタクト１５２ａを通じて第１垂直柱ＰＬ１に接続される。第２補助配線ＳＢＬ２は第２垂直柱ＰＬ２上に重畳された第２下部コンタクト１５２ｂを通じて第２垂直柱ＰＬ２に接続される。

複数個の第１補助配線ＳＢＬ１は第１方向に沿って配置される。複数個の第２補助配線ＳＢＬ２は第１方向に沿って配置される。第１及び第２補助配線ＳＢＬ１、ＳＢＬ２は第２方向に沿って交互に配置される。複数個の第１補助配線ＳＢＬ１と複数個の第２補助配線ＳＢＬ２とは互いに隣接する他のビットラインに接続される。
第１補助配線ＳＢＬ１は第１垂直柱ＰＬ１から第１方向にオフセットされた第１上部コンタクト１５４ａを通じて第１ビットラインＢＬ１に接続される。第２補助配線ＳＢＬ２は第２垂直柱ＰＬ２から第１方向の反対方向にオフセットされた第２上部コンタクト１５４ｂを通じて第２ビットラインＢＬ２に接続される。

第１補助配線ＳＢＬ１上の第１上部コンタクト１５４ａは第１下部コンタクト１５２ａから第１方向に、例えばビットライン（ＢＬ１、ＢＬ２）の１／２ピッチぐらいシフトされ、第２補助配線ＳＢＬ２上の第２上部コンタクト１５４ｂは第２下部コンタクト１５２ｂから第１方向の反対方向に、例えばビットライン（ＢＬ１、ＢＬ２）の１／２ピッチぐらいシフトされる。

図２９は本発明の第２実施形態による垂直型メモリ装置の平面図である。図３０は図２９のＩ−Ｉ’線に沿う断面図である。図３、図１３、及び図１４を参照して説明した本発明の第１実施形態と重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図２９及び図３０を参照すると、ゲート構造体ＧＬは互いに隣接する第１乃至第３ゲート構造体ＧＬ１〜ＧＬ３を含む。第１ゲート構造体ＧＬ１の第６ゲート電極Ｇ６は第１ストリング選択ラインＳＳＬ１と称され、第２ゲート構造体ＧＬ２の第６ゲート電極Ｇ６は第２ストリング選択ラインＳＳＬ２と称され、第３ゲート構造体ＧＬ３の第６ゲート電極Ｇ６は第３ストリング選択ラインＳＳＬ３と称される。第１乃至第３ストリング選択ラインＳＳＬ１〜ＳＳＬ３は第２方向に沿って反復的に配置される。

選択ラインの各々に結合された垂直柱はジグザグに配置され、第２方向に沿って順次に配列された第１乃至第４列に各々配置された第１乃至第４垂直柱ＰＬ１〜ＰＬ４を含む。第２垂直柱ＰＬ２は第１垂直柱ＰＬ１から第１方向に第１距離ぐらいシフトされ、第３垂直柱ＰＬ３は第２垂直柱ＰＬ２から第１方向に第１距離ぐらいシフトされ、第４垂直柱ＰＬ４は第３垂直柱ＰＬ３から第１方向に第１距離ぐらいシフトされる。第１距離は、例えばビットラインＢＬ１〜ＢＬ４の２ピッチぐらいである。第１方向に直に隣接する垂直柱は、例えばビットラインＢＬ１〜ＢＬ４の２ピッチぐらい第１方向に離隔される。

補助配線は第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４を含む。第１補助配線ＳＢＬ１は第１ストリング選択ラインＳＳＬ１の第４垂直柱ＰＬ４と第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第１垂直柱ＰＬ１とを接続する。第２補助配線ＳＢＬ２は第２ストリング選択ラインＳＳＬ２の第３垂直柱ＰＬ３と第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第２垂直柱ＰＬ２とを接続する。第３補助配線ＳＢＬ３は第１ストリング選択ラインＳＳＬ１に結合された（又は貫通する）第３垂直柱ＰＬ３と第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第２垂直柱ＰＬ２とを接続する。第４補助配線ＳＢＬ４は第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第４垂直柱ＰＬ４と第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第１垂直柱ＰＬ１とを接続する。

補助配線ＳＢＬ１〜ＳＢＬ４は下部コンタクト１５２を通じて、垂直柱ＰＬ１〜ＰＬ４に各々接続される。下部コンタクト１５２は垂直柱ＰＬ１〜ＰＬ４上に重畳されて各々配置される。第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４は第２方向に伸張する。第１及び第３補助配線ＳＢＬ１、ＳＢＬ３は各々第１方向に突出された第１及び第３突出部Ｐ１、Ｐ３を有し、第２及び第４補助配線ＳＢＬ２、ＳＢＬ４は各々第１方向と反対となる方向に突出された第２及び第４突出部Ｐ２、Ｐ４を有する。突出部Ｐ１〜Ｐ４はゲート構造体間の分離絶縁膜１４１の上に延長される。

第１補助配線ＳＢＬ１及び第３補助配線ＳＢＬ３は第１方向に沿って交互に配列され、第２補助配線ＳＢＬ２及び第４補助配線ＳＢＬ４は第１方向に沿って交互に配列される。第１及び第２補助配線ＳＢＬ１、ＳＢＬ２は第２方向に沿って交互に配置され、第３及び第４補助配線ＳＢＬ３、ＳＢＬ４は第２方向に沿って交互に配置される。第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４は互いに隣接する他のビットラインに接続される。
例えば、複数個の第１補助配線ＳＢＬ１は第１ビットラインＢＬ１に接続され、複数個の第２補助配線ＳＢＬ２は第２ビットラインＢＬ２に接続され、複数個の第３補助配線ＳＢＬ３は第３ビットラインＢＬ３に接続され、複数個の第４補助配線ＳＢＬ４は第４ビットラインＢＬ４に接続される。第１乃至第４ビットラインＢＬ１〜ＢＬ４は第２方向に延長し、第１方向に順次に直に隣接して配置される。

第１乃至第４ビットラインＢＬ１〜ＢＬ４は上部コンタクト（１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ）を通じて第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４に各々接続される。上部コンタクト１５４ａ〜１５４ｄは突出部Ｐ１〜Ｐ４上に配置される。例えば、第１及び第３補助配線ＳＢＬ１、ＳＢＬ３上の第１及び第３上部コンタクト１５４ａ、１５４ｃは下部コンタクト１５２から第１方向にビットラインの１／２ピッチぐらいシフトされ、第２及び第４補助配線ＳＢＬ２、ＳＢＬ４上の第２及び第４上部コンタクト１５４ｂ、１５４ｄは下部コンタクト１５２から第１方向の反対方向にビットラインの１／２ピッチぐらいシフトされる。

図３１は本発明の第２実施形態の他の例による垂直型メモリ装置の平面図である。図３１の断面は図２８を参照して理解することができる。図２９及び図３０を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図３１を参照すると、補助配線は第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４を含む。第１補助配線ＳＢＬ１は第１垂直柱ＰＬ１上に重畳された第１下部コンタクト１５２ａを通じて第１垂直柱ＰＬ１に接続される。第２補助配線ＳＢＬ２は第３垂直柱ＰＬ３上に重畳された第３下部コンタクト１５２ｃを通じて第３垂直柱ＰＬ３に接続される。第３補助配線ＳＢＬ３は第２垂直柱ＰＬ２上に重畳された第２下部コンタクト１５２ｂを通じて第２垂直柱ＰＬ２に接続される。第４補助配線ＳＢＬ４は第４垂直柱ＰＬ４上に重畳された第４下部コンタクト１５２ｄを通じて第４垂直柱ＰＬ４に接続される。

複数個の第１補助配線ＳＢＬ１は第１方向に沿って配置される。複数個の第２補助配線ＳＢＬ２は第１方向に沿って配置される。複数個の第３補助配線ＳＢＬは第１方向に沿って配置される。複数個の第４補助配線ＳＢＬ４は第１方向に沿って配置される。第１及び第２補助配線ＳＢＬ１、ＳＢＬ２は第２方向に沿って交互に配置される。第３及び第４補助配線ＳＢＬ３、ＳＢＬ４は第２方向に沿って交互に配置される。第１乃至第４補助配線ＳＢＬ１〜ＳＢＬ４は互いに隣接する他のビットラインに接続される。

複数個の第１補助配線ＳＢＬ１は第１垂直柱ＰＬ１から第１方向にオフセットされた第１上部コンタクト１５４ａを通じて第１ビットラインＢＬ１に接続される。複数個の第２補助配線ＳＢＬ２は第３垂直柱ＰＬ３から第１方向の反対方向にオフセットされた第２上部コンタクト１５４ｂを通じて第２ビットラインＢＬ２に接続される。複数個の第３補助配線ＳＢＬ３は第２垂直柱ＰＬ２から第１方向にオフセットされた第３上部コンタクト１５４ｃを通じて第３ビットラインＢＬ３に接続される。複数個の第４補助配線ＳＢＬ４は第４垂直柱ＰＬ４から第１方向の反対方向にオフセットされた第４上部コンタクト１５４ｄを通じて第４ビットラインＢＬ４に接続される。

第１補助配線ＳＢＬ１上の第１上部コンタクト１５４ａは第１下部コンタクト１５２ａから第１方向に、例えばビットラインＢＬ１〜ＢＬ４の１／２ピッチぐらいシフトされる。第２補助配線ＳＢＬ２上の第２上部コンタクト１５４ｂは第３下部コンタクト１５２ｃから第１方向の反対方向に、例えばビットラインＢＬ１〜ＢＬ４の１／２ピッチぐらいシフトされる。第３補助配線ＳＢＬ３上の第３上部コンタクト１５４ｃは第２下部コンタクト１５２ｂから第１方向に、例えばビットラインＢＬ１〜ＢＬ４の１／２ピッチぐらいシフトされる。第４補助配線ＳＢＬ４上の第４上部コンタクト１５４ｄは第４下部コンタクト１５２ｄから第１方向の反対方向に、例えばビットラインＢＬ１〜ＢＬ４の１／２ピッチぐらいシフトされる。

図３２は本発明の第３実施形態による垂直型メモリ装置の平面図であり、図３３は図３２のＩ−Ｉ’線に沿う断面図である。図３、図１３、及び図１４を参照して説明した本発明の第１実施形態と重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図３２及び図３３を参照すると、ゲート構造体ＧＬは互いに隣接する第１乃至第３ゲート構造体ＧＬ１〜ＧＬ３を含む。第１ゲート構造体ＧＬ１の第６ゲート電極Ｇ６は第１ストリング選択ラインＳＳＬ１と称され、第２ゲート構造体ＧＬ２の第６ゲート電極Ｇ６は第２ストリング選択ラインＳＳＬ２と称され、第３ゲート構造体ＧＬ３の第６ゲート電極Ｇ６は第３ストリング選択ラインＳＳＬ３と称される。第１乃至第３ストリング選択ラインＳＳＬ１〜ＳＳＬ３は第２方向に沿って反復的に配置される。

選択ラインの各々に結合された垂直柱は第２方向に沿って順次的に配列された第１、第２、及び第３列に各々配置された第１、第２、及び第３垂直柱ＰＬ１、ＰＬ２、ＰＬ３を含む。第１乃至第３垂直柱ＰＬ１〜ＰＬ３は第１方向及び第２方向のマトリックス状に配列される。
補助配線は第２方向に順次的に配置された第１補助配線ＳＢＬ１、第２補助配線ＳＢＬ２、及び第３補助配線ＳＢＬ３を含む。例えば、第１補助配線ＳＢＬ１は第１ストリング選択ラインＳＳＬ１に結合された（又は貫通する）第３垂直柱ＰＬ３と第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第１垂直柱ＰＬ１とを接続し、第３補助配線ＳＢＬ３は第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第３垂直柱ＰＬ３と第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第１垂直柱ＰＬ１とを接続する。第２補助配線ＳＢＬ２は第２垂直柱ＰＬ２上に重畳されて提供される。

第１乃至第３補助配線ＳＢＬ１〜ＳＢＬ３は第１乃至第３下部コンタクト１５２ａ〜１５２ｃを通じて第１乃至第３垂直柱ＰＬ１〜ＰＬ３に各々接続される。下部コンタクト１５２ａ〜１５２ｃは第１乃至第３垂直柱ＰＬ１〜ＰＬ３上に各々重畳されて提供される。
第１補助配線ＳＢＬ１と第３補助配線ＳＢＬ３との各々は第２方向に延長される。第１補助配線ＳＢＬ１は第１方向に突出された第１突出部Ｐ１を有し、第３補助配線ＳＢＬ３は第１方向に反対となる方向に突出された第２突出部Ｐ２を有する。突出部（Ｐ１、Ｐ２）はゲート構造体（ＧＬ１、ＧＬ２）間の分離絶縁膜１４１の上に延長される。第２補助配線ＳＢＬ２は第２垂直柱ＰＬ２上及びそれに隣接して提供される。

複数個の第１補助配線ＳＢＬ１は第１方向に沿って配置される。複数個の第２補助配線ＳＢＬ２は第１方向に沿って配置される。複数個の第３補助配線ＳＢＬ３は第１方向に沿って配置される。第１乃至第３補助配線ＳＢＬ１〜ＳＢＬ３は第２方向に沿って反復的に配置される。第１補助配線ＳＢＬ１、第２補助配線ＳＢＬ２、及び第３補助配線ＳＢＬ３は互いに隣接する他のビットラインに接続される。例えば、複数個の第１補助配線ＳＢＬ１は第１ビットラインＢＬ１に接続され、複数個の第２補助配線ＳＢＬ２は第２ビットラインＢＬ２に接続され、複数個の第３補助配線ＳＢＬ３は第３ビットラインＢＬ３に接続される。

第１乃至第３ビットラインＢＬ１〜ＢＬ３は第２方向に延長し、第１方向に順次に配列されて提供される。第１ビットラインＢＬ１は第１上部コンタクト１５４ａを通じて複数個の第１補助配線ＳＢＬ１に接続される。第２ビットラインＢＬ２は第２上部コンタクト１５４ｂを通じて複数個の第２補助配線ＳＢＬ２に接続される。第３ビットラインＢＬ３は第３上部コンタクト１５４ｃを通じて複数個の第３補助配線ＳＢＬ３に接続される。
第１及び第３上部コンタクト１５４ａ、１５４ｃはゲート構造体ＧＬ１〜ＧＬ３間の分離絶縁膜１４１上に配置される。第１上部コンタクト１５４ａは第１下部コンタクト１５２ａから第１方向に、例えばビットラインＢＬ１〜ＢＬ３の１ピッチぐらいシフトされ、第３上部コンタクト１５４ｃは第３下部コンタクト１５２ｃから第１方向の反対方向に、例えばビットラインＢＬ１〜ＢＬ３の１ピッチぐらいシフトされる。第２上部コンタクト１５４ｂは第２垂直柱ＰＬ２上に重畳されて提供される。

図３４は本発明の第３実施形態の他の例による垂直型メモリ装置の平面図であり、図３５は図３４のＩ−Ｉ’線に沿う断面図である。図３２及び図３３を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図３４及び図３５を参照すると、第２補助配線ＳＢＬ２が形成されないこともある。第２ビットラインＢＬ２は、第２補助配線ＳＢＬ２無しで、第２下部コンタクト１５２ｂ及び第２上部コンタクト１５４ｂを通じて第２垂直柱ＰＬ２に直接接続される。

図３６は本発明の第３実施形態の更に他の例による垂直型メモリ装置の平面図である。図３６の断面は図２８を参照して理解することができる。図３２及び図３３を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図３６を参照すると、第１ビットラインＢＬ１は第１垂直柱ＰＬ１から第１方向に、例えばビットラインの１ピッチぐらいオフセットされた第１上部コンタクト１５４ａを通じて複数個の第１補助配線ＳＢＬ１に接続される。第３ビットラインＢＬ３は第３垂直柱ＰＬ３から第１方向の反対方向に、例えばビットラインの１ピッチぐらいオフセットされた第３上部コンタクト１５４ｃを通じて複数個の第３補助配線ＳＢＬ３に接続される。第２ビットラインＢＬ２は第２垂直柱ＰＬ２上に重畳された第２上部コンタクト１５４ｂを通じて複数個の第２補助配線ＳＢＬ２に接続される。
さらに、図３４及び図３５を参照して説明したように、第２補助配線ＳＢＬ２が形成されないこともある。第２ビットラインＢＬ２は、第２補助配線ＳＢＬ２無しで、第２下部コンタクト１５２ｂ及び第２上部コンタクト１５４ｂを通じて第２垂直柱ＰＬ２に直接接続される。

図３７は本発明の第４実施形態による垂直型メモリ装置の平面図である。図３７の断面は図３３を参照して理解することができる。図３２及び図３３を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図３７を参照すると、選択ラインの各々に結合された垂直柱はジグザグに配置され、第２方向に沿って順次に配列された第１乃至第５列に各々配置された第１乃至第５垂直柱ＰＬ１〜ＰＬ５を含む。第２垂直柱ＰＬ２は第１垂直柱ＰＬ１から第１方向に第１距離ぐらいシフトされ、第３垂直柱ＰＬ３は第２垂直柱ＰＬ２から第１方向に第１距離ぐらいシフトされ、第４垂直柱ＰＬ４は第３垂直柱ＰＬ３から第１方向に第１距離ぐらいシフトされ、第５垂直柱ＰＬ５は第４垂直柱ＰＬ４から第１方向に第１距離ぐらいシフトされる。直に隣接する垂直柱は、例えばビットラインＢＬ１〜ＢＬ４の２ピッチ以上に第１方向に離隔される。

補助配線は第１乃至第５補助配線ＳＢＬ１〜ＳＢＬ５を含む。第１補助配線ＳＢＬ１は第１ストリング選択ラインＳＳＬ１に結合された（又は貫通する）第４垂直柱ＰＬ４と第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第１垂直柱ＰＬ１とを接続する。第２補助配線ＳＢＬ２は第２垂直柱ＰＬ２上及びそれに隣接して提供されて、第２垂直柱ＰＬ２に接続される。第３補助配線ＳＢＬ３は第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第５垂直柱ＰＬ５と第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第２垂直柱ＰＬ２とを接続する。第４補助配線ＳＢＬ４は第１ストリング選択ラインＳＳＬ１に結合された（又は貫通する）第５垂直柱ＰＬ５と第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第２垂直柱ＰＬ２とを接続する。第５補助配線ＳＢＬ５は第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第４垂直柱ＰＬ４と第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第１垂直柱ＰＬ１とを接続する。第１乃至第５補助配線ＳＢＬ１〜ＳＢＬ５は下部コンタクト（１５２ａ、１５２ｂ、１５２ｃ、１５２ｄ、１５２ｅ）を通じて、第１乃至第５垂直柱ＰＬ１〜ＰＬ５に各々接続される。下部コンタクト（１５２ａ、１５２ｂ、１５２ｃ、１５２ｄ、１５２ｅ）は第１乃至第５垂直柱ＰＬ１〜ＰＬ５の各々に重畳されて配置されてもよい。

第１補助配線ＳＢＬ１及び第４補助配線ＳＢＬ４は第１方向に沿って交互に配列され、第３補助配線ＳＢＬ３及び第５補助配線ＳＢＬ５は第１方向に沿って交互に配列される。第１、第２、及び第３補助配線ＳＢＬ１、ＳＢＬ２、ＳＢＬ３は第２方向に沿って反復的に配置され、第４及び第５補助配線ＳＢＬ４、ＳＢＬ５は第２方向に沿って反復的に配置される。第１乃至第５補助配線ＳＢＬ１〜ＳＢＬ５は互いに隣接する他のビットラインに接続される。
例えば、複数個の第１補助配線ＳＢＬ１は第１ビットラインＢＬ１に接続され、複数個の第２補助配線ＳＢＬ２は第２ビットラインＢＬ２に接続され、第３補助配線ＳＢＬ３は第３ビットラインＢＬ３に接続され、複数個の第４補助配線ＳＢＬ４は第４ビットラインＢＬ４に接続され、複数個の第５補助配線ＳＢＬ５は第５ビットラインＢＬ５に接続される。

第１乃至第５ビットラインＢＬ１〜ＢＬ５は第２方向に延長し、第１方向に順次に隣接して配置される。第１乃至第５ビットラインＢＬ１〜ＢＬ５は第１乃至第５上部コンタクト１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ、１５４ｅを通じて、第１乃至第５補助配線ＳＢＬ１〜ＳＢＬ５に各々接続される。第１上部コンタクト１５４ａは第１下部コンタクト１５２ａから第１方向に、例えばビットラインＢＬ１〜ＢＬ５の１ピッチぐらいシフトされる。第２上部コンタクト１５４ｂは第３垂直柱ＰＬ３上に提供される。第３上部コンタクト１５４ｃは第５下部コンタクト１５２ｅから第１方向の反対方向に、例えばビットラインＢＬ１〜ＢＬ５の１ピッチぐらいシフトされる。第４上部コンタクト１５４ｄは第２下部コンタクト１５２ｂから第１方向に、例えばビットラインＢＬ１〜ＢＬ５の１ピッチぐらいシフトされる。第５上部コンタクト１５４ｅは第４下部コンタクト１５２ｄから第１方向の反対方向に、例えばビットラインＢＬ１〜ＢＬ５の１ピッチぐらいシフトされる。

図３８は本発明の第４実施形態の他の例による垂直型メモリ装置の平面図である。図３８の断面は図３５を参照して理解することができる。図３７を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図３８を参照すると、第３補助配線ＳＢＬ３が形成されないこともある。第３ビットラインＢＬ３は、第３補助配線ＳＢＬ３無しで、第２下部コンタクト１５２ｂ及び第３上部コンタクト１５４ｃを通じて第３垂直柱ＰＬ３に接続される。

図３９は本発明の第４実施形態の更に他の例による垂直型メモリ装置の平面図である。図３９の断面は図２８を参照して理解することができる。図３７を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図３９を参照すると、第１補助配線ＳＢＬ１は第１ストリング選択ラインＳＳＬ１に結合された（又は貫通する）第４垂直柱ＰＬ４上及び第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第１垂直柱ＰＬ１上に配置され、第１ストリング選択ラインＳＳＬ１に結合された（又は貫通する）第４垂直柱ＰＬ４及び第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第１垂直柱ＰＬ１を接続する。
第２補助配線ＳＢＬ２は第３垂直柱ＰＬ３上に配置され、第３垂直柱ＰＬ３を接続する。

第３補助配線ＳＢＬ３は第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第５垂直柱ＰＬ５上及び第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第２垂直柱ＰＬ２上に配置され、第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第５垂直柱ＰＬ５及び第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第２垂直柱ＰＬ２を接続する。
第４補助配線ＳＢＬ４は第１ストリング選択ラインＳＳＬ１に結合された（又は貫通する）第５垂直柱ＰＬ５上及び第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第２垂直柱ＰＬ２上に配置され、第１ストリング選択ラインＳＳＬ１に結合された（又は貫通する）第５垂直柱ＰＬ５及び第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第２垂直柱ＰＬ２を接続する。

第５補助配線ＳＢＬ５は第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第４垂直柱ＰＬ４上及び第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第１垂直柱ＰＬ１上に配置され、第２ストリング選択ラインＳＳＬ２に結合された（又は貫通する）第４垂直柱ＰＬ４及び第３ストリング選択ラインＳＳＬ３に結合された（又は貫通する）第１垂直柱ＰＬ１を接続する。

第１ビットラインＢＬ１は複数個の第１補助配線ＳＢＬ１に接続される。第２ビットラインＢＬ２は複数個の第２補助配線ＳＢＬ２に接続される。第３ビットラインＢＬ３は複数個の第３補助配線ＳＢＬ３に接続される。第４ビットラインＢＬ４は複数個の第４補助配線ＳＢＬ４に接続される。第５ビットラインＢＬ５は複数個の第５補助配線ＳＢＬ５に接続される。
さらに、図３８を参照して説明したように、第２補助配線ＳＢＬ２が形成されないこともある。その場合、第２ビットラインＢＬ２は、第２補助配線ＳＢＬ２無しで、第３下部コンタクト１５２ｃ及び第２上部コンタクト１５４ｂを通じて第３垂直柱ＰＬ３に直接接続される。
一側面で、第１補助配線ＳＢＬ１の長軸は第２補助配線ＳＢＬ２の長軸と直交する。

図４０は本発明の第５実施形態による垂直型メモリ装置の平面図である。図４０の断面は図３３を参照して理解することができる。図３７を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図４０を参照すると、選択ラインの各々に結合された垂直柱はジグザグに配置され、第２方向に沿って順次に配列された第１乃至第６列に各々配置された第１乃至第６垂直柱ＰＬ１〜ＰＬ６を含む。第２垂直柱ＰＬ２は第１垂直柱ＰＬ１から第１方向に第１距離ぐらいシフトされ、第３垂直柱ＰＬ３は第２垂直柱ＰＬ２から第１方向に第１距離ぐらいシフトされ、第４垂直柱ＰＬ４は第３垂直柱ＰＬ３から第１方向に第１距離ぐらいシフトされ、第５垂直柱ＰＬ５は第４垂直柱ＰＬ４から第１方向に第１距離ぐらいシフトされ、第６垂直柱ＰＬ６は第５垂直柱ＰＬ５から第１方向に第１距離ぐらいシフトされる。直に隣接する垂直柱は、例えばビットラインＢＬ１〜ＢＬ６の２ピッチ以上に第１方向に離隔される。

補助配線は第１乃至第６補助配線ＳＢＬ１〜ＳＢＬ６を含む。第１補助配線ＳＢＬ１は第１ストリング選択ラインＳＳＬ１の第５垂直柱ＰＬ５と第２ストリング選択ラインＳＳＬ２の第１垂直柱ＰＬ１とを接続する。第２補助配線ＳＢＬ２は第３垂直柱ＰＬ３上及びそれに隣接して提供されて、第３垂直柱ＰＬ３に接続される。第３補助配線ＳＢＬ３は第２ストリング選択ラインＳＳＬ２の第５垂直柱ＰＬ５と第３ストリング選択ラインＳＳＬ３の第１垂直柱ＰＬ１とを接続する。第４補助配線ＳＢＬ４は第１ストリング選択ラインＳＳＬ１の第６垂直柱ＰＬ６と第２ストリング選択ラインＳＳＬ２の第２垂直柱ＰＬ２とを接続する。第５補助配線ＳＢＬ５は第４垂直柱ＰＬ４上及びそれに隣接して提供されて、第４垂直柱ＰＬ４に接続される。第６補助配線ＳＢＬ６は第２ストリング選択ラインＳＳＬ２の第６垂直柱ＰＬ６と第３ストリング選択ラインＳＳＬ３の第２垂直柱ＰＬ２とを接続する。

第１乃至第６補助配線ＳＢＬ１〜ＳＢＬ６は下部コンタクト（１５２ａ、１５２ｃ、１５２ｅ、１５２ｂ、１５２ｄ、１５２ｆ）を通じて、第１、第３、第５、第２、第４、第６垂直柱（ＰＬ１、ＰＬ３、ＰＬ５、ＰＬ２、ＰＬ４、ＰＬ６）に各々接続される。下部コンタクト（１５２ａ、１５２ｂ、１５２ｃ、１５２ｄ、１５２ｅ、１５２ｆ）は垂直柱ＰＬ１〜ＰＬ６上に重畳されて配置される。
第１補助配線ＳＢＬ１及び第４補助配線ＳＢＬ４は第１方向に沿って交互に配列され、第３補助配線ＳＢＬ３及び第６補助配線ＳＢＬ６は第１方向に沿って交互に配列される。第１、第２、及び第３補助配線ＳＢＬ１、ＳＢＬ２、ＳＢＬ３は第２方向に沿って反復的に配置され、第４、第５、及び第６補助配線ＳＢＬ４、ＳＢＬ５、ＳＢＬ６は第２方向に沿って反復的に配置される。

第１乃至第６補助配線ＳＢＬ１〜ＳＢＬ６は互いに隣接する他のビットラインに接続される。例えば、複数個の第１補助配線ＳＢＬ１は第１ビットラインＢＬ１に接続され、複数個の第２補助配線ＳＢＬ２は第２ビットラインＢＬ２に接続され、複数個の第３補助配線ＳＢＬ３は第３ビットラインＢＬ３に接続され、複数個の第４補助配線ＳＢＬ４は第４ビットラインＢＬ４に接続され、複数個の第５補助配線ＳＢＬ５は第５ビットラインＢＬ５に接続され、複数個の第６補助配線ＳＢＬ６は第６ビットラインＢＬ６に接続される。
第１乃至第６ビットラインＢＬ１〜ＢＬ６は第２方向に延長し、第１方向に順次に直に隣接して配置される。

第１上部コンタクト１５４ａは第１下部コンタクト１５２ａから第１方向に、例えばビットラインＢＬ１〜ＢＬ６の１ピッチぐらいシフトされる。第２上部コンタクト１５４ｂは第３垂直柱ＰＬ３上に提供される。第３上部コンタクト１５４ｃは第５下部コンタクト１５２ｅから第１方向の反対方向に、例えばビットラインＢＬ１〜ＢＬ６の１ピッチぐらいシフトされる。第４上部コンタクト１５４ｄは第２下部コンタクト１５２ｂから第１方向に、例えばビットラインＢＬ１〜ＢＬ６の１ピッチぐらいシフトされる。第５上部コンタクト１５４ｅは第４垂直柱ＰＬ４上に提供される。第６上部コンタクト１５４ｆは第６下部コンタクト１５２ｆから第１方向の反対方向に、例えばビットラインＢＬ１〜ＢＬ６の１ピッチぐらいシフトされる。
第１乃至第６ビットラインＢＬ１〜ＢＬ６は第１乃至第６上部コンタクト１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ、１５４ｅ、１５４ｆを通じて、第１乃至第６補助配線ＳＢＬ１〜ＳＢＬ６に各々接続される。

図４１は本発明の第５実施形態の他の例による垂直型メモリ装置の平面図である。図４１の断面は図３５を参照して理解することができる。図４０を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図４１を参照すると、第２及び第５補助配線ＳＢＬ２、ＳＢＬ５が形成されないこともある。第２ビットラインＢＬ２は、第２補助配線ＳＢＬ２無しで、第３下部コンタクト１５２ｃ及び第２上部コンタクト１５４ｂを通じて第３垂直柱ＰＬ３に直接接続される。第５ビットラインＢＬ５は、第５補助配線ＳＢＬ５無しで、第４下部コンタクト１５２ｄ及び第５上部コンタクト１５４ｅを通じて第４垂直柱ＰＬ４に直接接続される。

図４２は本発明の第５実施形態の更に他の例による垂直型メモリ装置の平面図である。図４２の断面は図２８を参照して理解することができる。図４０を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図４２を参照すると、第２ストリング選択ラインＳＳＬ２において、第１補助配線ＳＢＬ１は第１垂直柱ＰＬ１上又は隣接して配置され、第１垂直柱ＰＬ１に接続される。第２補助配線ＳＢＬ２は第３垂直柱ＰＬ３上又は隣接して配置され、第３垂直柱ＰＬ３に接続される。第３補助配線ＳＢＬ３は第５垂直柱ＰＬ５上又は隣接して配置され、第５垂直柱ＰＬ５に接続される。第４補助配線ＳＢＬ４は第２垂直柱ＰＬ２上又は隣接して配置され、第２垂直柱ＰＬ２に接続される。第５補助配線ＳＢＬ５は第４垂直柱ＰＬ４上又は隣接して配置され、第４垂直柱ＰＬ４に接続される。第６補助配線ＳＢＬ６は第６垂直柱ＰＬ６上又は隣接して配置され、第６垂直柱ＰＬ６に接続される。

第１ビットラインＢＬ１は複数個の第１補助配線ＳＢＬ１に接続される。第２ビットラインＢＬ２は複数個の第２補助配線ＳＢＬ２に接続される。第３ビットラインＢＬ３は複数個の第３補助配線ＳＢＬ３に接続される。第４ビットラインＢＬ４は複数個の第４補助配線ＳＢＬ４に接続される。第５ビットラインＢＬ５は複数個の第５補助配線ＳＢＬ５に接続される。第６ビットラインＢＬ６は複数個の第６補助配線ＳＢＬ６に接続される。
さらに、図４１を参照して説明したように、第２及び第５補助配線ＳＢＬ２、ＳＢＬ５が形成されないこともある。その場合、第２ビットラインＢＬ２は、第２補助配線ＳＢＬ２無しで、第３下部コンタクト１５２ｃ及び第２上部コンタクト１５４ｂを通じて第３垂直柱ＰＬ３に直接接続される。第５ビットラインＢＬ５は、第５補助配線ＳＢＬ５無しで、第４下部コンタクト１５２ｄ及び第５上部コンタクト１５４ｅを通じて第４垂直柱ＰＬ４に直接接続される。

本発明の概念にしたがう実施形態で、ここで記述した構成にしたがって補助配線を通じて垂直柱とビットラインとを接続することにより、直に隣接するビットラインをさらに近く配置することができる。さらに、通常のＶＮＡＮＤに比べて１つのストリング選択ゲートによって選択されるビットラインの数、即ちページサイズ（ｐａｇｅ ｓｉｚｅ）が２倍に増加される。これによって、プログラム及び読出し速度を増加させることができる。
例えば、図１３を参照すると、水平的観点で垂直柱の直径がＦであるとすれば、有効面積（ｅｆｆｅｃｔｉｖｅ ａｒｅａ）は上部面上で１つのチャンネルが占める平均面積として定義される。図１３で１つのチャンネルに対する有効面積は、通常のＶＮＡＮＤ配置のレイアウトでは６Ｆ^２（２Ｆ×３Ｆ／１チャンネル）であるのに対し、本発明の概念による実施形態では５Ｆ^２（２Ｆ×５Ｆ／２チャンネル）に減少される。このように、単位セル面積を減少して集積度を増加することができる。

図４３は本発明の実施形態によって形成された半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。
図４３を参照すると、本発明の実施形態による電子システム１１００はコントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、インターフェイス１１４０、及びバス（１１５０、ｂｕｓ）を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０はバス１１５０を通じて互いに接続される。バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。記憶装置（１１３０、ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は本発明の実施形態による半導体装置を含む。

コントローラ１１１０はマイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれと同様な機能を実行できる論理素子の中で少なくとも１つを含む。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレー装置等を含む。記憶装置１１３０はデータ及び／又は命令語等を格納する。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は有線又は無線形態である。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を含む。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上するためのキャッシュメモリとして、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに含んでもよい。

電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用される。

図４４は本発明の実施形態によって形成された半導体装置を具備するメモリシステムの一例を示す概略ブロック図である。
図４４を参照すると、メモリシステム１２００は記憶装置１２１０を含む。記憶装置１２１０は前述した実施形態に開示された半導体装置の中で少なくとも１つを含む。また、記憶装置１２１０は他の形態の半導体メモリ装置（例えば、ＤＲＡＭ装置及び／又はＳＲＡＭ装置等）をさらに含む。メモリシステム１２００はホスト（Ｈｏｓｔ）と記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。記憶装置１２１０及び／又はコントローラ１２２０は本発明の実施形態による半導体装置を含む。

メモリコントローラ１２２０はメモリシステムの全般的な動作を制御するプロセシングユニット（ＣＰＵ）１２２２を含む。また、メモリコントローラ１２２０はプロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０はホストインターフェイス（ホストＩ／Ｆ）１２２３、メモリインターフェイス（メモリＩ／Ｆ）１２２５をさらに含む。ホストインターフェイス１２２３はメモリシステム１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備する。

メモリインターフェイス１２２５はメモリコントローラ１２２０と記憶装置１２１０とを接続させる。さらに、メモリコントローラ１２２０はエラー訂正ブロック（１２２４、Ｅｃｃ）をさらに含む。エラー訂正ブロック１２２４は記憶装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリシステム１２００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置をさらに含んでもよい。メモリシステム１２００は携帯用データ格納カードとして使用されることができる。これと異なり、メモリシステム１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）としても具現され得る。

図４５は本発明の実施形態によって形成された半導体装置を備えた情報処理システムの一例を示す概略ブロック図である。
図４５を参照すると、モバイル機器やデスクトップコンピューターのような情報処理システムに本発明の概念による実施形態によるフラッシュメモリシステム１３１０が具備される。本発明の概念による実施形態による情報処理システム１３００はフラッシュメモリシステム１３１０と各々のシステムバス１３６０に電気的に接続続されたモデム１３２０、中央処理装置（ＣＰＵ）１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。

フラッシュメモリシステム１３１０は先に言及したメモリシステムと実質的に同様に構成される。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置ＳＳＤで構成してもよく、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に格納することができる。そして、信頼性の増大にしたがって、フラッシュメモリシステム１３１０はエラー訂正に所要される資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００に提供する。
図示しないが、本発明の概念による実施形態による情報処理システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置等がさらに提供されることはこの分野の通常的な知識を習得した者に明確である。

以上、添付した図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変えることなく、他の具体的な形態で実施されることもあり得る。したがって、以上で記述した実施形態はすべての面で例示的なことであり、限定的なことではないことと理解しなければならない。

１１０ 基板
１２１ バッファ誘電膜
１２３ 犠牲膜
１２４ 絶縁膜
１２５ 絶縁パターン
１２６ 垂直ホール
１２７ 充填絶縁膜
１２８ 導電パターン
１３１ 分離領域
１３３ ゲート領域
１３５ 情報記憶要素
１４１ 分離絶縁膜
１５２ 下部コンタクト
ＢＬ１〜ＢＬ６ ビットライン
ＣＳＬ 共通ソースライン
ＣＴＲＬ 制御信号
ＤＬ データライン
Ｇ１〜Ｇ６ ゲート電極
ＧＳＬ 接地選択ゲート
Ｐ１〜Ｐ４ 突出部
ＰＬ１〜ＰＬ６ 垂直柱
ＳＢＬ１〜ＳＢＬ６ 補助配線
ＳＳＬ１〜ＳＳＬ３ ストリング選択ライン
ＷＬ・・・ワードライン

Claims (25)

1. 第１方向に延長し、前記第１方向と交差する第２方向に順次に配列された第１乃至第３選択ラインと、
   前記選択ラインの各々に結合され、第３方向に延長し前記第２方向に順次に配列された第１乃至第３垂直柱と、
   前記第１選択ラインに結合された前記第３垂直柱と前記第２選択ラインに結合された前記第１垂直柱とを接続する第１補助配線と、
   前記第２選択ラインに結合された前記第３垂直柱と前記第３選択ラインに結合された前記第１垂直柱とを接続する第２補助配線と、
   前記補助配線に接続され、前記第２方向に延長するビットラインと、を有することを特徴とするメモリ装置。
2. 前記ビットラインは、前記第１方向に配列された第１乃至第３ビットラインを含み、
   前記第１ビットラインは、前記第１補助配線に接続され、前記第２ビットラインは、前記第２垂直柱に接続され、前記第３ビットラインは、前記第２補助配線に接続されることを特徴とする請求項１に記載のメモリ装置。
3. 前記第２垂直柱に接続される第３補助配線をさらに有し、
   前記第２ビットラインは、前記第３補助配線を通じて前記第２垂直柱に接続されることを特徴とする請求項２に記載のメモリ装置。
4. 前記第１及び第２補助配線は、第１及び第３下部コンタクトを通じて前記第１及び第３垂直柱に接続され、
   前記第１及び第３ビットラインは、第１及び第３上部コンタクトを通じて前記第１及び第２補助配線に各々接続され、
   前記第２ビットラインは、互いに接触する第２下部コンタクト及び第２上部コンタクトを通じて前記第２垂直柱に接続されることを特徴とする請求項２に記載のメモリ装置。
5. 前記選択ラインは、基板上に提供され、
   前記選択ラインと基板との間のセルゲートをさらに有し、
   前記垂直柱の各々は、前記選択ラインの１つ及び前記セルゲートを貫通して、前記基板に接続されることを特徴とする請求項１に記載のメモリ装置。
6. 前記垂直柱と前記セルゲートとの間に提供された情報記憶要素をさらに有することを特徴とする請求項５に記載のメモリ装置。
7. 第１方向に延長し、前記第１方向と交差する第２方向に離隔し、それらの各々に第３方向に延長する複数個の垂直柱が結合された複数個の選択ラインと、
   前記選択ラインの各々に結合された前記複数個の垂直柱と、
   前記互いに隣接する選択ラインの上に延長する補助配線と、
   前記補助配線に接続され、前記第２方向に延長するビットラインと、を有し、
   前記選択ラインは、前記第２方向に沿って順次に配置された第１乃至第３選択ラインを含み、
   前記垂直柱は、ジグザグに配置され、前記第２方向に沿って順次に配列された第１乃至第５列に各々配置された第１乃至第５垂直柱を含むことを特徴とするメモリ装置。
8. 前記第２垂直柱は、前記第１垂直柱から前記第１方向に第１距離シフトされ、前記第３垂直柱は、前記第２垂直柱から前記第１方向に前記第１距離シフトされ、前記第４垂直柱は、前記第３垂直柱から前記第１方向に前記第１距離シフトされ、前記第５垂直柱は、前記４垂直柱から前記第１方向に前記第１距離シフトされるように配置されることを特徴とする請求項７に記載のメモリ装置。
9. 前記第２選択ラインに結合された前記第１垂直柱は、前記第１選択ラインに結合された前記第１垂直柱から前記第１方向に第１距離シフトされることを特徴とする請求項８に記載のメモリ装置。
10. 前記補助配線は、
    前記第１選択ラインに結合された第４垂直柱と前記第２選択ラインに結合された第１垂直柱とを接続する第１補助配線と、
    前記第２選択ラインに結合された第５垂直柱と前記第３選択ラインに結合された第２垂直柱とを接続する第２補助配線と、
    前記第１選択ラインに結合された第５垂直柱と前記第２選択ラインに結合された第２垂直柱とを接続する第３補助配線と、
    前記第２選択ラインに結合された第４垂直柱と前記第３選択ラインに結合された第１垂直柱とを接続する第４補助配線と、を含むことを特徴とする請求項９に記載のメモリ装置。
11. 前記選択ラインの各々に結合された前記第３垂直柱に接続される第５補助配線をさらに含むことを特徴とする請求項１０に記載のメモリ装置。
12. 前記ビットラインは、前記第１方向に配列された第１乃至第５ビットラインを含み、
    前記第１乃至第５補助配線は、互に異なる前記ビットラインに接続されることを特徴とする請求項１１に記載のメモリ装置。
13. 前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に接続され、
    前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に接続されることを特徴とする請求項１２に記載のメモリ装置。
14. 前記ビットラインは、前記第１方向に順次に配列された第１乃至第５ビットラインを含み、
    前記第１乃至第４補助配線は、前記第１、第２、第４、及び第５垂直柱上に各々配置される第１下部コンタクトを通じて前記第１、第２、第４、及び第５垂直柱に接続され、
    前記ビットラインの中の４つは、前記第１乃至第４補助配線上に各々配置される第１上部コンタクトを通じて前記第１乃至第４補助配線に各々接続され、
    前記ビットラインの中の残る１つは、前記選択ラインの各々に結合された前記第３垂直柱上の互いに接触する第２下部コンタクト及び第２上部コンタクトを通じて前記第３垂直柱に接続されることを特徴とする請求項１０に記載のメモリ装置。
15. 前記選択ラインの各々に結合された垂直柱は、前記第５列の次の第６列に沿って配置された第６垂直柱をさらに含み、
    前記第６垂直柱は、前記第５垂直柱から前記第１方向に前記第１距離シフトされるように配置されることを特徴とする請求項８に記載のメモリ装置。
16. 前記補助配線は、
    前記第１選択ラインに結合された第５垂直柱と前記第２選択ラインに結合された第１垂直柱とを接続する第１補助配線と、
    前記第２選択ラインに結合された第５垂直柱と前記第３選択ラインに結合された第１垂直柱とを接続する第２補助配線と、
    前記第１選択ラインに結合された第６垂直柱と前記第２選択ラインに結合された第２垂直柱とを接続する第３補助配線と、
    前記第２選択ラインに結合された第６垂直柱と前記第３選択ラインに結合された第２垂直柱とを接続する第４補助配線と、を含むことを特徴とする請求項１５に記載のメモリ装置。
17. 前記第３垂直柱に接続される第５補助配線と、
    前記第４垂直柱に接続される第６補助配線と、をさらに含むことを特徴とする請求項１６に記載のメモリ装置。
18. 前記ビットラインは、前記第１方向に配列された第１乃至第６ビットラインを含み、
    前記第１乃至第６補助配線は、互に異なる前記ビットラインに接続されることを特徴とする請求項１７に記載のメモリ装置。
19. 前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に各々接続され、
    前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に各々接続されることを特徴とする請求項１８に記載のメモリ装置。
20. 前記ビットラインは、前記第１方向に順次に配列された第１乃至第６ビットラインを含み、
    前記第１乃至第４補助配線は、前記第１、第５、第２、及び第６垂直柱上に配置される第１下部コンタクトを通じて前記第１、第５、第２、及び第６垂直柱に各々接続され、
    前記第１、第３、第４、及び第６ビットラインは、前記第１乃至第４補助配線上に配置される第１上部コンタクトを通じて前記第１乃至第４補助配線に各々接続され、
    前記第２ビットラインは、前記選択ラインの各々に結合された前記第３垂直柱上の互いに接触する第２下部コンタクト及び第２上部コンタクトを通じて前記第３垂直柱に接続され、前記第５ビットラインは、前記選択ラインの各々に結合された前記第４垂直柱上の第３下部コンタクト及び第３上部コンタクトを通じて前記第４垂直柱に接続されることを特徴とする請求項１６に記載のメモリ装置。
    
21. 第１方向に延長し、前記第１方向と交差する第２方向に離隔し、それらの各々に第３方向に延長する複数個の垂直柱が結合され、そして前記第２方向に沿って順次に配置された第１乃至第３選択ラインを含む複数個の選択ラインと、
    前記互いに隣接する選択ラインの上に延長する補助配線と、
    前記補助配線に接続され、前記第２方向に延長するビットラインと、を含み、
    前記垂直柱は、マトリックスに配置され、前記第２方向に沿って順次に配列された第１乃至第３列に各々配置された第１乃至第３垂直柱を含むことを特徴とするメモリ装置。
22. 前記補助配線は、
    前記第１選択ラインに結合された第３垂直柱と前記第２選択ラインに結合された第１垂直柱とを接続する第１補助配線と、
    前記第２選択ラインに結合された第３垂直柱と前記第３選択ラインに結合された第１垂直柱とを接続する第２補助配線と、を含むことを特徴とする請求項２１に記載のメモリ装置。
23. 前記第２垂直柱に接続される第３補助配線をさらに含むことを特徴とする請求項２２に記載のメモリ装置。
24. 前記ビットラインは、前記第１方向に配列された第１乃至第３ビットラインを含み、
    前記第１乃至第３補助配線は、互に異なる前記ビットラインに接続されることを特徴とする請求項２３に記載のメモリ装置。
25. 前記補助配線は、前記垂直柱上に配置される下部コンタクトを通じて前記垂直柱に各々接続され、
    前記ビットラインは、前記補助配線上に配置される上部コンタクトを通じて前記補助配線に各々接続されることを特徴とする請求項２４に記載のメモリ装置。

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