JP2011187110A - 半導体記憶装置の動作方法 - Google Patents
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Abstract
【解決手段】基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、メモリホール内におけるメモリ膜の内側に設けられたチャネルボディと、チャネルボディの端部に接続された選択トランジスタと、選択トランジスタと接続された配線とを備えた半導体記憶装置の動作方法であって、配線、選択トランジスタの選択ゲート及びワード電極層に第1の消去電位を与えてチャネルボディの電位をブーストし、チャネルボディの電位をブーストした後、配線及び選択ゲートは第1の消去電位を維持したまま、ワード電極層の電位を第1の消去電位よりも低い第2の消去電位に低下させる。
【選択図】図1
Description
これに対し、一括加工型3次元積層メモリが提案されている。この一括加工型3次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層(記憶層)と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。
更に、メモリセルにおけるコントロールゲートとして機能するワード電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを3次元配列する技術が、例えば特許文献1に提案されている。また、特許文献1には、そのような3次元積層メモリに特有のデータ消去方法として、GIDL(Gate Induced Drain Leakage)電流を利用した消去方法が開示されている。
また、本発明の他の一態様によれば、基板と、前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、前記選択トランジスタと接続された配線と、を備えた半導体記憶装置の動作方法であって、前記配線、前記選択ゲート及び前記ワード電極層に第1の消去電位を与えて前記チャネルボディの電位をブーストし、前記チャネルボディの電位をブーストした後、前記配線は前記第1の消去電位を維持したまま、前記ワード電極層の電位を前記第1の消去電位よりも低い第2の消去電位に低下させ、前記選択ゲートの電位を前記第1の消去電位より低く前記第2の消去電位より高い第3の消去電位にすることを特徴とする半導体記憶装置の動作方法が提供される。
また、本発明のさらに他の一態様によれば、基板と、前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、前記選択トランジスタと接続された配線と、を備えた半導体記憶装置の動作方法であって、前記配線、前記選択ゲート及び前記ワード電極層に第1の消去電位を与えて前記チャネルボディの電位をブーストし、前記チャネルボディの電位をブーストした後、前記配線及び前記選択ゲートは前記第1の消去電位を維持したまま、前記ワード電極層の電位を、前記第1の消去電位よりも低い電位であって、且つ相対的に上層のワード電極層の電位が下層のワード電極層の電位よりも低くなるようにすることを特徴とする半導体記憶装置の動作方法が提供される。
なお、図1においては、図を見易くするために、メモリホールMH内に形成された絶縁膜以外の絶縁部分については図示を省略している。
図4(a)は、第1実施形態における消去動作時に、配線WR及び選択ゲートSGにそれぞれ与えられる電位Vera、VeraGの時間変化を示す。
図4(b)は、同第1実施形態における消去動作時に、ワード電極層WLに与えられる電位VWLの時間変化を示す。
図5(a)は、第2実施形態における消去動作時に、配線WRに与えられる電位Veraの時間変化を示す。
図5(b)は、同第2実施形態における消去動作時に、ワード電極層WLに与えられる電位VWLの時間変化および選択ゲートSGに与えられる電位VeraG1、VeraG2の時間変化を示す。
図6(a)は、第3実施形態における消去動作時に、配線WR及び選択ゲートSGにそれぞれ与えられる電位Vera、VeraGの時間変化を示す。
図6(b)は、同第3実施形態における消去動作時に、ワード電極層WLに与えられる電位の時間変化を示す。
図7(a)は、第4実施形態における消去動作時に、配線WR及び選択ゲートSGにそれぞれ与えられる電位Vera、VeraGの時間変化を示す。
図7(b)は、同第4実施形態における消去動作時に、ワード電極層WLに与えられる電位VWLの時間変化を示す。
図8(a)は、第5実施形態における消去動作時に、配線WR及び選択ゲートSGにそれぞれ与えられる電位Vera、VeraGの時間変化を示す。
図8(b)〜(e)は、同第5実施形態における消去動作時に、各層のワード電極層WLに与えられる電位の時間変化を示す。
Claims (7)
- 基板と、
前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、
前記選択トランジスタと接続された配線と、
を備えた半導体記憶装置の動作方法であって、
前記配線、前記選択ゲート及び前記ワード電極層に第1の消去電位を与えて前記チャネルボディの電位をブーストし、
前記チャネルボディの電位をブーストした後、前記配線及び前記選択ゲートは前記第1の消去電位を維持したまま、前記ワード電極層の電位を前記第1の消去電位よりも低い第2の消去電位に低下させることを特徴とする半導体記憶装置の動作方法。 - 前記複数のワード電極層のうち相対的に上層のワード電極層に対して前記第2の消去電位を与えるときは、相対的に下層のワード電極層に対して前記第2の消去電位を与えるときよりも、前記配線及び前記選択ゲートに与える前記第1の消去電位を高くすることを特徴とする請求項1記載の半導体記憶装置の動作方法。
- 前記第1の消去電位及び前記第2の消去電位による第1の消去動作の前もしくは後に、前記ワード電極層をグランド電位にし、且つ前記配線と前記選択ゲートとの間に電位差を生じさせて前記チャネルボディにGIDL(Gate Induced Drain Leakage)電流を発生させる第2の消去動作を行うことを特徴とする請求項1記載の半導体記憶装置の動作方法。
- 前記複数のワード電極層のうち相対的に下層のワード電極層に対して前記第1の消去動作を行い、相対的に上層のワード電極層に対して前記第2の消去動作を行うことを特徴とする請求項3記載の半導体記憶装置の動作方法。
- 基板と、
前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、
前記選択トランジスタと接続された配線と、
を備えた半導体記憶装置の動作方法であって、
前記配線、前記選択ゲート及び前記ワード電極層に第1の消去電位を与えて前記チャネルボディの電位をブーストし、
前記チャネルボディの電位をブーストした後、前記配線は前記第1の消去電位を維持したまま、前記ワード電極層の電位を前記第1の消去電位よりも低い第2の消去電位に低下させ、前記選択ゲートの電位を前記第1の消去電位より低く前記第2の消去電位より高い第3の消去電位にすることを特徴とする半導体記憶装置の動作方法。 - 前記第2の消去電位はグランド電位であることを特徴とする請求項1〜5のいずれか1つに記載の半導体記憶装置の動作方法。
- 基板と、
前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、
前記選択トランジスタと接続された配線と、
を備えた半導体記憶装置の動作方法であって、
前記配線、前記選択ゲート及び前記ワード電極層に第1の消去電位を与えて前記チャネルボディの電位をブーストし、
前記チャネルボディの電位をブーストした後、前記配線及び前記選択ゲートは前記第1の消去電位を維持したまま、前記ワード電極層の電位を、前記第1の消去電位よりも低い電位であって、且つ相対的に上層のワード電極層の電位が下層のワード電極層の電位よりも低くなるようにすることを特徴とする半導体記憶装置の動作方法。
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