TWI251323B

TWI251323B - Bit line structure and method for fabricating it

Info

Publication number: TWI251323B
Application number: TW092120295A
Authority: TW
Inventors: Ronald Kakoschke; Danny Shum; Georg Tempel
Original assignee: Infineon Technologies Ag
Priority date: 2002-09-02
Filing date: 2003-07-24
Publication date: 2006-03-11
Also published as: EP1472738A2; CN1647280A; US7176088B2; WO2004023553A3; US20060043420A1; DE50312828D1; US7291881B2; US20070049050A1; DE10240436C1; JP4080485B2; TW200406904A; CN100350616C; JP2006502565A; WO2004023553A2; EP1472738B1

Description

1251323 五、發明說明（1) 本案是有關於一種位元線結構及其製造方法，尤其是，一種s u b - 1 0 0 n m位元線結構與其相關的方法，其可被使用在一永久性 SNOR記憶體電路中，用以在每個資料組中選擇性地驅動源極（s 〇 u r c e )與汲極（d r a i η )線。當瞭解記憶體電路時，一個基本的差別係在於儲存結構的主要部分；已知最常見具有代表性的是如NAND與NOR 的架構，。在此兩種架構中，已知像是一個電晶體記憶胞元係以矩陣形式來排列並且經由已知的，例如字元與位元線，來驅動。而在NAND架構中，多重的轉換元件或是儲存元件係以彼此串聯的方式連接，並藉由一選擇閘（s e 1 e c ^丨〇 η gate)或疋一選擇電晶體（seiectj_〇ri transistor)而被驅動’由於每個轉換元件可被個別地選擇，因而在n〇r的架構中各自的轉換元件或是儲存元件係以平行或是矩陣格式來組織。第一圖係顯示所謂的SN0R(選擇N0R)架構的簡化圖 :元i L;相二於具有”共用源極"的nor架構，個別的轉 ί ί t 1 係經由各白的源極線SL1、SL2…斑經 =^自的汲極線Du、DL2…選擇性擇的驅動係以，例如，以各自的：：動㈣擇的 BL2...的位元線控制器BLC來實行Γ : i 線BU、而進一步的收縮或者半導體度或者頻這的長度，夠透過這個方法被進行。a 排列更廣泛的積體化能 1251323 五、發明說明（2) ' 第二圖係顯示依據第一圖中SNOR架構的一種習用佈局 (layout)的一簡化圖示。依據第二圖，轉 ° 憶體元件SE卜SE2係在具有一大體上是平直的二二 (str^p-type)結構的半導體基質的有效區域^中形成。在以行（c ο 1 u m η )形式安排的多重磁條類型（丨） =區域之上具有的列（一、層堆疊（二二，者是字元線堆疊WL1、WL2…，同樣係以磁條類型而形成。在這樣的磁條類型有效區域AA與以磁條類型形成的字兀線堆疊WL1至WL3之間的每一個交叉點（cr〇ss〇ver ^^nt)或者重疊區域，代表轉換元件或者記的多樣性。為了與各自的汲極區域D和源極區域s聯繫，接觸是必，的，接觸通常在有效區域AA形成，但是，也經常可延 ^鄰近的隔離區域STI(淺溝槽隔離）。在置放於其上的的層，其較佳是表示一第一金屬化層，而針對各自 ^ =兀線BL然後設置源極線SLl、认2…與汲極線DU、 μ磁··。在此實例中，該汲極線係經由對應的接觸κ與相 :二的有效區域A A的汲極區域D連接，而該源極線則亦以目二的方式經由對應的接觸與相關聯的源極區域S連接。 =而，在此等習用的位元線結構的實例中其缺點是， :另外的源極線與共用來源架構相比較時，會呈現多 ::倍強度金屬化，其表示因為更廣泛積體化或是進一步收縮的一個限制因素。因此，為了改善積體化密度，依據文件DE 100 62

1251323 五、發明說明（3) 2 4 5 A 1，提出形成在一個隔離網路作為間隔物的源極線和汲極線和允許經由一另外的具有適合開口的隔離層製造與相關聯的源極區域與汲極區域之接觸。再者，因為在基質表面形成且互相平行的源極線與汲極線所需要的間隔是相當的大，且可避免更密集的積體化。另外，文件U S 6 , 0 0 8，5 2 2已揭漏一種植入位元線，其係在一隔離溝槽中形成，且在每個實例中係經由一終端層與源極區域、汲極區域接觸。相較之下，本案之目的在於提供一種位元線結構與其製造方法，其中，特別是有關SNOR架構，其可允許進一步之積體化以降低間隔的需求。根據本案，其目的，關於位元線可由申請專利範圍第一項的特徵而達成，而關於其方法則可由申請專利範圍第九項的量測來達成。一種用以了解具有可顯著降低間隔需求的SNOR架構的位元線結構，可藉由下述方法而獲得此種位元線結構，藉由特別是一種表面位元線的使用，其係在一基質表面形成，以與多重的第一摻雜區域連接；一植入位元線，其係在一基質内部形成，以與多重的第二摻雜區域連接，此種狀態下，形成在該基質中的一溝槽、該溝槽的溝槽表面的一溝槽隔離層、該溝槽較低區域中的植入位元線、該溝槽第一較高部分區域中的一覆蓋隔離層，該溝槽第二較高部分區域中的一多重覆蓋連接層以及在該基質表面區域中的一多重自行較準終端層，而其中該多

UM323 ~~~ ~~~__ 五、發明說明（4) ^覆蓋連接層係藉由該終端區域。層电連接至該多重第二摻雜所使用的基質較佳是一種覆蓋連接層較佳則為高度摻；T晶圓，而所使用的終端層較佳則為一種石夕化物〃，1二:f以及該自行校準相關聯的摻雜區域可透過—種^ : ^該植入位元線與具有最小的特點尺寸。 ’間早的方式被連接且特別是在多重連接層與基皙假如在其中形成井（wells)，可得Β接接觸的實例中，製造或是充分接觸-製造，因此，义=基質之接觸- 隨道技術、關於寫入/抹掉（write/era^達到更同質的的耐力（endurance)，和降低寄生二極^週期數目改進在該基質中的多重井結構的實例中，\再^者，特別是表面（comolex-月匕排除複合-的需上c_plex surface)井的接觸，因此也進而降低間隔，，佳是使在一非揮發性SN〇R中汲極區域作雜區域而形成與源極區域作為第二摻二此實例中相關的字元線堆疊具有一第一隔儲存層、—第二隔離層以及一控制層。卩心“ 了解特別區域-最佳化的非揮發性半式了他閃可拭除可程式唯讀,己情妒f f】a, 體，例如快類似的記憶體。 ⑴epr〇ms)、e2pr〇m^ 關於製造位元線6士；[:备&古、_t_ ^ t ^ ^ 屛的結入付开綠^ 構一個其上具有覆蓋隔離曰、、、、匕其是在具有溝槽隔離層的溝槽中形

141 第8頁 1251323 五、發明說明（5) 成，與被移除的該覆蓋隔離層的兩個部分區域，和在已經形成該摻雜區域之後，僅利用一個遮罩在其中形成多重覆蓋連接層，其覆蓋連接層然後藉由一多重自行校準閉合層將該植入位元線電連接至第二摻雜區域。以此方式，可以非常簡單的形成該區域-最佳化位元線結構且以一種實質上是自行校準的方式。該覆蓋隔離層較佳是包含一第二覆蓋部分層，其係藉由一 TEOS沉積程序而已經形成者並且再被移除部分或是半面，與藉由該覆蓋連接層形成直接連接至該基質。以此方式，利用適合的摻雜半導體材料，其既可能隔離且可與該植入位元線的基質接觸。可選擇地，此覆蓋隔離層也可以有藉由一個間隔物方法而形成並且藉由一個選擇性蝕刻過程使其部分或者半面被移除的一個覆蓋犧牲層，因此藉由該植入位元線的有效保護的形式，保護特性可在兼有減少空間需求的溝槽上獲得極大改進。本案另外有利的結構係在進一步的附屬項中來定義。本案將由以下示範性實施例與參考圖示來做較詳細之說明，其中：第三圖係顯示依照本案可被使用的位元線結構之簡化平面圖，例如，在一 SNOR半導體記憶體電路中。在此圖式中同一個參考符號表示同一個或是相對應於在第一圖與第二圖中之元件或是層。依照第三圖，條形的多重有效區域AA藉由在條型中的

1251323 五、發明說明（6) 一多重溝槽隔離S T I而在一基質的行（c ο 1 u m η )中形成，經由實例中，其包含一半導體基質且較佳是矽。如第二圖中所示在習知技藝中，在 X = 1到η的字元線堆疊WLx被形成於與在該基質表面條狀的有效區域AA垂直的線中，這些字元線堆疊為了產生，例如，非揮發性記憶體元件，其具有一第一隔離層、一電何儲存層、一第二隔離層以及一控制層。該第一隔離層，例如閘極氧化層或是隧道層（t u η n e 1 1 a y e r )，電何儲存層，例如一浮動閘

極，第二隔離層，例如一中間二極體，以及控制層做為實際驅動字元線。為了隔離的目的，在該字元線堆疊WLx 的側邊形成側邊隔離層或是間隔物SP。因此，一轉換元件或是一非揮發性記憶體元件SE，其係為了瞭解一場效應電晶體結構具有漏電極區域D與源極區域S以做為在該字元線堆疊侧邊的第一與第二摻雜區域，且係在該有效區域AA與該字元線堆疊WLx間的每個交叉點或是覆蓋點上形成。然而，為了瞭解依照本案的該區域-最佳化半導體電路，包含一源極線與一沒極線對S L X與D L X，X = 1到m，

的該位元線結構，其不僅僅在該基質表面形成，一方面也做為基質内溝槽隔離STI中的植入位元線SLx，另一方面亦做為在基質表面或是基質表面之上的表面位元線 DLx。更特別地，該植入位元線SLx係被嵌入在該溝槽隔離ST I的較低層中且被連接至該源極區域S，而此接觸係經由在原處形成的自行校準終端層1 3而造出。另一方

第10頁 1251323 五、發明說明（8) 層的一覆蓋隔離層已經在該溝槽較高部分區域或是在一半面形成，此覆蓋隔離層較佳是藉由一淺溝槽隔離（ST I， Shallow Trench Isolation)方法而形成。以此方式，依照第四圖，特別是在該溝槽的上面區域可形成絕佳的隔離特性且接近左半邊。在該溝槽另外的較高部分區域中或是在右半邊，在相關連的第二摻雜區域1 〇或是源極區域S的該隔離層9與該溝槽隔離層6，已經被完全的移除且被多重終端連接層12 而取代，其係依次與該植入位元線或是填充層7電傳導且進行接觸，而在介於該隔離溝槽間的基質表面已經形成該第二摻雜區域1 0且較佳是直接鄰接該溝槽。然後，將這些第二摻雜區域1 0連接至該植入位元線SLx，依照第四圖，因而已經形成在基質表面區域的遮罩層1 1與該基質表面之間的自行校準終端層1 3。至於矽半導體材料，這些自行校準終端層1 3係由矽化物或是自行校準的金屬矽化物（salicides)。為了闡明此基質，始於第二摻雜區域1 0與終端層1 3之上的一中間隔離層1 4也被形成在該基質表面，最後，該結構化表面位元線DLx如結構化電傳導層1 5以條狀形式而形成。此第一次產生一區域-最佳化位元線結構甚至是SN0R架構，其特別是具有關於在金屬化等級中的間距（特製件大小+特製件間隔）方面較低的需求。依照第4圖，該第二摻雜區域1 0的相反的傳導型式P的

第12頁 1251323 五、發明說明（9) 一個半導體材料（例如，矽）係被用來做為植入位元線或是電填充層7以及做為覆蓋連接層1 2。更特別的是，由實例中，針對該填充層7與覆蓋連接層12而使用一 P+ -摻雜半導體材料，而該源極區域S則是η +-摻雜且位於P -摻雜井3中。由於此性質的一種安排，其中特別是該多重連接層1 2，因為缺少在該溝槽較高部分區域的溝槽隔離層，而直接與該基質或是Ρ -型井3接觸，不只是可藉由該植入位元線與該源極區域接觸，也可以與Ρ -型井接觸，其結果，特別是在非揮發性記憶體元件的實例中，例如快閃可找除可程式唯讀記憶體（f 1 a s h E P R Ο Μ )元件，可達到更同質隧道技術作用與寫入/抹掉（w r i t e / e r a s e )週期數目 (耐力）的增加，再者，因此可顯著降低寄生二極體或是漏電流。直接與該基質接觸或是經由連接層1 2與該基質的一個井接觸等方式的另外的好處是並不需要表面的接觸的事實，該表面的接觸通常是為了瞭解在一井中一致電位的性質而進行。因此，強加在該佈局（1 a y 〇 u t)的此種需求可被顯著的減輕。第五圖A至I :係顯示說明牽涉到製造如第四圖所示之位元線結構的重要步驟之簡化斷面圖；同一個參考符號再次表示同一個或是對應的元件或是層，且以下將不再次重複說明。於是，如第五圖A所示，在一基質中形成多重井，例如藉由離子注入，而形成，例如一深的ρ-型井1、一淺的第一井3與一第二η-型井2。當然，深的井1也可以僅僅是該

第13頁 1251323 五、發明說明（ίο) 基質本身，或是可選擇地其可能因甚至較大數量的井而在該基質中形成。然後，一個第一輔助隔離層在該半導體材料表面形成，例如藉由沉積或是成長一氧化層。接著形成與圖樣一硬式遮罩層，並伴隨較佳在該第一輔助隔離層4表面形成氮化矽。該硬式遮罩層5係使用習用的光微影方法而被圖樣化且大體上被用來定義將被形成的溝槽。然後’依照第五圖B ’措由該圖樣的硬式遮罩5而在基質中形成一深的溝槽T ;依照所描述的示範性實施例，此溝槽往下延伸進入該第二井2，在此内容中，其較佳是使用一種非等向钱刻（a n i s 〇 t r 〇 p i c e t c h i n g )程序，例如反應性離子蝕刻（R I E )。此蝕刻步驟，例如，係藉由一清潔步驟而被推斷出，其中聚合物或是聚合物殘留物可被移除。接著，依照第五圖C，一溝槽隔離層6在該溝槽T的整個溝槽表面之上形成，且較佳地完成一種熱氧化以為了形成所謂的一種内襯氧化層（1 i n e r ο X i d e )。然而，原則上，其也可能使用其他的隔離層來取代二氧化矽做為溝槽隔離層6 ;特別是，其也可能用來了解隔離的多層。此外，為了產生植入位元線，在該溝槽T中或是在該溝槽隔離層6的表面形成一電傳導的填充層7。在此實例中，其較佳是在該溝槽中沉積一高度摻雜多晶矽，此摻雜係被選出做為該第一井3使用之功能與預期被做成的接觸。然而，原則上其亦可能針對其他的電傳導層，例如

第14頁 1251323 五、發明說明（11) 金屬，在該溝槽中形成而做為植入位元線s L X。依照第五圖D，在一隨後的步驟中，首先電傳導填充層 4被凹進，經由實例，一 ST I步驟可被用來了解淺溝槽隔離與形成淺溝槽ST。因為其熟習此技藝之人士皆普遍瞭解牽涉此種型式的習用ST I方法的方法步驟，因而其將不做更詳細的說明。

依照第五圖E，在此實例中，其次較佳是一非等向性蝕刻步驟，其也可能針對硬式遮罩層5的溝槽邊緣而被回 #，其係已知的一種π氮化物拉回〃（n i t r i d e p u 1 1 b a c k )。此可一定程度減輕在溝槽邊緣的塵力以做進一步的處理，且也可產生，例如同樣也在半導體電路中存在的CMOS電晶體，的改進的電性（electrical properties)0

然後，其亦可能形成一第一覆蓋部分層8做為在已經回蝕的填充層7表面的隔離層；在此實例中，其較佳為再次完成一熱氧化以形成一個另外的内襯氧化層。最後，形成一個第二覆蓋部分層9做為一個另外的隔離層，在該溝槽上面的區域較佳是藉由一 TE0S沉積步驟以二氧化矽來完全填充。在一平整步驟（ρ 1 a n a r i z i n g s t e p )之後，例如一化學機械拋光（CMP )步驟，其中該硬式遮罩層5被用來做為一終止層，其斷面係顯示於第五圖E。接著，依照第五圖F，該硬式遮罩層5或是氮化係被完全的移除，且第一輔助隔離層4也可隨意的進行這樣的步驟。此時，藉由實例，在半導體基質有效區域AA各自區

第15頁 1251323 五、發明說明（12) 域形成一個第一隔離層（未顯示）或是閘極氧化層或是I1遂道氧化層。然而，此種型式的第一隔離層在斷面圖示區域中是不需要的，因此其被排除，且接著僅僅形成第一摻雜區域（未顯示）與第二摻雜區域（已顯示），以做為在半導體基質表面的源極與汲極區域。此等摻雜區域1 0係藉由，例如習用的注入方法，而形成；其亦可能使用各自的間隔物。接著，依照第五圖G，形成一遮罩層1 1或是頂蓋層1 1且以在每個實例中僅有該溝槽的部分區域（例如，半邊）被覆蓋的形式而被圖樣。藉由實例，二氧化矽或是氮化矽係被沉積與圖樣以瞭解此種遮罩層1 1，雖然其亦可能使用其他的材料，例如金屬氧化物（二氧化錯、三氧化二紹等）的新形式。另外，依照第五圖Η，該覆蓋隔離層未覆蓋的部分區域 (包含溝槽隔離層6與第一和第二覆蓋部分層8和9 )利用該遮罩層1 1並藉由實行，例如一種強選擇性的非等向性氧化蝕刻步驟，而被完全的移除直到該填充層7為未被覆蓋。此亦可導致該溝槽隔離層6的過度蝕刻（未顯示）或者是更深層的移除（與第四圖比較）。然後，依照第五圖I，該覆蓋連接層1 2’或是如整個溝槽上所見之多重覆蓋連接層，係在該溝槽回蝕的部分區域中相對應的位置被形成，此較佳是牽涉原處摻雜（i η situ-doped)多晶石夕的沉積。在形成被電傳導連接至該填充層7的覆蓋連接層1 2之

第16頁 1251323 ί 在基質中的第一盥笫— 餘，以確俘由於Ρ望二弟一推雜區域10係、士區均^ ^保ΐ覆連接層1 2的殘餘物破同時μ a之間沒有寄生短敗r 物而佶知τ地回然後，在兮淨苗、击 α (parasitic sh〇r. ^ ^ , —多番ί该後现連接層12與摻雜區域P原極連接層?2Ϊ1終端層13’ *導致在“ίί表心)二此種型式=線之間的-種電連i ，枓或疋可矽化金屬層（例如，鈷、鎳、或是鉑）被 “ϊΐί:固表面上，接著，該半導體材料的表層、覆蓋接層j摻雜區域丨〇，可利用該可矽化材料而被轉換，形成阿度傳導終端區域丨3，並無任何矽化物在未與半體材料（砍）接觸的該等表面被形成，亦即在遮罩層 11更確切的說是在已被沉積在（金屬）剩餘的適當地方的該等材料表面，其意為已被沉積的金屬層（但並非含矽的），選擇性地可以藉由一種較佳的濕式—化學蝕刻程序 (wet-chemical proccesses)而被回蝕。以此種方式，該覆蓋連接層1 2與該終端層1 3兩者自行校準的形成可以藉由一種單一遮罩或是遮罩層11而完成；再者，假使選擇了適合的摻雜材料時，則可與該第一井3做成直接的接觸。在進'一步的步驟中（未顯不）’經由實例中，該遮罩層 1 1可以再次被移除，且在第四圖中顯示的中間隔離層14 與金屬化層1 5可被形成與圖樣化，以瞭解該表面位元線 DLx。最後，則是形成為了電連接表面位元線（dLx)至第

第17頁 1251323 五、發明說明（14) 一摻雜區域（B)的多重接觸（DC)。第六圖A至F 2係顯示說明依照本案第二個或第三個示範性實施例中，牽涉到製造位元線結構的重要步驟之簡化斷面圖，在此圖式中同一個參考符號表示同一個或是相對應於在第一圖至第五圖中所示之層，且以下將不再次重複說明。首先，為了形成特別是溝槽T、溝槽隔離層6與回蝕的填充層7 (依照第五圖A至第五圖B )的目的，再一次完成預備的步驟，其理由是在此時做出相對應的種類。

依照第六圖A，在完成所示的步驟後，例如第五圖D 中，在溝槽區域上面並沒有以第一與第二覆蓋部分層8與 9而完全填充，而是在溝槽區域上方的溝槽隔離層6表面藉由一間隔物的方法（例如）形成一覆蓋犧牲層8 A。此覆蓋犧牲層8A在此實例中應具有一蝕刻選擇性，其係不同於該溝槽隔離層6與隨後將被形成的一溝槽填充層9。此種類型（一共形層（con f orma 1 1 ay er )加上非等向性回# 的形成）的間隔物方法，因為其為熟習此技術領域之人士所習知，因而以下將不再描述。

接著，依照第六圖B，其方法係類似於在第五圖E所示之方法，為了填充該溝槽的一第二覆蓋部分層9藉由，例如一 TE0S沉積程序，而被形成，然後進行一平整化步驟 (CMP)並且移除該硬式遮罩層5。然後，依照第六圖C，一遮罩層1 1在基質表面形成且被圖樣化，其係以該遮罩層1 1覆蓋該溝槽的至少一部分區

第18頁 1251323 五、發明說明（15) 域的方式進行，較佳是牽涉覆蓋溝槽或是位於溝槽上方的溝槽隔離層的一半。接著，依照第六圖D，根據第二個示範性的實施例，為了移除該覆蓋犧牲層8 A之目的，而進行一高度選擇的等向蝕刻步驟；經由一實例，假使一氮化矽層被用來做為一覆蓋犧牲層8 A，則可用磷酸做為一蝕刻劑。然而，這個的一個缺點是矽層不能被用在遮罩層1 1，但是可替代隔離層，例如，氧化銘（A 1 20 3)、二氧化結（Z r 0 2)、二氧化銓（H f 0 2)等等（金屬氧化物）適合用來做為遮罩層1 1。此結果產生通到該填充層7的一個接觸孔，其係藉由溝槽隔離層6與該基質或是該第一井3完全的隔離，因而可得到針對特定應用方面改善的隔離特性並降低胞元的表面區域，因為在此實例中，由於自行校準，因而並不需要針對典型的校準偏差而設計任何的預留的攝影技術。因此，在第六圖E 1所示的第二個示範性的實施例中，溝槽隔離層6甚至在較上面未覆蓋或是未被遮蔽的區域係被保留，其結果是在該摻雜區域1 0的接著進行的薄化 (thinning)或是凹進（recessing)期間，發生過度#刻的風險將會較低。接著，依照第六圖F 1，覆蓋連接層1 2再次被形成，其亦如第五圖I所示，該摻雜區域1 0係被（隨意地）凹進，且以自行校準的方式形成一高度傳導終端層1 3，此結果產生一植入位元線結構，其中該植入位元線並沒有與該基質或是第一井3接觸，因此其會有關於終端電位之較高程

第19頁 1251323 五、發明說明（16) 度的彈性。然而，依照第六圖F 2或是第三個示範性實施例，溝槽隔離層6其亦可能更進一步被完全地自該溝槽未覆蓋的較上面區域移除，較佳地係利用該遮罩層1 1的濕式化學蝕刻方法，其依次導致與該基質或是該第一井3直接的接觸，而使所使用的半導體材料產生適當的摻雜。第六圖F 2係顯示形成覆蓋連接層1 2與高度傳導終端層 1 3的最後步驟，其中，再次作出與第五圖I有關的說明。第七圖係顯示根據本案第四個示範性實施例之位元線結構的簡化斷面圖，同一個參考符號表示同一個或是相對應於在第四圖中所示之層，且以下將不再次重複說明。第七圖大體上是相當於在第四圖中所示的結構，除了那為了瞭解填充層7與覆蓋連接層1 2外，目前係使用一個具有與該摻雜區域1 0相同傳導形式的半導體材料。特別是，經由實施例中，已可與η +-摻雜源極區域S形成一種電傳導接觸的原處摻雜（i n s i t u - d 〇 p e d ) η + -多晶石夕，係被用來做為填充層7與覆蓋連接層1 2。然而，因為覆蓋連接層1 2與該基質或是該第一井3具有相反傳導形式的摻雜，也就是已知的消耗（d e ρ 1 e t i ο η )或是空間電荷（s p a c e c h a r g e )區域，其以一種類似於在第六圖F 1所示第二個示範性實施例中的溝槽隔離層6的方式來影響隔離作用，其係在該覆蓋連接層1 2與該基質或是第一井3之間的接觸表面形成。以此種方式，甚至當利用在第五圖中所示的方

第20頁 1251323 五、發明說明（17) 法步驟與在第六圖中的第二個選擇時，可得到在植入位元線與基質或是一個相關連的井之間的一種井隔離。再者，在此内文中，應指出的是，高度傳導連接層13 並不是必須在該基質的内部形成，也就是說，凹進至該摻雜區域1 0内，而是更確切的說，是以相同的方式可被部分地或是完全地在該基質表面形成。本案以上所描述的内容係基於一種非揮發性SNOR半導體記憶體電路，然而，此並非將本案限制在此類特定的應用中，而是進一步包含具有相當位元線結構的半導體記憶體電路。再者，本案亦不被限制在所述之矽半導體基質與材料，而同樣的是包含具有相當的摻雜或是隔離特徵的半導體材料。

第21頁 1251323 圖式簡单說明第1圖：係顯示一 S N 0 R架構之簡化等效電路之圖示。第2圖：係顯示依照第一圖具有習用位元線結構之佈局的簡化平面圖。第3圖：係顯示具有依照本案之位元線結構的半導體電路佈局之簡化平面圖。第4圖：為於第三圖中所示之半導體電路排列之簡化斷面圖。第5A-5 I圖：係顯示說明依照本案第一個示範性實施例中牽涉到製造位元線結構的重要步驟之簡化斷面圖。第6 A-6 F 2圖··係顯示說明依照本案第二個或是第三個示範性實施例中牽涉到製造位元線結構的重要步驟之簡化斷面圖。第7圖：係顯示說明依照本案第四個示範性實施例中位元線結構之簡化斷面圖。元件符號說明： 1， 2， 3基質或對應的井 (wells) 4第一辅助隔離層 5硬式遮罩層 6溝槽隔離層 7填充層 8第一覆蓋局部層 8A覆蓋犧牲層 9第二覆蓋局部層 1 0摻雜區域 1 1遮罩層 1 2覆蓋連接層 1 3終端層 1 4中間隔離層 1 5金屬化層 T溝槽

第22頁 1251323

第23頁

Claims

L 案號 9212D295 修正六、申請專利範圍 1. 一種位元線結構，其具有：一表面位元線（DLx)，用以連接多重的第一摻雜區域（D)，其係形成於一基質表面之上；以及一植入位元線（SLx)，用來以一種方式連接多重第二摻雜區域（S ; 1 0 )，其係形成於一基質（1，2，3)内部，該方式係形成一溝槽（T)，位於該基質（1，2，3)中；一溝槽隔離層（6)，位於該溝槽（T)的溝槽表面；該植入位元線（SLx，7)，位於該溝槽隔離居（6)上的溝槽 (T)的較低區域中；一覆蓋隔離層（8， 8A， 9)，位於該溝槽（T)的一第一上部區域的該植入位元線（SLx)上；一多重覆蓋連接層（12)，位於該溝槽（T)的一第二上部區域的該植入位元線（SLx)上；以及一多重自行校準終端層（13)，位於該基質表面區域中，該多重覆蓋連接層（1 2 )係經由該終端層（1 3 )電連接至該多重第二摻雜區域（S， 10)。 2 ·如申請專利範圍第1項所述之位元線結構，其中該覆蓋隔離層（8，9 )形成一淺溝槽隔離。 3 ·如申請專利範圍第1項或第2項所述之位元線結構，其中該基質（1， 2， 3)包含一結晶矽，該多重覆蓋連接層（12) 包含高度摻雜多晶矽以及該多重自行校準終端層包含一矽化物。 4 ·如申請專利範圍第1項所述之位元線結構，其中該多重 Hi 第24頁 125·23、 .豈號—卫2120295 修正六、申請專利範圍覆蓋連接層（1 2 )亦直接與該基質（3 )接觸。 5 ·如申請專利範圍第1項所述之位元線結構，其中該多重覆蓋連接層（12)具有與該第二摻雜區域（S)的傳導形式（η) 相同的一傳導形式。 6 ·如申請專利範圍第1項所述之位元線結構，其中該多重覆蓋連接層（1 2 )具有與該第二摻雜區域（S)的該傳導形式 (η)相反的一傳導形式。 7 ·如申請專利範圍第1項所述之位元線結構，其中該基質 (1， 2， 3)具有一多重井結構。 8 .如申請專利範圍第1項所述之位元線結構，其中該第一摻雜區域形成一汲極區域（D)，及該第二摻雜區域形成一非揮發性SNOR記憶體電路的一源極區域（D)，其如同字元線堆疊（WLx)包含一第一隔離層、一電荷儲存層、一第二隔離層以及一控制層。 9 · 一種製造一位元線結構的方法，其步驟係包含： (a) 在一基質（1， 2， 3)中形成一溝槽（T); (b) 在該溝槽（T)的一溝槽表面形成一溝槽隔離層（6); (c )在該溝槽（T)的該溝槽隔離層（6 )上形成一電傳導填充層（7)，用以達成一植入位元線（SLx); (d)在該溝槽（T)的一上面區域中形成一覆蓋隔離層（8， 9,8A)； (e )在該基質（3 )表面形成一第一與一第二摻雜區域（1 0 ); (f )在該覆蓋隔離層（8， 9， 8 A )局部區域的該填充層（7 )上形成一多重覆蓋連接層（12);

第25頁 SE92120295

~六、申請專利範圍 U)形成一多重自行校準終端層（13)，用以將該多重覆蓋連接層（12)電連接至該第二摻雜區域（1〇，s); (h )在該基質表面形成一中間隔離層（1 4 ); (〇形成一電傳導層（15)以當作一表面位元線（DLx);以及 (J)形成一多重接觸（DC)，用以將該表面位元線（DLx 接至該第一摻雜區域（D)。 1 0 ·如申請專利範圍第9項所述之方法，其中在步驟（&) 中，具有一多重井結構與該溝槽（T)的一基古^ = 第二井中（2)。 *貨被形成至-11.如申請專利範圍第9項或第丨〇項所驟、Γ二形離V冬氧化，係用以形成一内概氧化層以做為一溝槽隔離層（6 )。 12.如申請專利範圍第9項所述之方法，其中在步驟（〇中，一高度摻雜多晶半導體材料被沉積以當作一填充層 1 3 ·如申請專利範圍第9項所述之方法，其中在步驟（d) 中，該填充層（7)被回蝕在該溝槽（T)的一上面區域中。 1 4 ·如申請專利範圍第1 3項所述之方法，其中在步驟（d) 中，藉由在已被回蝕的該填充層（7)表面的一熱氧化而形成一第一覆蓋局部層（8)，以及藉由一 TEOS沉積程序而形成一用以填充該溝槽（T)的第二覆蓋局部層（9)。 1 5 ·如申請專利範圍第9項所述之方法，其中在步驟（f ) 中，該覆蓋隔離層（8， 9)與該溝槽隔離層（6)的多重局部區域係被移除在該溝槽的上面區域中，以及原位摻雜半導修正

13Ώ3 92120^95 | —— ，广"一— … 六、+請專利範圍體材料被沉積且被回蝕’以形成該覆蓋連接層（1 2 )。 1 6.如申請專利範圍第1 3項所述之方法，其中在步驟（d ) 中，藉由間隔法在該溝槽隔離層（6)形成一覆蓋犧牲層 (8A)，以及藉由一 TEOS沉積程序而形成一用以填充該溝槽的第二覆蓋局部層（9)。 17·如申請專利範圍第16項所述之方法，其中在步驟（f) _，該覆蓋犧牲層（8A)的多重局部區域係被移除在該溝槽 (T)的上面區域中，以及原位摻雜半導體材料被沉積且被回蝕，以形成該覆蓋連接層（1 2 )。 18·如申請專利範圍第16項所述之方法，其中在步驟（f) 中’該溝槽隔離層（6 )的該覆蓋犧牲層（8A)與該第_覆蓋局部層（9)的多重局部區域係被移除在該溝槽（τ)的一上面區域中，以及原位摻雜半導體材料被沉積且祜 : 玆薄焚、土从成^ Λ、 L積且被回餘，以形成 1 9 ·如申請專利範圍第9項所述之方法，苴二’該覆蓋連接層（12)與該第二摻雜區域（l : = 20.如申請專利範圍第9項所述之方法，直由★破口餘。二，—可石夕化材料被沉積、該覆蓋連接^ j，（g) 轉1域（10)的表面利用該可石夕化村。該第二捧 :換的可矽化材料再次被移除。被轉換’以及未被 1 ·如申請專利範圍第9項所述之方法， ;~矽半導體材料被用來做為基了在步驟（a) 中，該第二摻雜區域（丨〇 )的傳’以及在步驟（c)與式（P)的多晶矽被用於該植入位 3式（η)之相反傳導形線（SLx，7)與該覆蓋連

第27頁修正號 9212Qfe95 六、申請專利範圍接層（1 2)。 1IH1I 第28頁