CN114759094A - 半导体结构及制备方法 - Google Patents
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Abstract
本公开实施例涉及半导体领域，提供一种半导体结构及制备方法，半导体结构包括：基底，基底包括有源区；沟道层，沟道层位于有源区的基底表面；栅极结构，栅极结构位于沟道层表面；阻挡层，阻挡层位于有源区的基底表面，阻挡层的侧面与沟道层的侧面接触，沟道层的材料的晶格常数大于阻挡层和基底的材料的晶格常数。本公开实施例提供的半导体结构至少可以预防沟道层出现应力弛豫现象。
Description
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及制备方法。
背景技术
随着集成电路工艺、制程技术的不断发展，为了提高集成电路的集成度，晶体管(MOS)器件的特征尺寸不断缩小。在高介电材料金属栅(HKMG)、鳍式晶体管(Finfet)等工艺节点下，在提升MOS器件的工作速度和降低它的功耗的同时，需要面对一系列问题。
如何预防沟道层由于热作用产生的应力弛豫现象，提高半导体结构的稳定性，已成为本领域技术人员亟待解决的一个重要问题。
发明内容
本公开实施例提供一种半导体结构及制备方法，至少有利于预防沟道层出现的应力弛豫问题。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，半导体结构包括：基底，基底包括有源区；沟道层，沟道层位于有源区的基底表面；栅极结构，栅极结构位于沟道层表面；阻挡层，阻挡层位于有源区的基底表面，阻挡层的侧面与沟道层的侧面接触，沟道层的材料的晶格常数大于阻挡层和基底的材料的晶格常数。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底，基底包括有源区；形成沟道层，沟道层位于有源区的基底表面；形成栅极结构，栅极结构位于沟道层上方；形成阻挡层，阻挡层位于基底表面沟道层的侧面与阻挡层的侧面接触，沟道层的材料的晶格常数大于阻挡层和基底的材料的晶格常数。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构中，基底表面具有阻挡层，沟道层的侧面与阻挡层的侧面接触，在沟道层的两侧形成阻挡层，对沟道层的材料的晶格边界固定，避免沟道层的膜层变形，从而预防沟道层应力弛豫现象。此外，利用沟道层的材料的晶格常数与阻挡层的材料的晶格常数的差异达到挤压栅极结构下沟道层的目的，晶格常数差异产生的压缩应力可以抵消部分沟道层由于热作用产生的应力弛豫现象，从而确保沟道层的材料的晶格不会向外围产生弛豫。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构的结构示意图；
图2～图4为本公开一实施例提供的一种半导体结构的制备方法中各步骤对应的结构示意图；
图5～图10为本公开另一实施例提供的一种半导体结构的制备方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构有可能出现沟道层应力弛豫现象。
分析发现，导致沟道层产生应力弛豫的原因之一在于。在栅极结构中，通常在有源区的基底表面形成沟道层，而且沟道层的材料的晶格常数大于有源区的基底的材料的晶格常数。因此，由于晶格常数的差异，基底可以对沟道层产生施加于沟道层的双轴向压缩应力，从而基底对沟道层产生压缩形变。沟道层内空穴(pMOSFET)或者电子(nMOSFET)的迁移率将会增加，同时沟道层的材料的晶格的价带顶与基底的材料的晶格的价带顶处的偏移量也会变大，有利于提升pMOSFET或者nMOSFET的性能。然而，在形成沟道层之后的DRAM工艺中存在若干步超过1000℃的高温热退火以及长达数个小时的热处理。热处理会影响空穴或者电子的迁移率，进而会影响沟道层与基底之间的应力，即长时间的热处理或者高温的热处理将会使沟道层中的应力易于被释放，使得沟道层形变部分或者全部消失，同时沟道层形变所带来的迁移率增加等益处同时会消失。
本公开实施例提供一种半导体结构及制备方法，通过在沟道层的侧面形成阻挡层预防沟道层由于热作用出现应力弛豫现象。阻挡层位于沟道层的侧面可以阻挡沟道层的材料的晶格外延，避免沟道层的膜层变形，有利于提升半导体结构的稳定性。而且阻挡层的材料的晶格常数小于沟道层的材料的晶格常数，阻挡层可以产生朝向沟道层的双轴压缩应力，即阻挡层对沟道层产生压缩形变，可以抵消部分沟道层由于热作用产生的应力弛豫现象，即有利于预防沟道层出现应力弛豫现象。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。图1为本公开一实施例提供的一种半导体结构的结构示意图.
根据本公开一些实施例，参考图1，本公开实施例一方面提供一种半导体结构，包括：基底100，基底100包括有源区(图中未示出)；沟道层102，沟道层102位于有源区的基底100表面；栅极结构110，栅极结构110位于沟道层102表面；阻挡层104，阻挡层104位于有源区的基底100表面，阻挡层104的侧面与沟道层102的侧面接触，沟道层102的材料的晶格常数大于阻挡层104和基底100的材料的晶格常数。
在一些实施例中，基底100的材料为半导体材料，半导体材料可以包括硅、锗、碳化硅或者锗硅的任意一种。本公开实施例以基底100的材料为硅作为示例。硅的晶格常数为
基底100内掺杂有P型掺杂元素，即半导体结构为P型晶体管(pMOSFET)。在另一些实施例中，基底100内掺杂有N型掺杂元素，即半导体结构为N型晶体管(nMOSFET)。具体地，N型掺杂元素可以为磷(P)元素、铋(Bi)元素、锑(Sb)元素或砷(As)元素等Ⅴ族元素，P型掺杂元素可以为硼(B)元素、铝(Al)元素、镓(Ga)元素或铟(In)元素等Ⅲ族元素。
在一些实施例中，沟道层102可以作为半导体结构的沟道区，沟道层102的材料的晶格常数大于基底100的材料的晶格常数，沟道层102的材料为锗硅，锗具有较高的载流子迁移率。且锗硅的晶格常数大于硅的晶格常数，由于晶格常数的差异，基底100会向沟道层102的方形产生压缩应力，从而增加沟道层102内的载流子(电子或空穴)的迁移率，提高驱动电流和有源区、沟道层102以及栅极结构110组成的晶体管的速度。迁移率的增加可以抵消在垂直基底100表面形成多个晶体管产生的垂直电场导致迁移率的减少量，即半导体结构可以从2D维度转化3D维度，有利于提高半导体结构的存储密度。在另一些实施例中，沟道层的材料可以为硅，可以通过对沟道层注入锗离子提高电子的迁移率。在又一些实施例中，沟道层的材料可以为锗，锗具有较高的载流子迁移率。
在一些实施例中，栅极结构110包括栅绝缘层111、栅导电层112、栅盖帽113以及栅侧墙114。栅绝缘层111、栅导电层112以及栅盖帽113在沟道层102表面依次层叠，栅侧墙114位于栅绝缘层111、栅导电层112以及栅盖帽113的侧面。栅绝缘层111用于隔离栅导电层112与沟道层102，同时减少栅导电层112与沟道层102之间的直接隧穿电流，避免由于寄生电容产生的漏电流等情况。栅导电层112可以为金属钨、铜、钽或者银，即栅极结构110为高介电材料金属栅HKMG，金属栅可以克服多晶硅栅极结构的耗尽效应，消除硼穿效应，同时金属自身的电阻率低，栅电阻较小，有利于降低栅极结构110的电阻。栅侧墙114具有掺杂元素，掺杂元素类型与基底100内的掺杂元素类型相同。在另一些实施例中，栅导电层112可以为掺杂的多晶硅，多晶硅的能带能隙与位于栅极结构110底部的沟道层102的能带能隙相同或相近，即多晶硅的功函数与沟道层102的功函数相同或相近，降低pMOSFET或nMOSFET的临界电压，而且可以通过改变掺杂元素的浓度控制多晶硅的功函数，进而控制多晶硅层与沟道层102之间的功函数差异降低pMOSFET或nMOSFET的临界电压。而且多晶硅的熔点比大多数的金属的熔点高，可以影响半导体制程中高温沉积栅极材料的温度上限，有利于提升栅极结构110的元件性能。
在一些实施例中，栅绝缘层111的材料可以为氮化硅、氧化硅或者其他高介电常数的材料，高介电常数的材料可以为二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。栅盖帽113的材料可以为氧化硅、碳化硅或者氮化硅，栅侧墙114的材料可以为非晶硅、硅或者多晶硅。
在一些实施例中，阻挡层104的材料的晶格常数小于沟道层102的晶格常数，阻挡层104一方面位于沟道层102的侧面，可以起到阻挡沟道层102的材料的晶格外延，同时阻挡层104对沟道层102由于晶格常数的差异达到挤压栅极结构110下沟道层102，挤压应力挤压沟道层102的侧面，进一步避免沟道层102的材料的晶格的外延。
在一些实施例中，阻挡层104的材料的晶格常数小于等于有源区的基底100的材料的晶格常数，阻挡层104可以对基底100产生挤压应力，避免基底100的变形。同时，阻挡层102的材料与沟道层102的材料之间的晶格常数差异大于等于基底100的材料与沟道层102的材料的晶格常数，所以阻挡层104产生的挤压应力大于基底100对沟道层102的挤压应力，当沟道层102出现应力弛豫现象时，沟道层102的材料的晶格更趋向挤压应力较小的基底100方向松弛，进一步避免沟道层102的材料的晶格向两侧产生弛豫，导致沟道层102出现变形。
在一些实施例中，阻挡层104包括外延半导体层，阻挡层104的材料与有源区的基底100的材料相同，即阻挡层104可以由基底100表面外延工艺形成。具体地，阻挡层104的材料包括硅或者碳化硅。
在一些实施例中，阻挡层104内具有掺杂元素，掺杂元素可以为N型掺杂元素或者P型掺杂元素。阻挡层104所在的区域可以作为后续形成的晶体管的源端或者漏端的一部分，掺杂元素可以作为载流子。
在一些实施例中，有源区的基底100包括源端和漏端；沿源端与漏端的排布方向，沟道层102的侧面与阻挡层101的侧面接触。在另一些实施例中，阻挡层104的侧面与沟道层102的侧面之间存在细微的缝隙，缝隙的宽度为
阻挡层104围绕沟道层102侧面。
在一些实施例中，阻挡层104远离基底100的顶面高于沟道层102远离基底100的顶面，阻挡层104的顶面高于沟道层102的顶面，保证沟道层102的侧面与阻挡层104的侧面完全接触，阻挡层104可以对沟道层102形成完整的保护，预防沟道层102由于热作用产生的应力弛豫现象；阻挡层104的顶面与沟道层102的顶面的高度差m为
m具体可以为
或者
在一些实施例中，阻挡层104底面低于沟道层102的底面；阻挡层104的底面与沟道层102的底面的高度差n为3nm～5nm，n具体可以为3nm、4.2nm、4.8nm或者5nm。一方面，可以对沟道层102的侧面进行完全的保护，预防沟道层102由于热作用产生的应力弛豫现象；另一方面，有利于外延形成阻挡层104的完整性以及阻挡层104的高度高于沟道层102的高度，降低阻挡层104的晶格缺陷以及阻挡层104的电阻，有利于提升半导体结构的电连接性能。
在一些实施例中，半导体结构还包括：浅沟槽隔离结构(Shallow TrenchIsolation，STI)120，浅沟槽隔离结构120环绕栅极结构110，浅沟槽隔离结构120还环绕有源区的基底100，浅沟槽隔离结构120可以用于防止相邻栅极结构110之间的出现漏电流的情况。浅沟槽隔离结构120与基底100相接触的侧壁为斜面，有利于形成浅沟槽隔离结构120的填充材料的紧密性以及浅沟槽隔离结构120的电学性能。
在一些实施例中，浅沟槽隔离结构120的深度为10nm～100nm，浅沟槽隔离结构120的深度具体地可以为12nm、50nm、70nm或者100nm，浅沟槽隔离结构120的深度范围用于防止相邻栅极结构110之间的出现漏电流，也用于消除基底100表面上的损耗区域以及缩短半导体结构的间距。
在一些实施例中，浅沟槽隔离结构120包括隔离层121以及缓冲层122，缓冲层122位于隔离层121与基底100之间，缓冲层122用于阻挡隔离层121内的氧原子向有源区的基底100扩散，同时有利于改善基底100与隔离层121之间的界面特性。缓冲层122的厚度可以为
缓冲层122的厚度具体可以为
或者
隔离层121的材料可以为氧化硅或者氮氧化硅，缓冲层122的材料可以为氧化硅、碳化硅或者其它绝缘材料。
本公开实施例提供的半导体结构中，基底10表面具有阻挡层104，沟道层102的侧面与阻挡层104的侧面接触，在沟道层102的两侧形成阻挡层104，对沟道层102的材料的晶格边界固定，避免沟道层102的膜层变形，从而预防沟道层102应力弛豫现象。此外，利用沟道层102的材料的晶格常数与阻挡层104的材料的晶格常数的差异达到挤压栅极结构110下沟道层102的目的，晶格常数差异产生的压缩应力可以抵消部分沟道层102由于热作用产生的应力弛豫现象，从而确保沟道层102的材料的晶格不会向外围产生弛豫。
相应地，根据本公开一些实施例，本公开实施例另一方面提供一种半导体结构的制备方法，用于制备上述实施例所提供的半导体结构。
图2～图4为本公开一实施例提供的一种半导体结构的制备方法中各步骤对应的结构示意图。
参考图2至图3，提供基底100，基底100包括有源区；形成沟道层102，沟道层102位于有源区的基底100表面；形成栅极结构100，栅极结构位于沟道层102上方。
具体地，参考图2，提供初始基底105，在初始基底102表面依次形成半导体膜101以及栅极结构110。
初始基底105的材料为半导体材料，半导体材料可以包括硅、锗、碳化硅或者锗硅的任意一种。初始基底105内掺杂有P型掺杂元素或者N型掺杂元素，即半导体结构为P型晶体管(pMOSFET)或者N型晶体管(nMOSFET)。
在一些实施例中，半导体膜101的材料的晶格常数大于初始基底105的材料的晶格常数；采用选择性外延工艺或者化学气相沉积工艺形成半导体膜101，且半导体膜101的材料与初始基底102的材料的刻蚀选择比为0.8:1～1:1.2，具体地，刻蚀选择比可以为0.8:1、1:1、1:1.1或者1:1.2。半导体膜101的材料可以为锗硅、锗或者硅。
在一些实施例中，采用化学气相沉积(CVD)、金属有机物化学气相沉积(MOCVD)、分子束外延(MBE)或原子层沉积(ALD)等方式依次形成栅绝缘层111、栅导电层112、栅盖帽113以及栅侧墙114，栅绝缘层111、栅导电层112、栅盖帽113以及栅侧墙114共同构成栅极结构110。栅绝缘层111、栅导电层112以及栅盖帽113在沟道层102表面依次层叠，栅侧墙114位于栅绝缘层111、栅导电层112以及栅盖帽113的侧面。
在一些实施例中，在形成栅极结构110的栅侧墙114之后还包括形成浅沟槽隔离结构120，浅沟槽隔离结构120环绕栅极结构110，浅沟槽隔离结构120还环绕有源区的基底100；浅沟槽隔离结构120的深度为10nm～100nm。
在一些实施例中，浅沟槽隔离结构120包括隔离层121以及缓冲层122，缓冲层122位于隔离层121与基底100之间，缓冲层122的厚度可以为
缓冲层122的厚度具体可以为
或者
隔离层121的材料可以为氧化硅或者氮氧化硅，缓冲层122的材料可以为氧化硅、碳化硅或者其它绝缘材料。
具体地，在形成栅侧墙114之后，在基底100以及导体膜101的表面形成隔离氧化层，用于保护有源区的基底100在去除后续形成的氮化物层的过程中受到损伤。
在隔离氧化层表面形成具有沟槽的氮化物掩膜层，沟槽的位置与后续形成的浅沟槽隔离结构的位置对应，氮化物掩膜层的强度较大，有利于在形成浅沟槽隔离结构时对有源区的基底100进行保护，而且可以避免对形成的浅沟槽隔离结构平坦化对基底100的损伤。
以氮化物掩膜层为掩膜，沿沟槽刻蚀隔离氧化层以及部分厚度的基底100，形成沟槽；形成缓冲层122以及隔离层122，去除剩余的隔离氧化层以及氮化物掩膜层。在一些实施例中，采用光刻工艺形成沟槽。采用化学机械抛光工艺对浅沟槽隔离结构120进行平坦化。
在一些实施例中，隔离氧化层的材料可以为氧化硅或者氧化铝，氮化物掩膜层的材料可以为氮化硅、氮化钛、氮化铝、氮化镓或者氮化铟。
参考图3，刻蚀去除暴露在栅极结构100外的半导体膜101(参考图2)，刻蚀部分厚度的初始基底105(参考图2)形成第一凹槽103，剩余的初始基底105(参考图2)作为基底100，剩余的半导体膜101(参考图2)作为沟道层102。
在一些实施例中，采用干法刻蚀工艺刻蚀去除半导体膜101(参考图2)，干法刻蚀工艺可以为各向同性等离子刻蚀工艺、反向离子刻蚀工艺(RIE)或者物理溅射和离子铣刻蚀工艺的任意一种。
在一些实施例中，沿垂直基底100表面的方向上，第一凹槽103的深度可以为3nm～5nm，保证暴露在栅极结构110外的半导体膜101(参考图2)全部被刻蚀，以使后续形成的阻挡层的材料的晶格常数与基底100的材料的晶格常数匹配。而且，暴露出基底100的表面积较大，有利于后续外延形成的阻挡层，保证阻挡层的完整性以及阻挡层顶面高于沟道层102的顶面。
可以理解的是，由于刻蚀的各向同性，第一凹槽103的底部为弧形。
参考图4，形成阻挡层104，阻挡层位于基底100表面沟道层102的侧面，且与阻挡层102的侧面接触，沟道层102的材料的晶格常数大于阻挡层104的材料的晶格常数，阻挡层104还填充满第一凹槽103(参考图3)。
在一些实施例中，采用选择性外延生长工艺形成阻挡层104；选择性外延生长工艺采用的源材料包括源气体以及掺杂元素源气体，掺杂元素源气体用于提供掺杂元素。源气体可以为硅源气体，硅源气体具体可以为硅烷、乙硅烷、二氯甲硅烷或者三氯甲硅烷；掺杂元素源气体包括N型元素源气体或者P型元素源气体，N型元素源气体具体可以为磷烷、砷烷或者氢化锑；P型元素源气体具体可以为硼烷。在另一些实施例中，源气体还可以为锗源气体，锗源气体具体可以为锗烷。选择性外延生长工艺的温度为800℃至850℃，选择性外延生长的温度具体可以为800℃、825℃或者849℃。
上述实施例是以先形成栅极结构后形成阻挡层，本公开另一些实施例还可以通过形成阻挡层，后形成栅极结构制备半导体结构。图5～图10为本公开另一实施例提供的一种半导体结构的制备方法中各步骤对应的结构示意图。以下将结合图5至图10对本公开另一实施例提供的半导体结构的制备方法，进行详细描述，与上述实施例相同的部分，不做过多赘述。
参考图5至图7，提供基底200，基底200包括有源区；形成沟道层202，沟道层202位于有源区的基底200表面。
具体地，参考图5，提供衬底205，衬底205内包括有源区。
衬底205的材料可以包括硅、锗、碳化硅或者锗硅的任意一种。衬底205内掺杂有P型掺杂元素或者N型掺杂元素，即半导体结构为P型晶体管(pMOSFET)或者N型晶体管(nMOSFET)。
参考图6，图形化部分厚度的衬底205，在衬底内形成第二凹槽201。
具体地，在部分有源区的衬底形成第二凹槽201，采用干法刻蚀工艺或者湿法刻蚀工艺形成第二凹槽201，第二凹槽201用于后续形成沟道层。
参考图7，形成沟道层202，沟道层202位于第二凹槽201(参考图6)内，且沿垂直衬底205的表面的方向上，沟道层202的高度小于等于第二凹槽201的深度。
在一些实施例中，沟道层202的高度小于第二凹槽201的深度，沟道层202顶面与衬底205的顶面的高度差为
沟道层202的材料的晶格常数大于衬底202的材料的晶格常数。
参考图8，形成阻挡层204，阻挡层204位于基底表面沟道层202的侧面，且沟道层202的侧面与阻挡层204的侧面接触，沟道层202的材料的晶格常数大于阻挡层204的材料的晶格常数。阻挡层204的底面低于沟道层202的底面，阻挡层204的底面与沟道层202的底面之间的高度差m为3nm～5nm。
具体地，对部分厚度的衬底205进行掺杂处理形成阻挡层204。掺杂处理可以为原位掺杂或者离子掺杂。
参考图9，形成栅极结构210，栅极结构210位于沟道层202上方。栅极结构210包括栅绝缘层211、栅导电层212、栅盖帽213以及栅侧墙214。栅绝缘层211、栅导电层212以及栅盖帽213在沟道层202表面依次层叠，栅侧墙214位于栅绝缘层211、栅导电层212以及栅盖帽213的侧面。
参考图10，刻蚀部分厚度的衬底205(参考图9)，使剩余衬底的顶面与沟道层202的顶面齐平；形成浅沟槽隔离结构220，浅沟槽隔离结构220环绕栅极结构210，浅沟槽隔离结构220还环绕有源区的基底200；浅沟槽隔离结构220的深度为10nm～100nm。浅沟槽隔离结构220包括隔离层221以及缓冲层222，缓冲层222位于隔离层221与基底200之间。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (16)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括有源区；
沟道层，所述沟道层位于所述有源区的基底表面；
栅极结构，所述栅极结构位于所述沟道层表面；
阻挡层，所述阻挡层位于所述有源区的基底表面，所述阻挡层的侧面与所述沟道层的侧面接触，所述沟道层的材料的晶格常数大于所述阻挡层和所述基底的材料的晶格常数。
2.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层的材料的晶格常数小于等于所述有源区的所述基底的材料的晶格常数。
3.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层包括外延半导体层。
4.根据权利要求3所述的半导体结构，其特征在于，所述阻挡层的材料与所述有源区的基底的材料相同。
5.根据权利要求1至4任一项所述的半导体结构，其特征在于，所述阻挡层的材料包括硅或者碳化硅。
6.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层内具有掺杂元素，所述掺杂元素为N型或者P型。
7.根据权利要求1所述的半导体结构，其特征在于，所述有源区的基底包括源端和漏端；沿所述源端与漏端的排布方向，所述沟道层的侧面与所述阻挡层的侧面接触。
8.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层围绕所述沟道层侧面。
9.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层远离所述基底的顶面高于所述沟道层远离所述基底的顶面；所述阻挡层的顶面与所述沟道层的顶面的高度差为
10.根据权利要求1或9所述的半导体结构，其特征在于，所述阻挡层底面低于所述沟道层的底面；所述阻挡层的底面与所述沟道层的底面的高度差为3nm～5nm。
11.根据权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括锗硅或者锗。
12.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底包括有源区；
形成沟道层，所述沟道层位于所述有源区的基底表面；
形成栅极结构，所述栅极结构位于所述沟道层上方；形成阻挡层，所述阻挡层位于所述基底表面所述沟道层的侧面与所述阻挡层的侧面接触，所述沟道层的材料的晶格常数大于所述阻挡层和所述基底的材料的晶格常数。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，形成所述沟道层以及阻挡层的工艺步骤包括：
提供初始基底，在所述初始基底表面依次形成半导体膜以及所述栅极结构；
刻蚀去除暴露在所述栅极结构外的半导体膜；
形成所述阻挡层，所述阻挡层位于所述初始基底表面以及所述半导体膜的侧面，剩余的所述初始基底作为所述基底，剩余的所述半导体膜作为所述沟道层。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，刻蚀去除暴露在所述栅极结构外的半导体膜的同时，刻蚀部分厚度的所述初始基底形成第一凹槽；所述阻挡层还填充满所述第一凹槽。
15.根据权利要求12至14任一项所述的半导体结构的制备方法，其特征在于，采用选择性外延生长工艺形成所述阻挡层；所述选择性外延生长工艺的温度为800℃至850℃。
16.根据权利要求12所述的半导体结构的制备方法，其特征在于，形成所述沟道层以及所述阻挡层的工艺步骤包括：
提供衬底；
图形化部分厚度的所述衬底，在所述衬底内形成第二凹槽；
形成所述沟道层，所述沟道层位于所述第二凹槽内，且沿垂直所述衬底的表面的方向上，所述沟道层的高度小于等于所述第二凹槽的深度；
对所述部分厚度的衬底进行掺杂处理形成所述阻挡层。
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