なお、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
まず、本実施の形態による半導体装置の構造が明確となると思われるため、本発明者らが見出した半導体装置において生じる課題について、以下に詳細に説明する。
パワー半導体デバイスの一つであるパワー金属絶縁膜半導体電界効果トランジスタ(MetalInsulator Semiconductor Field Effect Transistor:MISFET)において、従来は、珪素(Si)基板を用いたパワーMISFET(以下、SiパワーMISFETと記す)が主流であった。
しかし、炭化珪素(SiC)基板(以下、SiC基板と記す)を用いたパワーMISFET(以下、SiCパワーMISFETと記す)はSiパワーMISFETと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
SiCパワーMISFETは、SiパワーMISFETと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化珪素(SiC)は、珪素(Si)と比較して絶縁破壊電界強度が約7倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化珪素(SiC)から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、更なるオン抵抗の低減が望まれている。
DMOS(Double diffused Metal Oxide Semiconductor)構造のSiCパワーMISFETのオン抵抗に関して解決すべき課題の一つが、チャネル寄生抵抗である。チャネル寄生抵抗を低減するには、チャネル長を短くする短チャネル化が有効である。しかし、短チャネル化が進むと、短チャネル効果によりドレイン電圧に対するドレイン電流が十分に飽和しなくなる。このため、例えば対アームがターンオフ破壊した場合または誤パルスで短絡した場合に、高い飽和電流がSiCパワーMISFETに流れて、SiCパワーMISFETが破壊するという問題が生じる。
従って、短チャネル効果を抑止しながら、チャネル寄生抵抗を低減する必要がある。有効な手段として、例えば高チャネル移動度化が挙げられる。しかし、DMOS構造のSiCパワーMISFETのチャネル面となるSi(0001)面のチャネル移動度は、SiパワーMISFETと比較すると1/5程度と極めて低い。
この問題を解決するために、特許文献1,2には、DMOS構造のSiCパワーMISFETにおいて、ボディ層の一部およびボディ層の外部にトレンチを形成し、実効的なチャネル幅を広くする方法が開示されている。また、チャネル寄生抵抗を低減するために、高チャネル移動度が得られる(11−20)面または(1−100)面の利用が検討されている。(11−20)面または(1−100)面などの高チャネル移動度が得られる面を利用するには、(0001)面のSiC基板にトレンチ型構造のMISFETを形成する必要がある。しかし、トレンチは、ゲート絶縁膜およびゲート電極の一部が耐圧を支えるボディ層だけではなく、ボディ層を貫通してドリフト層にも形成されるため、ゲート絶縁膜に絶縁耐圧を越える電界が印加されて、ゲート絶縁膜が絶縁破壊に至る虞がある。
特許文献3には、トレンチをボディ層の内部に形成し、新たに電流拡散層をJFET領域の上部に形成することで、オフ時にゲート絶縁膜に印加される電界を下げる方法が開示されている。また、JFET領域より不純物濃度が高い電流拡散層の一部が、SiC基板の裏面に形成されたドレイン電極と直接対向することから、オフ時にボディ層の下部においてSiC基板の主面に沿って水平になだらかに変化する等電位線は、JFET領域において大きく歪み、特許文献1,2に開示されたSiCパワーMISFETよりゲート絶縁膜に印加される電界を低減することができる。しかし、その電界の低減は十分とは言えない。さらに、JFET領域より不純物濃度が高い電流拡散層が不用意に広いため、オフ時に空乏層が伸びにくく、スイッチング速度の低下または誤点弧を引き起こす可能性がある。
そこで、本発明者らは、上記の問題を解決するために、電流拡散層およびその周辺構造を検討した。本発明の目的は、DMOS構造のSiCパワーMISFETにおいて、高チャネル移動度が期待できるトレンチ構造を用い、さらにJFET領域における等電位線の歪みを抑えることにより、高性能および高信頼性を有する半導体装置およびその製造方法を提供することにある。さらに、当該半導体装置を用いた小型、高性能および高信頼性を有する電力変換装置、並びに当該電力変換装置を用いた3相モータシステムを提供する。さらには、当該3相モータシステムを用いた軽量、高性能および高信頼性を有する自動車および鉄道車両を提供する。
≪半導体装置≫
本実施例1によるSiCパワーMISFETにより構成される半導体装置が搭載された半導体チップについて、図1を用いて説明する。図1は、本実施例1によるSiCパワーMISFETにより構成される半導体装置が搭載された半導体チップの平面図である。
図1に示すように、半導体装置を搭載する半導体チップ1は、複数のnチャネル型のSiCパワーMISFETが並列接続されたソース配線用電極2の下方に位置するアクティブ領域(SiCパワーMISFET形成領域、素子形成領域)と、平面視において上記アクティブ領域を囲む周辺形成領域とによって構成される。周辺形成領域には、平面視において上記アクティブ領域を囲むように形成された複数のp型のフローティング・フィールド・リミッティング・リング(Floating Field Limiting Ring:FLR)3と、さらに平面視において上記複数のp型のフローティング・フィールド・リミッティング・リング3を囲むように形成されたn++型のガードリング4が形成されている。
n型の炭化珪素(SiC)エピタキシャル基板(以下、SiCエピタキシャル基板と記す)のアクティブ領域の表面側に、SiCパワーMISFETのゲート電極、n++型のソース領域およびチャネル領域などが形成され、SiCエピタキシャル基板の裏面側に、SiCパワーMISFETのn+型のドレイン領域が形成されている。
複数のp型のフローティング・フィールド・リミッティング・リング3をアクティブ領域の周辺に形成することにより、オフ時において、最大電界部分が順次外側のp型のフローティング・フィールド・リミッティング・リング3へ移り、最外周のp型のフローティング・フィールド・リミッティング・リング3で降伏するようになるので、半導体装置を高耐圧とすることが可能となる。図1では、3個のp型のフローティング・フィールド・リミッティング・リング3が形成されている例を図示しているが、これに限定されるものではない。また、n++型のガードリング4は、アクティブ領域に形成されたSiCパワーMISFETを保護する機能を有する。
アクティブ領域内に形成された複数のSiCパワーMISFETは、平面視においてストライプパターンとなっており、それぞれのストライプパターンに接続する引出配線(ゲートバスライン)によって、全てのSiCパワーMISFETのゲート電極はゲート配線用電極8と電気的に接続している。
また、複数のSiCパワーMISFETはソース配線用電極2に覆われており、それぞれのSiCパワーMISFETのn++型のソース領域およびボディ層電位固定領域はソース配線用電極2に接続されている。ソース配線用電極2は絶縁膜に設けられたソース開口部7を通じて外部配線と接続されている。ゲート配線用電極8は、ソース配線用電極2と離間して形成されており、それぞれのSiCパワーMISFETのゲート電極と接続されている。ゲート配線用電極8は絶縁膜に設けられたゲート開口部5を通じて外部配線と接続されている。また、SiCエピタキシャル基板の裏面側に形成されたn+型のドレイン領域は、SiCエピタキシャル基板の裏面全面に形成されたドレイン配線用電極(図示せず)と電気的に接続している。
次に、本実施例1によるSiCパワーMISFETの構造を、図2〜図5を用いて説明する。図2は、本実施例1によるSiCパワーMISFETの平面図である。図3は、本実施例1によるSiCパワーMISFETの鳥瞰図である。図4は、本実施例1によるSiCパワーMISFETのチャネル長に並行な方向の断面図(図2のA−A線に沿った断面図)である。図5は、本実施例1によるSiCパワーMISFETのチャネル幅に並行な方向の断面図(図2のB−B線に沿った断面図)である。
炭化珪素(SiC)からなるn+型のSiC基板107の表面(第1主面)上に、n+型のSiC基板107よりも不純物濃度の低い炭化珪素(SiC)からなるn−型のエピタキシャル層101が形成されており、n+型のSiC基板107とn−型のエピタキシャル層101とからSiCエピタキシャル基板100が構成されている。n−型のエピタキシャル層101はドリフト層として機能する。n−型のエピタキシャル層101の厚さは、例えば5〜50μm程度である。
n−型のエピタキシャル層101の上面から所定の深さを有して、n−型のエピタキシャル層101内には、y方向(チャネル幅に並行な方向、チャネル幅に沿った方向)に延在するp型の第1ボディ層(ウェル領域)102が形成されている。
また、p型の第1ボディ層102内には、n−型のエピタキシャル層101の上面から所定の深さを有し、p型の第1ボディ層102の端部から離間して、y方向に延在するn++型のソース領域103が形成されている。
また、p型の第1ボディ層102内には、n−型のエピタキシャル層101の上面から所定の深さを有して、p型の第1ボディ層102の電位を固定するp++型のボディ層電位固定領域109が形成されている。
また、n++型のソース領域103とx方向(チャネル長に並行な方向、チャネル長に沿った方向)に離間し、n−型のエピタキシャル層101とp型の第1ボディ層102とに跨り、さらに、n−型のエピタキシャル層101の上面から所定の深さを有して、y方向に延在するn+型の電流拡散層105が形成されている。また、n+型の電流拡散層105の直下に、y方向に延在するp型の第2ボディ層104が形成されている。n+型の電流拡散層105のn−型のエピタキシャル層101の上面からの深さおよびp型の第2ボディ層103のn−型のエピタキシャル層101の上面からの深さは、p型の第1ボディ層102のn−型のエピタキシャル層101の上面からの深さよりも浅い。
x方向に互いに向かい合うp型の第1ボディ層102の間隔は、x方向に互いに向かい合うn+型の電流拡散層105の間隔およびp型の第2ボディ層104の間隔よりも大きく、平面視においてn+型の電流拡散層105がp型の第1ボディ層102と重なっていない領域およびp型の第2ボディ層104がp型の第1ボディ層102と重なっていない領域がある。
さらに、n++型のソース領域103から、p型の第1ボディ層102を亘って、n+型の電流拡散層105にかかるようにx方向に延在するトレンチ106が形成されている。トレンチ106の底面はp型の第1ボディ層102に接している。トレンチ106の内壁(側面および底面)には、ゲート絶縁膜110が形成され、ゲート絶縁膜110上には、ゲート電極111が形成されている。但し、ゲート電極111は、x方向に互いに向かい合うn+型の電流拡散層105に挟まれたn−型のエピタキシャル層101の上方には形成されておらず、ゲート電極111のx方向の端部は、n+型の電流拡散層105またはp型の第2ボディ層104の上方に位置している。すなわち、ゲート電極111は、平面視においてp型の第1ボディ層102およびp型の第2ボディ層104からなる領域の内側に形成されている。
p型の第1ボディ層102のn−型のエピタキシャル層101の上面からの深さは、例えば0.5〜2μm程度である。n++型のソース領域103のn−型のエピタキシャル層101の上面からの深さは、例えば0.1〜1μm程度である。p++型のボディ層電位固定領域109のn−型のエピタキシャル層101の上面からの深さは、例えば0.1〜0.5μm程度である。
n+型の電流拡散層105のn−型のエピタキシャル層101の上面からの深さは、例えば0.1〜1μm程度である。p型の第2ボディ層104のn−型のエピタキシャル層101の上面からの深さは、例えば0.1〜1.5μm程度である。p型の第2ボディ層104がp型の第1ボディ層102と重なっていない領域の幅W1は、例えば0.1〜2μm程度である。
トレンチ106のn−型のエピタキシャル層101の上面からの深さは、p型の第1ボディ層102のn−型のエピタキシャル層101の上面からの深さよりも浅く、例えば0.1〜1.5μm程度である。トレンチ106のx方向の長さは、例えば1〜3μm程度である。トレンチ106のy方向の長さは、例えば0.1〜2μm程度であり、トレンチ106のy方向の間隔は、例えば0.1〜2μm程度である。
なお、「−」および「+」は、導電型がn型またはp型の相対的な不純物濃度を表記した符号であり、例えば「n−」、「n」、「n+」、「n++」の順にn型不純物の不純物濃度は高くなり、同様に、「p−」、「p」、「p+」、「p++」の順にp型不純物の不純物濃度は高くなる。
n+型のSiC基板107の不純物濃度の好ましい範囲は、例えば1×1018〜1×1021cm−3である。n−型のエピタキシャル層101の不純物濃度の好ましい範囲は、例えば1×1014〜1×1017cm−3である。p型の第1ボディ層102の不純物濃度の好ましい範囲は、例えば1×1016〜1×1019cm−3であり、p型の第1ボディ層102の最大不純物濃度の好ましい範囲は、例えば1×1017〜1×1019cm−3である。
また、n++型のソース領域103の不純物濃度の好ましい範囲は、例えば1×1019〜1×1021cm−3である。n+型の電流拡散層105の不純物濃度の好ましい範囲は、例えば5×1016〜5×1018cm−3である。p型の第2ボディ層104の不純物濃度の好ましい範囲は、例えば1×1016〜1×1019cm−3であり、p型の第2ボディ層104の最大不純物濃度の好ましい範囲は、例えば1×1017〜1×1019cm−3である。p++型のボディ層電位固定領域109の不純物濃度の好ましい範囲は、例えば1×1019〜1×1021cm−3の範囲である。
チャネル領域は、トレンチ106のx方向に沿った側面および底面に露出するp型の第1ボディ層102の表面である。また、JFET領域10は、x方向に互いに向かい合うp型の第2ボディ層104に挟まれたn−型のエピタキシャル層101およびx方向に互いに向かい合うp型の第1ボディ層102に挟まれたn−型のエピタキシャル層101である。
チャネル領域上にはゲート絶縁膜110が形成され、ゲート絶縁膜110上にはゲート電極111が形成されている。但し、前述したように、ゲート電極111は、x方向に互いに向かい合うn+型の電流拡散層105に挟まれたn−型のエピタキシャル層101の上方には形成されず、ゲート電極111のJFET領域10側の端部は、ゲート絶縁膜110を介してn+型の電流拡散層105上にある。なお、図4および図5に示す符号108はドレイン領域、符号112は層間絶縁膜、符号113は金属シリサイド層、符号114はソース配線用電極、符号115は金属シリサイド層、符号116はドレイン配線用電極であり、これらについては、後述する半導体装置の製造方法において説明する。
次に、本実施例1によるSiCパワーMISFETの構成の特徴について、図3を用いて説明する。
図3に示すように、本実施例1によるSiCパワーMISFETでは、トレンチ106のx方向に沿った側面および底面に露出するp型の第1ボディ層102の表面がチャネル領域となる。これにより、例えば4°オフSi(0001)面の基板を用いた場合、(11−2)面または(1−100)面をチャネル面として利用することができる。従って、本実施例1によるSiCパワーMISFETでは、n−型のエピタキシャル層101の上面、すなわち、(0001)面をチャネル面とするSiCパワーMISFETと比較して、高いチャネル移動度が期待できる。
また、本実施例1によるSiCパワーMISFETでは、トレンチ106を形成することによって、トレンチ106を形成しないSiCパワーMISFETと比較して、チャネル幅が大きくなり、高い電流密度が期待できる。また、トレンチ106はp型の第1ボディ層102の深さよりも浅い範囲内に形成され、トレンチ106の底面はp型の第1ボディ層102に囲まれている。従って、本実施例1によるSiCパワーMISFETでは、p型の第1ボディ層102から露出したトレンチ部分があるトレンチ型のSiCパワーMISFETと比較して、耐圧保持時にトレンチ106の内壁に形成されたゲート絶縁膜110にかかる電界を緩和することができる。
また、本実施例1によるSiCパワーMISFETでは、n+型の電流拡散層105の不純物濃度は、n−型のエピタキシャル層101からなるJFET領域10の不純物濃度よりも高い。しかし、n+型の電流拡散層105の直下にp型の第2ボディ層104が形成されているので、等電位線は、n+型の電流拡散層105の影響を受けず、オフ時にp型の第1ボディ層102の下部からp型の第2ボディ層104の下部まで、n+型のSiC基板107の主面に沿って水平になだらに変化する。従って、ゲート絶縁膜110に印加される電界を十分に低減することができる。さらに、n+型の電流拡散層105は、オフ時に空乏層が伸びにくい高い不純物濃度を有するが、p型の第2ボディ層104の直上のみに形成し、その面積を必要最小限に抑えていることから帰還容量を小さくすることができる。従って、スイッチング速度が向上し、誤点弧を防止することができる。
このように、本実施例1によるSiCパワーMISFETでは、高いチャネル移動度および広いチャネル幅を有することから高い電流密度が得られ、かつ、ゲート絶縁膜110の高い信頼性が得られる。さらに、n+型の電流拡散層105の面積を必要最小限に抑えることにより、スイッチング時に生じるミラー効果が低減して、スイッチング損失を下げることが可能である。また、誤点弧を防止することができる。これらのことから、高性能で、かつ高信頼性を有する、SiCパワーMISFETにより構成される半導体装置を提供することができる。
≪半導体装置の製造方法≫
本実施例1による半導体装置の製造方法について、図6〜図23を用いて工程順に説明する。図6は、本実施例1による半導体装置の製造方法を説明する工程図である。図7〜図12は、本実施例1による半導体装置の製造工程におけるSiCパワーMISFETのチャネル長に並行な方向の断面図である。図13は、本実施例1による半導体装置の製造工程におけるSiCパワーMISFETの平面図である。図14〜図23は、本実施例1による半導体装置の製造工程におけるSiCパワーMISFETのチャネル長に並行な方向の断面図であり、図14は、図13のC−C線に沿った断面図、図15は、図13のD−D線に沿った断面図である。
<工程P1>
まず、図7に示すように、n+型の4H−SiC基板107を用意する。n+型のSiC基板107には、n型不純物が導入されている。このn型不純物は、例えば窒素(N)であり、このn型不純物の不純物濃度は、例えば1×1018〜1×1021cm−3の範囲である。また、n+型のSiC基板107はSi面とC面との両面を有するが、n+型のSiC基板107の表面はSi面またはC面のどちらでもよい。
次に、n+型のSiC基板107の表面(第1主面)にエピタキシャル成長法により炭化珪素(SiC)のn−型のエピタキシャル層101を形成する。n−型のエピタキシャル層101には、n+型のSiC基板107の不純物濃度よりも低いn型不純物が導入されている。n−型のエピタキシャル層101の不純物濃度はSiCパワーMISFETの素子定格に依存するが、例えば1×1014〜1×1017cm−3の範囲である。また、n−型のエピタキシャル層101の厚さは、例えば5〜50μmである。以上の工程により、n+型のSiC基板107とn−型のエピタキシャル層101とから構成されるSiCエピタキシャル基板100が形成される。
<工程P2>
次に、n+型のSiC基板107の裏面(第2主面)から所定の深さを有して、n+型のSiC基板107の裏面にn+型のドレイン領域108を形成する。n+型のドレイン領域108の不純物濃度は、例えば1×1019〜1×1021cm−3の範囲である。
次に、図8に示すように、SiCエピタキシャル基板100の表面上にマスクM11を形成する。マスクM11の厚さは、例えば1〜3μm程度である。素子形成領域におけるマスクM11の幅は、例えば1〜5μm程度である。マスク材料としては無機材料の酸化珪素(SiO2)膜、珪素(Si)膜または窒化珪素(SiN)膜、あるいは有機材料のレジスト膜またはポリイミド膜を用いることができる。
次に、マスクM11越しに、n−型のエピタキシャル層101にp型不純物、例えばアルミニウム(Al)原子をイオン注入する。これにより、n−型のエピタキシャル層101の素子形成領域にp型の第1ボディ層102を形成する。なお、同時に周辺形成領域にp型のフローティング・フィールド・リミッティング・リング(図示は省略)を形成する。終端部の構造としては、これに限定されるものではなく、例えばジャンクション・ターミネーション・エクステンション(Junction Termination Extension:JTE)構造であってもよい。
p型の第1ボディ層102のn−型のエピタキシャル層101の上面からの深さは、例えば0.5〜2μm程度である。また、p型の第1ボディ層102の不純物濃度は、例えば1×1016〜1×1019cm−3の範囲である。また、p型の第1ボディ層102の最大不純物濃度は、例えば1×1017〜1×1019cm−3の範囲である。
次に、図9に示すように、マスクM11を除去した後、SiCエピタキシャル基板100の表面上にマスクM12を形成する。マスクM12は、例えば酸化珪素(SiO2)膜で形成する。マスクM12の厚さは、例えば0.5〜3μm程度である。マスクM12の寸法でチャネル長が決まり、チャネル長となる方向のマスクM12の幅は、例えば0.1〜2μm程度である。
次に、図10に示すように、マスクM12を残したまま、SiCエピタキシャル基板100の表面上にマスクM13を形成する。マスクM13は、例えばレジスト膜で形成する。マスクM13の厚さは、例えば1〜4μm程度である。マスクM13の開口部分は、n++型のソース領域103形成部およびマスクM12の一部に設けられている。なお、マスクM13には、p型のフローティング・フィールド・リミッティング・リングの外周であって、n++型のガードリングが形成される領域にも開口部分が設けられている。
次に、マスクM12およびマスクM13越しに、p型の第1ボディ層102にn型不純物、例えば窒素(N)原子またはリン(P)原子をイオン注入する。これにより、p型の第1ボディ層102内にn++型のソース領域103を形成し、周辺形成領域にn++型のガードリング(図示は省略)を形成する。
次に、図11に示すように、マスクM13を除去した後、マスクM12を残したまま、SiCエピタキシャル基板100の表面上にマスクM14を形成する。マスクM14は、例えばレジスト膜で形成する。マスクM14の厚さは、例えば1〜4μm程度である。マスクM14の開口部分は、n+型の電流拡散層105形成部、p型の第2ボディ層104形成部およびマスクM12の一部に設けられている。
次に、マスクM12およびマスクM14越しに、n−型のエピタキシャル層101およびp型の第1ボディ層102にp型不純物をイオン注入して、p型の第2ボディ層104を形成する。続いて、n型不純物をイオン注入して、n+型の電流拡散層105を形成する。
次に、図12に示すように、マスクM12およびマスクM14を除去する。続いて、SiCエピタキシャル基板100の表面上にマスクM15を形成する。マスクM15は、例えばレジスト膜で形成する。マスクM15の厚さは、例えば0.5〜3μm程度である。マスクM15の開口部分は、p++型のボディ層電位固定領域109形成部に設けられている。
次に、マスクM15越しに、p型の第1ボディ層102にp型不純物をイオン注入して、p++型のボディ層電位固定領域109を形成する。p++型のボディ層電位固定領域109のn−型のエピタキシャル層101の上面からの深さは、例えば0.1〜0.5μm程度である。p++型のボディ層電位固定領域109の不純物濃度は、例えば1×1019〜1×1021cm−3の範囲である。
<工程P3>
次に、マスクM15を除去した後、図示は省略するが、SiCエピタキシャル基板100の表面および裏面に、例えばプラズマCVD(Chemical Vapor Deposition)法により炭素(C)膜を堆積する。炭素(C)膜の厚さは、例えば0.03μm程度である。この炭素(C)膜により、SiCエピタキシャル基板100の表面および裏面を被覆した後、SiCエピタキシャル基板100に、例えば1500℃以上の温度で2〜3分程度の熱処理を施す。これにより、SiCエピタキシャル基板100にイオン注入した各不純物の活性化を行う。熱処理後は、炭素(C)膜を、例えば酸素プラズマ処理により除去する。
<工程P4>
次に、図13、図14および図15に示すように、SiCエピタキシャル基板100の表面上にマスクM16を形成する。マスクM16は、例えばレジスト膜で形成する。図14は、図13のC−C線に沿った断面図であり、図15は、図13のD−D線に沿った断面図である。マスクM16の厚さは、例えば0.5〜3μm程度である。マスクM16の開口部分は、トレンチ106形成部に設けられている。
次に、ドライエッチング法によりn−型のエピタキシャル層101を加工して、n++型のソース領域103から、p型の第1ボディ層102を亘って、n+型の電流拡散層105にかかるように延在するトレンチ106を形成する。トレンチ106は、p型の第1ボディ層102の深さよりも浅く形成される。トレンチ106の深さは、例えば0.1〜1.5μm程度である。トレンチ106のチャネル長に並行な方向の長さは、例えば1〜3μm程度である。トレンチ106のチャネル幅に並行な方向の長さは、例えば0.1〜2μm程度である。トレンチ106のチャネル幅に並行な方向の間隔は、例えば0.1〜2μm程度である。
<工程P5>
次に、図16に示すように、マスクM16を除去した後、n−型のエピタキシャル層101の上面およびトレンチ106の内壁(側面および底面)にゲート絶縁膜110を形成する。ゲート絶縁膜110は、例えば熱CVD法を用いて形成され、例えば酸化珪素(SiO2)膜からなる。ゲート絶縁膜110の厚さは、例えば0.005〜0.15μm程度である。
次に、図17に示すように、ゲート絶縁膜110上に、n型の多結晶珪素(Si)膜111Aを形成する。n型の多結晶珪素(Si)膜111Aの厚さは、例えば0.01〜4μm程度である。
次に、図18に示すように、SiCエピタキシャル基板100の表面上にマスクM17を形成する。マスクM17は、例えばレジスト膜で形成する。マスクM17の開口部分は、ゲート電極111形成部以外の領域に設けられている。次に、ドライエッチング法により多結晶珪素(Si)膜111Aを加工して、ゲート電極111を形成する。この時、互いに向かい合うp型の第1ボディ層102に挟まれたJFET領域の上方の多結晶珪素(Si)膜111Aは除去する。
次に、マスクM17を除去した後、例えば900℃の温度で30分程度のドライ酸化熱処理を施して、ゲート電極111をライト酸化する。
<工程P6>
次に、図19に示すように、ゲート電極111およびゲート絶縁膜110を覆うように、n−型のエピタキシャル層101の上面に、例えばプラズマCVD法により層間絶縁膜112を形成する。
次に、図20に示すように、SiCエピタキシャル基板100の表面上にマスクM18を形成する。マスクM18は、例えばレジスト膜で形成される。マスクM18の開口部分は、n++型のソース領域103の一部およびp++型のボディ層電位固定領域109に設けられている。次に、ドライエッチング法により層間絶縁膜112およびゲート絶縁膜110を加工して、n++型のソース領域103の一部およびp++型のボディ層電位固定領域109に達する開口部CNTを形成する。
次に、図21に示すように、マスクM18を除去した後、開口部CNTの底面に露出しているn++型のソース領域103の一部およびp++型のボディ層電位固定領域109のそれぞれの表面に金属シリサイド層113を形成する。
金属シリサイド層113は、例えば以下の手順により形成することができる。まず、層間絶縁膜112および開口部CNTの内壁(側面および底面)を覆うように、n−型のエピタキシャル層101の上面に、例えばスパッタリング法により第1金属膜を堆積する。第1金属膜は、例えばニッケル(Ni)である。第1金属膜の厚さは、例えば0.05μm程度である。続いて、600〜1000℃程度のシリサイド化熱処理を施すことにより、開口部CNTの底面において第1金属膜とn−型のエピタキシャル層101とを反応させて、開口部CNTの底面に露出しているn++型のソース領域103の一部およびp++型のボディ層電位固定領域109のそれぞれの表面に金属シリサイド層113を形成する。金属シリサイド層113は、例えばニッケルシリサイド(NiSi)層である。続いて、未反応の第1金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。
次に、マスクを用いたドライエッチング法により層間絶縁膜112を加工して、ゲート電極111に達する開口部(図示は省略)を形成する。
次に、図22に示すように、n++型のソース領域103の一部およびp++型のボディ層電位固定領域109のそれぞれの表面に形成された金属シリサイド膜113に達する開口部CNT、並びにゲート電極111に達する開口部(図示は省略)の内部を含む層間絶縁膜112上に第2金属膜を堆積する。第2金属膜は、例えばチタン(Ti)膜と窒化チタン(TiN)膜とアルミニウム(Al)膜とからなる積層膜である。アルミニウム(Al)膜の厚さは、例えば2.0μm以上が好ましい。
次に、マスクを用いたトライエッチング法により第2金属膜を加工して、開口部CNT内の金属シリサイド層113を介してn++型のソース領域103の一部およびp++型のボディ層電位固定領域109と電気的に接続するソース配線用電極114、並びにゲート電極111と開口部(図示は省略)を通して電気的に接続するゲート配線用電極(図示は省略)を形成する。
次に、ソース配線用電極114およびゲート配線用電極を覆うように、パッシベーション膜(図示は省略)を形成する。パッシベーション膜は、例えば酸化珪素(SiO2)膜またはポリイミド膜からなる。
次に、パッシベーション膜を加工して、ソース配線用電極114の上面を露出するソース開口部(図示は省略)およびゲート配線用電極の上面を露出するゲート開口部(図示は省略)を形成する(図1参照)。
次に、SiCエピタキシャル基板100の裏面(n+型のドレイン領域108)に、例えばスパッタリング法により第3金属膜を堆積する。第3金属膜の厚さは、例えば0.1μm程度である。
次に、図23に示すように、レーザーシリサイド化熱処理を施すことにより、第3金属膜とn+型のドレイン領域108と反応させて、n+型のドレイン領域108を覆うように金属シリサイド層115を形成する。続いて、金属シリサイド層115を覆うように、ドレイン配線用電極116を形成する。ドレイン配線用電極116は、例えばチタン(Ti)膜とニッケル(Ni)膜と金(Au)膜とからなる積層膜からなり、その厚さは、例えば0.5〜1μm程度である。
その後、ソース配線用電極114、ゲート配線用電極およびドレイン配線用電極116に、それぞれ外部配線が電気的に接続される。
このように、本実施例1によれば、SiCパワーMISFETにおいて、高い電流密度が得られ、かつ、ゲート絶縁膜の高い信頼性が得られる。さらに、スイッチング時に生じるミラー効果が低減して、スイッチング損失を下げることが可能である。また、誤点弧を防止することができる。これらのことから、高性能で、かつ高信頼性を有する、複数のSiCパワーMISFETにより構成される半導体装置を提供することができる。
本実施例2と前述の実施例1との相違点は、トレンチ106を形成する際に用いるハードマスクをフィールド酸化膜として残している点である。
≪半導体装置≫
本実施例2によるSiCパワーMISFETの構造について、図24を用いて説明する。図24は、本実施例2によるSiCパワーMISFETのチャネル長に並行な方向の断面図である。
図24に示すように、トレンチ106を形成した際に用いたハードマスクをフィールド酸化膜117として残すことによって、n+型の電流拡散層105と、n+型の電流拡散層105の上方に位置するゲート電極111との間にフィールド酸化膜117とゲート絶縁膜110とが挟まれるので、両者間の絶縁性の高い構造が得られる。その結果、本実施例2によるSiCパワーMISFETでは、前述の実施例1に示したSiCパワーMISFETよりも、オフ時にゲート絶縁膜110にかかる電界を低減することが可能となる。さらに、ゲート電極111とn+型の電流拡散層105との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
≪半導体装置の製造方法≫
本実施例2による半導体装置の製造方法について、図25〜図28を用いて説明する。図25は、本実施例2による半導体装置の製造工程におけるSiCパワーMISFETの平面図である。図26〜図28は、本実施例2による半導体装置の製造工程におけるSiCパワーMISFETのチャネル長に並行な方向の断面図であり、図26は、図25のE−E線に沿った断面図、図27は、図25のF−F線に沿った断面図である。
なお、トレンチ106を形成するまでの工程(図7〜図12を用いて説明した製造過程)は、前述の実施例1と同様であるため、その説明を省略する。
図25〜図27に示すように、トレンチ106を形成するためのハードマスクとフィールド酸化膜を兼用するフィールド酸化膜117を形成する。フィールド酸化膜117には、例えば酸化珪素(SiO2)膜を用いる。フィールド酸化膜117の厚さは、例えば0.1〜1μm程度である。フィールド酸化膜117には、後の工程においてトレンチ106が形成される領域に開口部が設けられている。
次に、ドライエッチング法によりn−型のエピタキシャル層101を加工して、n++型のソース領域103から、p型の第1ボディ層102を亘って、n+型の電流拡散層105にかかるように延在するトレンチ106を形成する。トレンチ106は、p型の第1ボディ層102の深さよりも浅く形成される。トレンチ106の深さは、例えば0.1〜1.5μm程度である。トレンチ106のチャネル長に並行な方向の長さは、例えば1〜3μm程度である。トレンチ106のチャネル幅に並行な方向の長さは、例えば0.1〜2μm程度である。トレンチ106のチャネル幅に並行な方向のトレンチ間隔は、例えば0.1〜2μm程度である。
次に、図28に示すように、フィールド酸化膜117を除去することなくフィールド酸化膜117の上面およびトレンチ106の内壁(側面および底面)にゲート絶縁膜110を形成する。ゲート絶縁膜110は、例えば熱CVD法により形成された酸化珪素(SiO2)膜からなる。ゲート絶縁膜110の厚さは、例えば0.005〜0.15μm程度である。
その後は、前述の実施例1と同様の製造過程により、図24に示す本実施例2によるSiCパワーMISFETが略完成する。
このように、本実施例2によるSiCパワーMISFETは、トレンチ106の上部角部とゲート電極111との間に、相対的に厚い絶縁膜が挟まれた構造を有するので、前述の実施例1に示したSiCパワーMISFETよりも、オフ時にゲート絶縁膜110にかかる電界を低減することが可能となる。さらに、ゲート電極111とn+型の電流拡散層105との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
本実施例3と前述の実施例1との相違点は、n+型の電流拡散層105の上部にp型の電界緩和層を形成している点である。
≪半導体装置≫
本実施例3によるSiCパワーMISFETの構造について、図29を用いて説明する。図29は、本実施例3によるSiCパワーMISFETの鳥瞰図である。
図29に示すように、n+型の電流拡散層105の上部にp型の電界緩和層118が設けられている。p型の電界緩和層118を形成することによって、前述の実施例1に示したSiCパワーMISFETよりも、オフ時にゲート絶縁膜110にかかる電界を低減することが可能となる。さらに、ゲート電極111とn+型の電流拡散層105との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
≪半導体装置の製造方法≫
本実施例3による半導体装置の製造方法について、図30および図31を用いて説明する。図30および図31は、本実施例3による半導体装置の製造工程におけるSiCパワーMISFETのチャネル長に並行な方向の断面図である。
なお、n+型の電流拡散層105およびp型の第2ボディ層104を形成するまでの工程(図7〜図11を用いて説明した製造過程)は、前述の実施例1と同様であるため、その説明を省略する。
図30に示すように、前述の実施例1と同様に、マスクM12を残したまま、マスクM14を形成する。マスクM14は、例えばレジスト膜で形成する。マスクM14の厚さは、例えば1〜4μm程度である。マスクM14の開口部分は、p型の電界緩和層118形成部、n+型の電流拡散層105形成部、p型の第2ボディ層104形成部およびマスクM12の一部に設けられている。
次に、マスクM12およびマスクM14越しに、n−型のエピタキシャル層101およびp型の第1ボディ層102にp型不純物をイオン注入して、p型の第2ボディ層104を形成する。続いて、n型不純物をイオン注入して、n+型の電流拡散層105を形成する。続いて、p型不純物をイオン注入して、p型の電界緩和層118を形成する。p型の電界緩和層118の不純物濃度は、例えば1×1016〜1×1019cm−3の範囲である。また、n+型の電流拡散層105を挟むp型の電界緩和層118とp型の第2ボディ層104との距離は、0.1〜1μm程度である。
その後は、前述の実施例1と同様の製造過程により、図31に示す本実施例3によるSiCパワーMISFETが略完成する。
このように、本実施例3によるSiCパワーMISFETは、p型の第1ボディ層102と電気的につながるp型の電界緩和層118をn+型の電流拡散層105の上部に有しているので、前述の実施例1に示したSiCパワーMISFETよりも、オフ時にゲート絶縁膜110にかかる電界を低減することが可能となる。さらに、ゲート電極111とn+型の電流拡散層105との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
本実施例4と前述の実施例1との相違点は、n+型の電流拡散層105の上部および互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部にp型の電界緩和層を形成している点である。
≪半導体装置≫
本実施例4によるSiCパワーMISFETの構造について、図32を用いて説明する。図32は、本実施例4によるのSiCパワーMISFETの鳥瞰図である。
図32に示すように、n+型の電流拡散層105の上部および互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部にp型の電界緩和層119が設けられている。p型の電界緩和層119を形成することによって、前述の実施例1に示したSiCパワーMISFETよりも、オフ時にゲート絶縁膜110にかかる電界を低減することが可能となる。さらに、ゲート電極111とn+型の電流拡散層105との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
≪半導体装置の製造方法≫
本実施例4による半導体装置の製造方法について、図33および図34を用いて説明する。図33および図34は、本実施例4による半導体装置の製造工程におけるSiCパワーMISFETのチャネル長に並行な方向の断面図である。
なお、n+型の電流拡散層105およびp型の第2ボディ層104を形成するまでの工程(図7〜図11を用いて説明した製造過程)は、前述の実施例1と同様であるため、その説明を省略する。
まず、前述の実施例1と同様に、マスクM12を残したまま、マスクM14を形成する(図11参照)。マスクM14は、例えばレジスト膜で形成する。マスクM14の厚さは、例えば、1〜4μm程度である。マスクM14の開口部分は、p型の電界緩和層118形成部、n+型の電流拡散層105形成部、p型の第2ボディ層104形成部およびマスクM12の一部に設けられている。
次に、マスクM12およびマスクM14越しに、n−型のエピタキシャル層101およびp型の第1ボディ層102にp型不純物をイオン注入して、p型の第2ボディ層104を形成する。続いて、n型不純物をイオン注入して、n+型の電流拡散層105を形成する。続いて、p型不純物をイオン注入して、n+型の電流拡散層105の上部にp型の電界緩和層118を形成する(図30参照)。p型の電界緩和層118の不純物濃度は、例えば1×1016〜1×1019cm−3の範囲である。
次に、図33に示すように、マスクM12およびマスクM14を除去する。続いて、SiCエピタキシャル基板100の表面上にマスクM19を形成する。マスクM19は、例えばレジスト膜で形成する。マスクM19の厚さは、例えば1〜4μm程度である。マスクM19の開口部分は、互いに向かい合うp型の第1ボディ層102の間に位置するJFET領域の上方に設けられている。
次に、マスクM19越しに、互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部にp型不純物をイオン注入して、p型の電界緩和層118Aを形成する。p型の電界緩和層118Aの不純物濃度は、例えば1×1016〜1×1019cm−3の範囲である。これにより、n+型の電流拡散層105の上部に形成されたp型の電界緩和層118と、互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部に形成されたp型の電界緩和層118Aと、からなるp型の電界緩和層119が形成される。
その後は、前述の実施例1と同様の製造過程により、図34に示す本実施例4によるSiCパワーMISFETが略完成する。
このように、本実施の形態4によるSiCパワーMISFETは、p型の第1ボディ層102と電気的につながるp型の電界緩和層119を、n+型の電流拡散層105の上部および互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部(JFET領域の上方)に有している。これにより、前述の実施例1に示したSiCパワーMISFETよりも、オフ時にゲート絶縁膜110にかかる電界を低減することが可能となる。さらに、ゲート電極111とn+型の電流拡散層105との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
本実施の形態5と前述の実施例1との相違点は、n+型の電流拡散層105の上部および互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部にp型の電界緩和層を形成している点である。さらに、これに加えて、互いに向かい合うp型の第1ボディ層102の間、互いに向かい合うp型の第2ボディ層104の間および互いに向かい合うn+型の電流拡散層105の間であってp型の電界緩和層が形成されていないn−型のエピタキシャル層101に、n型の高濃度領域を形成している点である。
≪半導体装置≫
本実施例5によるSiCパワーMISFETの構造について、図35を用いて説明する。図35は、本実施例5によるSiCパワーMISFETの鳥瞰図である。
図35に示すように、n+型の電流拡散層105の上部および互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部にp型の電界緩和層119が設けられている。p型の電界緩和層119を形成することによって、前述の実施例1に示したSiCパワーMISFETよりも、オフ時にゲート絶縁膜110にかかる電界を低減することが可能となる。さらに、ゲート電極111とn+型の電流拡散層105との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。
さらに、互いに向かい合うp型の第1ボディ層102の間、互いに向かい合うp型の第2ボディ層104の間および互いに向かい合うn+型の電流拡散層105の間であってp型の電界緩和層119が形成されていないn−型のエピタキシャル層101に、n型の高濃度領域120が設けられている。n型の高濃度領域120の不純物濃度は、n−型のエピタキシャル層101の不純物濃度よりも高く、例えば1×1015〜1×1018cm−3の範囲である。また、n型の高濃度領域120のn−型のエピタキシャル層101の上面からの深さは、p型の第1ボディ層102のn−型のエピタキシャル層101の上面からの深さと同じか、またはそれよりも深い。
n型の高濃度領域120を形成することによって、寄生抵抗の一つであるJFET抵抗を低減することが可能となる。一般に、n型の高濃度領域120の不純物濃度が高い場合には、ゲート絶縁膜110にかかる電界が高くなる傾向にある。しかし、本実施例5では、p型の第2ボディ層104およびn型の高濃度領域120の上部にp型の電界緩和層119が形成されていることから、ゲート絶縁膜110にかかる電界を低減することができる。
≪半導体装置の製造方法≫
本実施例5による半導体装置の製造方法について、図36および図37を用いて説明する。図36および図37は、本実施例5による半導体装置の製造工程におけるSiCパワーMISFETのチャネル長に並行な方向の断面図である。
なお、n+型の電流拡散層105およびp型の第2ボディ層104を形成するまでの工程(図7〜図11)は、前述の実施例1と同様であるため、その説明を省略する。
まず、前述の実施例1と同様に、マスクM12を残したまま、マスクM14を形成する(図11参照)。マスクM14は、例えばレジスト膜で形成する。マスクM14の厚さは、例えば、1〜4μm程度である。マスクM14の開口部分は、p型の電界緩和層118形成部、n+型の電流拡散層105形成部、p型の第2ボディ層104形成部およびマスクM12の一部に設けられている。
次に、マスクM12およびマスクM14越しに、n−型のエピタキシャル層101およびp型の第1ボディ層102にp型不純物をイオン注入して、p型の第2ボディ層104を形成する。続いて、n型不純物をイオン注入して、n+型の電流拡散層105を形成する。続いて、p型不純物をイオン注入して、n+型の電流拡散層105の上部にp型の電界緩和層118を形成する(図30参照)。p型の電界緩和層118の不純物濃度は、例えば1×1016〜1×1019cm−3の範囲である。
次に、図36に示すように、マスクM12およびマスクM14を除去する。続いて、SiCエピタキシャル基板100の表面上にマスクM20を形成する。マスクM20は、例えばレジスト膜で形成する。マスクM20の厚さは、例えば1〜4μm程度である。マスクM20の開口部分は、互いに向かい合うp型の第1ボディ層102の間に位置するJFET領域の上方に設けられている。
次に、マスクM20越しに、n−型のエピタキシャル層101にn型不純物をイオン注入して、n型の高濃度領域120を形成する。n型の高濃度領域120の不純物濃度は、例えば1×1015〜1×1018cm−3の範囲である。また、n型の高濃度領域120のn−型のエピタキシャル層101の上面からの深さは、p型の第1ボディ層102のn−型のエピタキシャル層101の上面からの深さよりも深い。
続いて、互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部にp型不純物をイオン注入して、p型の電界緩和層118Aを形成する(図33参照)。p型の界緩和層118Aの不純物濃度は、例えば1×1016〜1×1019cm−3の範囲である。これにより、n+型の電流拡散層105の上部に形成されたp型の電界緩和層118と、互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部に形成されたp型の電界緩和層118Aと、からなるp型の電界緩和層119が形成される。
その後は、前述の実施例1と同様の製造過程により、図37に示す本実施例5によるSiCパワーMISFETが略完成する。
このように、本実施の形態5によるSiCパワーMISFETは、p型の第1ボディ層102と電気的につながるp型の電界緩和層119を、n+型の電流拡散層105の上部および互いに向かい合うn+型の電流拡散層105の間のn−型のエピタキシャル層101の上部(JFET領域の上方)に有している。これにより、前述の実施例1に示したSiCパワーMISFETよりも、オフ時にゲート絶縁膜110にかかる電界を低減することが可能となる。さらに、ゲート電極111とn+型の電流拡散層105との間の電気的な容量が減少するので、スイッチング損失を低減し、誤点弧を防止することが可能となる。これに加えて、n−型のエピタキシャル層101よりも不純物濃度が高いn型の高濃度領域120を形成することによって、寄生抵抗の一つであるJFET抵抗を低減することが可能となる。
(実施例5の第1変形例)
本実施例5の第1変形例によるSiCパワーMISFETについて、図38および図39を用いて説明する。図38は、本実施例5の第1変形例によるSiCパワーMISFETの鳥瞰図である。図39は、本実施例5の第1変形例によるSiCパワーMISFETのチャネル長に並行な方向の断面図である。
図38および図39に示すように、本実施例5の第1変形例によるSiCパワーMISFETでは、n型の高濃度領域120Aのn−型のエピタキシャル層101の上面からの深さが、p型の第1ボディ層102のn−型のエピタキシャル層101の上面からの深さよりも浅く、かつ、p型の第2ボディ層104のn−型のエピタキシャル層101の上面からの深さと同じか、またはそれよりも深い。高耐圧素子の場合、n−型のエピタキシャル層101の不純物濃度が低く、p型の第1ボディ層102が深く形成されやすい。従って、n型の高濃度領域120Aの深さを、p型の第1ボディ層102の深さよりも浅くすることにより、プロセスが容易となり、また、製造価格を下げることが可能となる。
(実施例5の第2変形例)
本実施例5の第2変形例によるSiCパワーMISFETについて、図40および図41を用いて説明する。図40は、本実施例5の第2変形例によるSiCパワーMISFETの鳥瞰図である。図41は、本実施例5の第2変形例によるSiCパワーMISFETのチャネル長に並行な方向の断面図である。
図40および図41に示すように、本実施例5の第2変形例によるSiCパワーMISFETでは、n型の高濃度領域120Bのn−型のエピタキシャル層101の上面からの深さが、p型の第2ボディ層104のn−型のエピタキシャル層101の上面からの深さよりも浅い。高耐圧素子の場合、n−型のエピタキシャル層101の不純物濃度が低く、p型の第1ボディ層102が深く形成されやすい。従って、n型の高濃度領域120Bの深さを、p型の第2ボディ層104の深さよりも浅くすることにより、プロセスが容易となり、また、製造価格を下げることが可能となる。
前述の実施例1から実施例5において説明した複数のSiCパワーMISFETにより構成される半導体装置は、電力変換装置に用いることができる。
本実施例6による電力変換装置について、図42を用いて説明する。図42は、本実施例6による電力変換装置(インバータ)の一例を示す回路図である。
図42に示すように、インバータ802は、スイッチング素子であるSiCパワーMISFET804とダイオード805とを有する。各単相において、電源電圧(Vcc)と負荷(例えばモータ)801の入力電位との間に、SiCパワーMISFET804とダイオード805とが逆並列に接続されており(上アーム)、負荷801の入力電位と接地電位(GND)との間にも、SiCパワーMISFET素子804とダイオード805とが逆並列に接続されている(下アーム)。
つまり、負荷801では各単相に2つのSiCパワーMISFET804と2つのダイオード805とが設けられており、3相で6つのSiCパワーMISFET804と6つのダイオード805とが設けられている。そして、個々のSiCパワーMISFET804のゲート電極には制御回路803が接続されており、この制御回路803によってSiCパワーMISFET804が制御されている。従って、インバータ802を構成するSiCパワーMISFET804を流れる電流を制御回路803で制御することにより、負荷801を駆動することができる。
インバータ802を構成するSiCパワーMISFET804の機能について以下に説明する。
負荷801、例えばモータを制御駆動させるためには、所望の電圧の正弦波を負荷801に入力する必要がある。制御回路803はSiCパワーMISFET804を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。SiCパワーMISFET804は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
このように、本実施例6によれば、SiCパワーMISFET804に、前述の実施例1から実施例5において説明した半導体装置を用いることにより、SiCパワーMISFET804が高性能な分、例えばインバータ802などの電力変換装置を高性能化することができる。また、SiCパワーMISFET804は長期の信頼性を有することから、インバータ802などの電力変換装置の使用年数を長期化することができる。
また、電力変換装置は、3相モータシステムに用いることができる。図42に示した負荷801は3相モータであり、インバータ802に、前述の実施例1から実施例5において説明した半導体装置を備えた電力変換装置を用いることにより、3相モータシステムの高性能化および使用年数の長期化を実現することができる。
前述の実施例1から実施例5において説明した複数のSiCパワーMISFETにより構成される半導体装置は、電力変換装置に用いることができる。
本実施例7による電力変換装置について、図43を用いて説明する。図43は、本実施例7による電力変換装置(インバータ)の一例を示す回路図である。
図43に示すように、インバータ902は、スイッチング素子であるSiCパワーMISFET904を有する。各単相において、電源電圧(Vcc)と負荷(例えばモータ)901の入力電位との間に、SiCパワーMISFET904が接続されており(上アーム)、負荷901の入力電位と接地電位(GND)との間にも、SiCパワーMISFET素子904が接続されている(下アーム)。
つまり、負荷901では各単相に2つのSiCパワーMISFET904が設けられており、3相で6つのSiCパワーMISFET904が設けられている。そして、個々のSiCパワーMISFET904のゲート電極には制御回路903が接続されており、この制御回路903によってSiCパワーMISFET904が制御されている。従って、インバータ902を構成するSiCパワーMISFET904を流れる電流を制御回路903で制御することにより、負荷901を駆動することができる。
インバータ902を構成するSiCパワーMISFET904の機能について以下に説明する。
本実施例7でも、SiCパワーMISFET904の機能の1つとして、前述の実施例6と同様に、パルス幅変調動作を行うための矩形波を作り出す機能を有している。さらに、本実施例7では、SiCパワーMISFET904は、前述の実施例6で説明したダイオード805の役割も担う。インバータ902において、例えばモータのように、負荷901にインダクタンスを含む場合、SiCパワーMISFET904をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない(還流電流)。前述の実施例6では、この役割をダイオード805が担う。一方、本実施例7では、この役割をSiCパワーMISFET904が担う。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にSiCパワーMISFET904のゲートをオンし、SiCパワーMISFET904を逆導通させる方法である。
従って、還流時の導通損失は、ダイオードの特性ではなく、SiCパワーMISFET904の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のSiCパワーMISFET904が共にオフとなる不動作時間が必要となる。この不動作時間の間はSiCパワーMISFET904のドリフト層とp型のボディ層によって形成される内蔵PNダイオードが駆動する。但し、炭化珪素(SiC)のキャリアの走行距離は珪素(Si)のキャリアの走行距離より短く、不動作時間の間の損失は小さい。例えば前述の実施例6のダイオード805をSiCショットキーバリアダイオードとした場合と、同等である。
このように、本実施例7によれば、SiCパワーMISFET904に、前述の実施例1から実施例5において説明した半導体装置を用いることにより、SiCパワーMISFET904が高性能な分、例えば還流時の損失も小さくできる。また、ダイオードを使わないため、インバータ902などの電力変換装置を小型化することができる。さらに、SiCパワーMISFET904は長期の信頼性を有することから、インバータ902などの電力変換装置の使用年数を長期化することができる。
また、電力変換装置は、3相モータシステムに用いることができる。図43に示した負荷901は3相モータであり、インバータ902に、前述の実施例1から実施例5において説明した半導体装置を備えた電力変換装置を用いることにより、3相モータシステムの高性能化および使用年数の長期化を実現することができる。
前述の実施例6または実施例7において説明した電力変換装置(3相モータシステム)は、ハイブリット自動車、電気自動車または燃料電池自動車などの自動車に用いることができる。
本実施例8による自動車について、図44および図45を用いて説明する。図44は、本実施例8による電気自動車の構成の一例を示す概略図である。図45は、本実施例8による昇圧コンバータの一例を示す回路図である。
図44に示すように、電気自動車は、駆動輪1001aおよび駆動輪1001bが接続された駆動軸1002に動力を入出力可能とする3相モータ1003と、3相モータ1003を駆動するためのインバータ1004と、バッテリ1005と、を備える。さらに、この電気自動車は、昇圧コンバータ1008と、リレー1009と、電子制御ユニット1010と、を備え、昇圧コンバータ1008は、インバータ1004が接続された電力ライン1006と、バッテリ1005が接続された電力ライン1007と、に接続されている。
3相モータ1003は、永久磁石が埋め込まれたロータと、3相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ1004には、前述の実施例6または実施例7において説明したインバータを用いることができる。
図45に示すように、昇圧コンバータ1008は、インバータ1013に、リアクトル1011および平滑用コンデンサ1012が接続された構成からなる。インバータ1013は、例えば前述の実施例7において説明したインバータと同様であり、インバータ1013内の素子構成も同じである。図45では、例えば前述の実施例7のようにSiCパワーMISFET1014で構成された回路図を示している。
図44に示した電子制御ユニット1010は、マイクロプロセッサと、記憶装置と、入出力ポートと、を備えており、3相モータ1003のロータ位置を検出するセンサからの信号、またはバッテリ1005の充放電値などを受信する。そして、インバータ1004、昇圧コンバータ1008およびリレー1009を制御するための信号を出力する。
このように、本実施例8によれば、インバータ1004および昇圧コンバータ1008に、前述の実施例6または実施例7において説明した3相モータシステムを用いることができる。また、3相モータ1003およびインバータ1004などからなる3相モータシステムに、前述の実施例6または実施例7において説明した3相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化および省スペース化を図ることができる。
なお、本実施例8では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ1005が燃料電池スタックとなった燃料電池自動車にも、前述の実施例6または実施例7において説明した3相モータシステムを適用することができる。
前述の実施例6または実施例7において説明した電力変換装置(3相モータシステム)は、鉄道車両に用いることができる。
本実施例9による鉄道車両について、図46を用いて説明する。図46は、本実施例9による鉄道車両に備わるコンバータおよびインバータの一例を示す回路図である。
図46に示すように、鉄道車両には、架線OW(例えば25kV)からパンタグラフPGを介して電力が供給される。トランス1109を介して電圧が1.5kVまで降圧され、コンバータ1107で交流から直流に変換される。さらに、キャパシタ1108を介してインバータ1102で直流から交流に変換されて、負荷1101である3相モータを駆動する。
コンバータ1107内の素子構成は、前述の実施例6のようにSiCパワーMISFETおよびダイオードを併用してもよく、または、前述の実施例7のようにSiCパワーMISFET単独でもよい。図46では、例えば前述の実施例7のようにSiCパワーMISFET1104単独で構成された回路図を示している。また、図46では、前述の実施例6または実施例7において説明した制御回路は省略している。また、図46中、符号RTは線路、符号WHは車輪を示す。
このように、本実施例9によれば、コンバータ1107に、前述の実施例6または実施例7において説明した3相モータシステムを用いることができる。また、負荷1101、インバータ1102および制御回路からなる3相モータシステムに、前述の実施例6または実施例7において説明した3相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化、並びに床下部品の小型化および軽量化を図ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件等は前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。