WO2019171678A1 - 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 Download PDF

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    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Definitions

  • the present invention relates to a silicon carbide semiconductor device composed of silicon carbide, a method for manufacturing the same, and a power conversion device.
  • MOSFET Metal-Oxide-Semiconductor
  • silicon carbide since there are many electrical defects at the interface between the gate insulating film and the semiconductor layer, the channel resistance is low. The challenge is to be higher. Therefore, for example, measures such as a method of reducing channel resistance by introducing nitrogen in the vicinity of the interface between the gate insulating film and the semiconductor layer are considered (for example, Patent Document 1).
  • measures such as a method of reducing channel resistance by introducing nitrogen in the vicinity of the interface between the gate insulating film and the semiconductor layer are considered (for example, Patent Document 1).
  • Patent Document 1 measures such as a method of reducing channel resistance by introducing nitrogen in the vicinity of the interface between the gate insulating film and the semiconductor layer.
  • an oxidation preventing layer containing impurities such as nitrogen, fluorine, sulfur, and selenium is formed on the silicon carbide semiconductor layer side of the gate insulating film.
  • a silicon carbide semiconductor device of the present invention includes a semiconductor substrate made of silicon carbide, a drift layer made of an n-type silicon carbide semiconductor formed on the semiconductor substrate, and a p-type formed on the surface of the drift layer.
  • a well region; an n-type source region formed on the surface of the well region at a distance from the drift layer; a gate insulating film formed in contact with the source region, the well region, and the drift layer; and the gate insulating film A gate electrode formed opposite to the well region, a source electrode connected to the source region, and a drain electrode connected to the semiconductor substrate, and having a predetermined thickness from the interface with the gate insulating film in the well region.
  • the threshold voltage can be increased while suppressing an increase in on-resistance, and therefore a highly reliable semiconductor device with low resistance and low loss can be provided.
  • FIG. 3 is a concentration distribution diagram of sulfur and p-type impurities in a depth direction of a channel region of a silicon carbide semiconductor device according to a first embodiment of the present invention. It is an Id-Vg characteristic diagram of the silicon carbide semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a concentration distribution diagram of sulfur, selenium, or tellurium and a p-type impurity in a depth direction of a channel region of the silicon carbide semiconductor device according to the first embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view of a silicon carbide MOSFET (SiC-MOSFET) which is a silicon carbide semiconductor device according to the first embodiment.
  • SiC-MOSFET silicon carbide MOSFET
  • a drift layer 20 made of n-type silicon carbide is formed on the surface of a semiconductor substrate 10 made of n-type and low-resistance silicon carbide.
  • a plurality of well regions 30 made of p-type silicon carbide are provided in the surface layer portion of the drift layer 20.
  • a source region 40 made of n-type silicon carbide is formed in each surface layer portion of the well region 30 at a position on the surface side that enters the interior of the well region 30 by a predetermined distance from the outer periphery.
  • a contact region 32 made of low resistance p-type silicon carbide.
  • a source electrode 70 is formed on the surface of the source region 40 and the contact region 32.
  • a gate insulating film 50 is formed on the surface of the source region 40 in the well region 30, and a gate electrode 60 is formed at least above the well region 30 on the gate insulating film 50. Under the portion where the gate electrode 60 is formed, the surface layer portion of the well region 30 opposed via the gate insulating film 50 becomes a channel region.
  • An interlayer insulating film 55 is formed between the gate electrode 60 and the source electrode 70.
  • a drain electrode 80 is formed on the back surface of the surface opposite to the drift layer 20 of the semiconductor substrate 10. Further, nitrogen is added at a high concentration to the interface between the surface layer portion of the well region 30 serving as the channel region and the gate insulating film 50, and the nitrogen concentration at this interface is 1 ⁇ 10 20 cm ⁇ 3 or more.
  • FIG. 2 is a schematic distribution diagram of the concentration of sulfur and p-type impurities in the depth direction of the channel region of the silicon carbide MOSFET according to the first embodiment of the present invention.
  • a solid line is a concentration distribution of sulfur
  • a broken line is a concentration distribution of a p-type impurity such as aluminum (Al).
  • Al aluminum
  • sulfur is distributed at a high concentration on the surface side of the well region 30, and sulfur is higher in concentration near the surface than the p-type impurity.
  • Sulfur is distributed in the well region 30 within at least 10 nm from the interface between the gate insulating film 50 and the well region 30.
  • FIG. 3 is an example of the concentration distribution of sulfur in the depth direction of the channel region.
  • the peak concentration of sulfur is 1.1 ⁇ 10 18 cm ⁇ 3
  • sulfur having a concentration of 1 ⁇ 10 16 cm ⁇ 3 or more exists from the interface between the gate insulating film 50 and the well region 30 to approximately 200 nm.
  • This sulfur concentration is, for example, approximately 1 ⁇ 10 18 cm ⁇ 3 at the interface where the gate insulating film 50 and the well region 30 are in contact, and is higher than the n-type impurity concentration of the drift layer 20.
  • FIG. 4 shows an example of the concentration distribution of sulfur and p-type impurities in the depth direction.
  • the peak concentration of the p-type impurity is 4 ⁇ 10 18 cm ⁇ 3, which is 1 ⁇ 10 16 cm ⁇ 3 or more from the interface between the gate insulating film 50 and the well region 30 to a depth of about 850 nm.
  • concentration of p-type impurities there is a concentration of p-type impurities.
  • the sulfur concentration is approximately 1 ⁇ 10 18 cm ⁇ 3, which is higher than the p-type impurity concentration.
  • a chemical vapor deposition method is performed on a semiconductor substrate 10 made of n-type, low-resistance silicon carbide having a 40001 polytype whose plane orientation of the first main surface is an (0001) plane having an off angle.
  • CVD method Chemical Vapor Deposition: CVD method
  • drift layer 20 made of n-type silicon carbide having an impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and a thickness of 5 ⁇ m to 100 ⁇ m
  • an implantation mask is formed with a photoresist or the like in a predetermined region on the surface of the drift layer 20, and aluminum (Al), which is a p-type impurity, is ion-implanted.
  • Al aluminum
  • the depth of Al ion implantation is set to about 0.5 to 3 ⁇ m which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of ion-implanted Al is in the range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 and higher than the n-type impurity concentration of the drift layer 20.
  • the implantation mask is removed. The region into which Al is ion-implanted by this step becomes the well region 30.
  • an implantation mask is formed of a photoresist or the like so that a predetermined portion inside the well region 30 on the surface of the drift layer 20 is opened, and nitrogen (N) which is an n-type impurity is ion-implanted.
  • the N ion implantation depth is shallower than the thickness of the well region 30.
  • the impurity concentration of the ion-implanted N is in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 and exceeds the p-type impurity concentration of the well region 30.
  • the n-type region is the source region 40.
  • An implantation mask is formed on the surface of the drift layer 20 with a photoresist or the like, and Al, which is a p-type impurity, is ion-implanted.
  • the depth of Al ion implantation is about 0.5 to 3 ⁇ m which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of ion-implanted Al is in the range of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 , and is determined by the n-type impurity concentration of the drift layer 20 and the p-type impurity concentration of the well region 30. High. Thereafter, the implantation mask is removed. The region into which Al ions are implanted by this step becomes the contact region 32.
  • sulfur (S) is ion-implanted from the surface of the drift layer 20 including the well region 30 and the source region 40 to a predetermined depth.
  • the sulfur-containing region 90 into which sulfur is implanted has a depth of, for example, about 300 nm having a depth of 10 nm to 500 nm.
  • the concentration of sulfur is 1 ⁇ 10 17 cm ⁇ 3 or more and 2 ⁇ 10 21 cm ⁇ 3 or less as a peak value, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the surface density of sulfur contained in the well region 30 is 1 ⁇ 10 11 cm ⁇ 2 or more and 1 ⁇ 10 14 cm ⁇ 2 or less, for example, 5 ⁇ 10 11 cm ⁇ 2 or more and 1 ⁇ 10 13 cm ⁇ 2 or less. It is desirable to be.
  • annealing is performed for 30 seconds to 1 hour at a temperature of 1300 to 1900 ° C. in an inert gas atmosphere such as argon (Ar) gas by a heat treatment apparatus.
  • an inert gas atmosphere such as argon (Ar) gas
  • the ion-implanted ions are electrically activated.
  • the surface of the drift layer 20 including the well region 30 and the source region 40 is thermally oxidized to form a silicon oxide film that is a gate insulating film 50 having a desired thickness.
  • nitriding is performed in a gas containing nitrogen.
  • a polycrystalline silicon film having conductivity is formed on the gate insulating film 50 by a low pressure CVD method, and the gate electrode 60 is formed by patterning the film.
  • an interlayer insulating film 55 made of silicon oxide is formed by a low pressure CVD method.
  • a source electrode 70 is formed in a region where the interlayer insulating film 55 and the gate insulating film 50 are removed.
  • a drain electrode 80 is formed on the back side of the semiconductor substrate 10.
  • FIG. 5 shows the Id-Vg characteristics of the silicon carbide semiconductor device of the present embodiment in comparison with a silicon carbide semiconductor device having a conventional structure to which no sulfur is added.
  • the horizontal axis is the gate voltage
  • the vertical axis is the drain current.
  • the threshold voltage increases and the drain voltage increases in the characteristics of the structure of the present invention indicated by the solid line, compared to the characteristics of the conventional structure indicated by the broken line.
  • FIG. 6 shows the relationship between the threshold voltage (Vth) and the channel resistance value of the silicon carbide semiconductor device of the present embodiment in comparison with a conventional silicon carbide semiconductor device to which no sulfur is added.
  • the horizontal axis is the threshold voltage
  • the vertical axis is the channel resistance value.
  • the threshold voltage is widely distributed and the channel resistance is low in the characteristics of the structure of the present invention indicated by white circles, compared to the characteristics of the conventional structure indicated by black circles.
  • the concentration of sulfur to be added increases along the direction of the dashed arrow.
  • the characteristics are the same as those in the case where sulfur is not added.
  • the threshold voltage increases and the channel The resistance value has decreased.
  • the threshold voltage can be controlled by the concentration of sulfur to be added.
  • FIG. 7 is a diagram showing the relationship between the threshold voltage and the channel resistance when nitrogen is added to the surface layer portion of the channel region, for comparison with the SiC-MOSFET of the present embodiment.
  • the channel resistance is decreased by adding nitrogen to the surface layer portion of the channel region, and the data shows the increase in nitrogen along the direction of the dashed arrow.
  • the threshold voltage is also reduced.
  • the threshold voltage can be increased while the channel resistance is lowered, and the low A highly reliable SiC-MOSFET with resistance can be obtained.
  • This effect is due to the fact that sulfur increases in the channel region, resulting in an increase in the defect level at an energy level of 0.2 to 0.6 eV lower than the conduction band of silicon carbide at the interface between the channel region and the gate insulating film.
  • the negative fixed charge is increased and electrons are trapped in impurity levels formed by sulfur in silicon carbide.
  • sulfur acts as an n-type impurity (donor), which relaxes the electric field at the interface between the gate insulating film and the channel region, so that the mobility of electrons in the channel region is increased.
  • FIG. 8 shows a calculation diagram of Id-Vg characteristics when nitrogen, sulfur, selenium, and tellurium are added as n-type impurities to the channel region. It can be seen that the threshold voltage increases when sulfur, selenium and tellurium are added as compared to when nitrogen is added.
  • Table 1 shows the ionization energy corresponding to each element used in this calculation. Ionization energy values are exhibited in T. Kimoto et al. Jpn. J. Appl. Phys. 54 040103 (2015), S. A. Reshanov et al., J. Appl. Phys. 99, 123717 (2006), S A. Reshanov et al., Mater. Sci. Forum 556-557, pp. 607-610 (2007).
  • FIG. 9 shows the concentration distribution in the depth direction of sulfur, selenium, tellurium and p-type impurities in the channel region used for the calculation.
  • the activation annealing after the addition of ions may be performed simultaneously with the activation annealing of Al, N, etc., but may be performed separately.
  • the order of sulfur injection and Al and N injection may be interchanged.
  • the activation annealing after sulfur implantation may be performed simultaneously with activation annealing of other ions, or may be performed separately.
  • sulfur may be added during epitaxial growth of the silicon carbide layer.
  • FIG. 1 The silicon carbide semiconductor device which is the SiC-MOSFET of the present embodiment is a so-called channel epi-structure SiC-MOSFET.
  • a SiC-MOSFET having a channel epi structure will be described. Since other points are the same as those in the first embodiment, detailed description thereof is omitted.
  • FIG. 10 is a schematic cross-sectional view of a SiC-MOSFET which is a silicon carbide semiconductor device according to the second embodiment.
  • the channel region epitaxial layer is formed on the well region 30, the source region 40 and the drift layer 20 so as to connect the pair of well regions 30 and the source region 40, although the well region 30 and the source region 40 are formed on the drift layer 20.
  • Layer 21 is formed.
  • a gate insulating film 50 and a gate electrode 60 are formed as in the SiC-MOSFET of the first embodiment.
  • the channel epi layer 21 is formed by a CVD method so as to be epitaxially grown on the lower layer.
  • Channel epi layer 21 is made of silicon carbide and is n-type, p-type, or i-type, and has a thickness of 5 nm to 200 nm.
  • the impurity concentration is 1 ⁇ 10 15 cm ⁇ 3 or more and 2 ⁇ 10 18 cm ⁇ 3 or less.
  • a sulfur-containing region 90 containing sulfur is formed within a predetermined thickness range from the interface of the channel epi layer 21 from the gate insulating film 50.
  • Sulfur is added within a range of at least 10 nm from the interface of the channel epi layer 21 from the gate insulating film 50.
  • a method for manufacturing a SiC-MOSFET which is a silicon carbide semiconductor device of the present embodiment will be described.
  • a semiconductor substrate 10 made of n-type low-resistance silicon carbide having a 4H polytype whose plane orientation of the first main surface is an (0001) plane having an off angle n is formed by CVD.
  • a drift layer 20 made of silicon carbide is epitaxially grown.
  • the layer to be the well region 30 made of p-type silicon carbide is formed by epitaxial growth on the drift layer 20 or ion implantation into the upper layer portion of the drift layer 20, and an epitaxial growth method or ions are formed thereon.
  • a layer to be the source region 40 is formed by an implantation method.
  • a p-type region to be the contact region 32 is formed by ion implantation.
  • a silicon carbide layer to be the channel epilayer 21 is epitaxially grown on the drift layer 20, the well region 30, the source region 40, and the contact region 32 by a CVD method, and portions other than the necessary portions are etched and removed.
  • the sulfur-containing region 90 into which sulfur is implanted has a depth of, for example, about 300 nm with a depth of 10 nm or more and 500 nm or less, and the concentration of sulfur is 1 ⁇ 10 17 cm ⁇ 3 or more and 2 ⁇ 10 21 cm ⁇ 3 or less as a peak value.
  • a gate insulating film 50 and a gate electrode 60 made of low-resistance polycrystalline silicon are formed on the channel epilayer 21 and the like, and an interlayer insulating film 55 of silicon oxide, a source electrode 70 and a drain electrode 80 are formed.
  • the SiC-MOSFET which is the silicon carbide semiconductor device of the present embodiment shown in FIG. 10 is completed.
  • the threshold voltage can be increased while the channel resistance is lowered, as in the SiC-MOSFET of the first embodiment, and the resistance is low and the reliability is high. SiC-MOSFET can be obtained.
  • the sulfur-containing region 90 may be on the entire surface of the channel epilayer 21, or as shown in the schematic cross-sectional view of FIG. It may be formed only in the vicinity of the region where the channel region is formed. Further, as shown in the schematic cross-sectional view of FIG. 12, the sulfur-containing region 90 may be formed in the upper layer portion of the well region 30. In this case, sulfur may be ion-implanted before the channel epi layer 21 is formed, or sulfur may be ion-implanted after the channel epi layer 21 is formed.
  • selenium and tellurium may be used as impurities instead of sulfur.
  • the sulfur-containing region 90 of the present embodiment becomes a selenium-containing region 91.
  • tellurium used instead of sulfur, the sulfur-containing region 90 of the present embodiment becomes the tellurium-containing region 92.
  • Embodiment 3 the planar type SiC-MOSFET silicon carbide semiconductor device has been described.
  • the present invention is also effective in a trench type SiC-MOSFET silicon carbide semiconductor device.
  • the silicon carbide semiconductor device is a trench type SiC-MOSFET will be described. Since other points are the same as those in the first and second embodiments, detailed description thereof is omitted.
  • FIG. 13 is a schematic cross-sectional view of a SiC-MOSFET which is a silicon carbide semiconductor device according to the third embodiment.
  • drift layer 20 made of n-type silicon carbide is formed on the surface of semiconductor substrate 10 made of n-type and low-resistance silicon carbide.
  • a well region 30 made of p-type silicon carbide is provided above the drift layer 20.
  • a source region 40 made of n-type silicon carbide is formed on well region 30.
  • a contact region 32 made of low-resistance p-type silicon carbide is formed adjacent to the source region 40 so as to be connected from the surface of the silicon carbide layer to the well region 30.
  • a gate trench that reaches the drift layer 20 through the source region 40 and the well region 30 is formed, and a gate insulating film 50 is formed inside the trench.
  • a gate electrode 60 is formed at least at a position facing the well region 30 inside the gate insulating film 50.
  • a region of the well region 30 facing the portion where the gate electrode 60 is formed via the gate insulating film 50 becomes a channel region.
  • a sulfur-containing region 90 having a predetermined width is formed along the side wall of the gate trench.
  • An interlayer insulating film 55 is formed so as to cover the gate electrode 60, and a source electrode 70 is formed on the interlayer insulating film 55, the source region 40, and the contact region 32.
  • a drain electrode 80 is formed on the back surface of the semiconductor substrate 10 opposite to the drift layer 20.
  • a chemical vapor deposition method is performed on a semiconductor substrate 10 made of n-type, low-resistance silicon carbide having a 40001 polytype whose plane orientation of the first main surface is an (0001) plane having an off angle.
  • the drift layer 20 made of n-type silicon carbide is epitaxially grown by (Chemical Vapor Deposition: CVD method).
  • the layer to be the well region 30 made of p-type silicon carbide is formed by epitaxial growth on the drift layer 20 or ion implantation into the upper layer portion of the drift layer 20, and an epitaxial growth method or ions are formed thereon.
  • a layer to be the source region 40 is formed by an implantation method.
  • a trench reaching the drift layer 20 through the source region 40 and the well region 30 is formed.
  • Sulfur is ion-implanted into the sidewall of the gate trench to form a sulfur-containing region 90.
  • a p-type region to be the contact region 32 is formed by ion implantation. After the ion implantation, activation annealing is performed under predetermined conditions.
  • a gate insulating film 50 made of silicon oxide and a gate electrode 60 made of low-resistance polycrystalline silicon are formed in the gate trench, and an interlayer insulating film 55 made of silicon oxide, a source electrode 70 and a drain electrode 80 are formed.
  • a trench type SiC-MOSFET which is the silicon carbide semiconductor device of the present embodiment shown in FIG. 13 is completed.
  • the sulfur-containing region 90 containing sulfur is made to recede after the photoresist 99 formed for etching for gate trench formation after the trench etching. It may be formed by implanting ions from above the semiconductor layer. The arrows in the figure schematically show ions for ion implantation. Further, as shown in a schematic cross-sectional view of FIG. 15, sulfur is implanted into the side surface of the gate trench by an oblique ion implantation method with the photoresist 99 formed for etching for forming the gate trench formed. The containing region 90 may be formed. Further, as shown in a schematic cross-sectional view of FIG. 16, the sulfur-containing region 90 may be formed by implanting sulfur from above the semiconductor layer before forming the gate trench and then forming the gate trench.
  • the channel epi layer 21 may be formed in a channel region to form a channel epi structure, and sulfur may be implanted into the region to form the sulfur-containing region 90.
  • selenium and tellurium may be used as impurities instead of sulfur.
  • selenium used instead of sulfur
  • the sulfur-containing region 90 of the present embodiment becomes a selenium-containing region 91.
  • tellurium used instead of sulfur
  • the sulfur-containing region 90 of the present embodiment becomes the tellurium-containing region 92.
  • the threshold voltage can be increased while the channel resistance is lowered, as in the SiC-MOSFET of the first embodiment, and the resistance is low and the reliability is high. SiC-MOSFET can be obtained.
  • the gate insulating film is not necessarily an oxide film such as SiO 2, and an insulating film other than an oxide film, or an insulating film other than an oxide film and an oxide film, May be combined. Further, although silicon oxide obtained by thermally oxidizing silicon carbide is used as the gate insulating film 50, silicon oxide as a deposited film by a CVD method may be used. In the above-described embodiment, the crystal structure, the plane orientation of the main surface, the off-angle, each implantation condition, and the like have been described using specific examples. However, the scope of application is not limited to these numerical ranges.
  • a so-called vertical MOSFET silicon carbide semiconductor device in which the drain electrode is formed on the back surface of the semiconductor substrate 10 has been described.
  • a RESURF type MOSFET in which the drain electrode is formed on the surface of the drift layer 20, etc.
  • the so-called lateral MOSFET can also be used.
  • the silicon carbide semiconductor device may be an insulated gate bipolar transistor (IGBT).
  • IGBT insulated gate bipolar transistor
  • Embodiment 4 the silicon carbide semiconductor device according to the first to third embodiments described above is applied to a power converter.
  • the present invention is not limited to a specific power converter, hereinafter, a case where the present invention is applied to a three-phase inverter will be described as a fourth embodiment.
  • FIG. 17 is a block diagram showing a configuration of a power conversion system to which the power conversion device according to the present embodiment is applied.
  • the power conversion system shown in FIG. 17 includes a power supply 100, a power conversion device 200, and a load 300.
  • the power source 100 is a DC power source and supplies DC power to the power conversion device 200.
  • the power source 100 can be composed of various types, for example, can be composed of a direct current system, a solar battery, a storage battery, or can be composed of a rectifier circuit or an AC / DC converter connected to the alternating current system. Also good.
  • the power supply 100 may be configured by a DC / DC converter that converts DC power output from the DC system into predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 100 and the load 300, converts the DC power supplied from the power supply 100 into AC power, and supplies the AC power to the load 300.
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs the power, and a drive circuit 202 that outputs a drive signal that drives each switching element of the main conversion circuit 201. And a control circuit 203 that outputs a control signal for controlling the drive circuit 202 to the drive circuit 202.
  • the drive circuit 202 controls each normally-off type switching element by making the voltage of the gate electrode and the voltage of the source electrode the same potential.
  • the load 300 is a three-phase electric motor that is driven by AC power supplied from the power conversion device 200.
  • the load 300 is not limited to a specific application, and is an electric motor mounted on various electric devices.
  • the load 300 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 201 includes a switching element and a free wheel diode (not shown). When the switching element switches, the main conversion circuit 201 converts the DC power supplied from the power supply 100 into AC power and supplies the AC power to the load 300.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and includes six switching elements and respective switching elements. It can be composed of six anti-parallel diodes.
  • the silicon carbide semiconductor device according to any of Embodiments 1 to 6 described above is applied to each switching element of main conversion circuit 201.
  • the six switching elements are connected in series for each of the two switching elements to constitute upper and lower arms, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 201 are connected to the load 300.
  • the drive circuit 202 generates a drive signal for driving the switching element of the main conversion circuit 201 and supplies it to the control electrode of the switching element of the main conversion circuit 201. Specifically, in accordance with a control signal from the control circuit 203 described later, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the drive signal is a voltage signal (ON signal) that is equal to or higher than the threshold voltage of the switching element. Signal (off signal).
  • the control circuit 203 controls the switching element of the main conversion circuit 201 so that desired power is supplied to the load 300. Specifically, based on the power to be supplied to the load 300, the time (ON time) during which each switching element of the main converter circuit 201 is to be turned on is calculated. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the ON time of the switching element in accordance with the voltage to be output. Then, a control command (control signal) is output to the drive circuit 202 so that an ON signal is output to a switching element that is to be turned on at each time point and an OFF signal is output to a switching element that is to be turned off.
  • a control command control signal
  • the drive circuit 202 outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element in accordance with this control signal.
  • the silicon carbide semiconductor device according to the first to third embodiments is applied as the switching element of main conversion circuit 201, the power consumption is low and the reliability of high-speed switching is improved. A conversion device can be realized.
  • the present invention is not limited to this, and can be applied to various power conversion devices.
  • a two-level power converter is used.
  • a three-level or multi-level power converter may be used.
  • the present invention is applied to a single-phase inverter. You may apply.
  • the present invention can be applied to a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the present invention is applied is not limited to the case where the load described above is an electric motor.
  • the power source of an electric discharge machine, a laser processing machine, an induction heating cooker, or a non-contact power supply system It can also be used as a device, and can also be used as a power conditioner for a photovoltaic power generation system, a power storage system, or the like.

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Abstract

ＳｉＣ－ＭＯＳＦＥＴにおいて、チャネル抵抗を低減したまま閾値電圧を高めることは難しく、チャネル抵抗を下げるとノーマリオフのデバイスとして使用した場合にオフ時にも電流が流れて誤動作するなど、信頼性が低下する場合があった。本発明によれば、ＳｉＣＭＯＳＦＥＴのチャネル領域に、硫黄、セレン、テルルの少なくともいずれかを添加することによってチャネル抵抗を低減したまま閾値電圧を高め、ノーマリオフのデバイスとして使用した場合の信頼性を高めることができる。

Description

炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
　本発明は、炭化珪素で構成される炭化珪素半導体装置およびその製造方法、電力変換装置に関するものである。
　炭化珪素を用いた絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ）では、ゲート絶縁膜と半導体層との界面に電気的欠陥が多く存在するために、チャネル抵抗が高くなることが課題である。そのため、例えば、ゲート絶縁膜と半導体層との界面近傍に窒素を導入することによって、チャネル抵抗を低減する方法などの対策が考えられている（例えば特許文献１）。このように、ゲート絶縁膜と半導体層との界面の窒素濃度を高めると、一般的にＭＯＳＦＥＴの閾値電圧が低下することが知られていた。ＭＯＳＦＥＴの閾値電圧が低下すると、ノーマリオフのデバイスとして使用した場合においてもオフ時に電流が流れて誤動作するなど、信頼性が低下する場合があった。
　また、ゲート絶縁膜形成時に炭化珪素半導体層が酸化するのを防止するために、ゲート絶縁膜の炭化珪素半導体層側に窒素、フッ素、硫黄およびセレン等の不純物を含む酸化防止層を形成することが知られていた（例えば特許文献２）。
国際公開番号ＷＯ２０１１／０８９６８７ 特開２００４－３６３３９８
　しかしなから、特許文献１、２の方法では、ゲート絶縁膜と半導体層との界面の欠陥を低減することはできても、ＭＯＳＦＥＴの閾値電圧が低減し、ＭＯＳＦＥＴの閾値電圧を高く設定すると、チャネル抵抗が増加して、チャネル抵抗の低減とＭＯＳＦＥＴの閾値を高くすることを共に満たすことはできなかった。
　本発明の炭化珪素半導体装置は、炭化珪素で構成される半導体基板と、半導体基板上に形成されたｎ型の炭化珪素半導体で構成されるドリフト層と、ドリフト層表層に形成されたｐ型のウェル領域と、ウェル領域内の表面にドリフト層と離間して形成されたｎ型のソース領域と、ソース領域、ウェル領域およびドリフト層に接して形成されたゲート絶縁膜と、ゲート絶縁膜に接してウェル領域と対向して形成されたゲート電極と、ソース領域と接続されたソース電極と、半導体基板と接続されたドレイン電極とを備え、ウェル領域のゲート絶縁膜との界面から所定の厚さのウェル領域内に硫黄、セレン、テルルの少なくともいずれかを含有するものである。
　本発明にかかる炭化珪素半導体装置によれば、オン抵抗の増大を抑制しつつ、閾値電圧を高くすることができるので、低抵抗、低損失の高信頼性半導体装置を提供することができる。
この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域の深さ方向の硫黄とｐ型不純物の濃度分布模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域の深さ方向の硫黄の濃度分布図である。 この発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域の深さ方向の硫黄とｐ型不純物の濃度分布図である。 この発明の実施の形態１に係る炭化珪素半導体装置のＩｄ－Ｖｇ特性図である。 この発明の実施の形態１に係る炭化珪素半導体装置の閾値電圧とチャネル抵抗値の関係を示す図である。 この発明の実施の形態１の炭化珪素半導体装置に対する比較例の炭化珪素半導体装置の閾値電圧とチャネル抵抗値の関係を示す図である。 この発明の実施の形態１に係る炭化珪素半導体装置のＩｄ－Ｖｇ特性計算図である。 この発明の実施の形態１に係る炭化珪素半導体装置のチャネル領域の深さ方向の硫黄、セレンまたはテルルとｐ型不純物の濃度分布図である。 この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態３に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態３に係る炭化珪素半導体装置の製造方法を説明する断面模式図である。 この発明の実施の形態３に係る炭化珪素半導体装置の製造方法を説明する断面模式図である。 この発明の実施の形態３に係る炭化珪素半導体装置の製造方法を説明する断面模式図である。 この発明の実施の形態４に係る電力変換装置の構成を示す模式図である。
　以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　実施の形態１．
　まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。
　図１は、実施の形態１にかかる炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴ（ＳｉＣ－ＭＯＳＦＥＴ）の断面模式図である。
　図１において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。ドリフト層２０の表層部には、ｐ型の炭化珪素で構成されるウェル領域３０が複数設けられている。ウェル領域３０のそれぞれの表層部には、ウェル領域３０の外周から所定の間隔だけ内部に入った表面側の位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
　各ウェル領域３０の表層部のソース領域４０のさらに内側、すなわち、ドリフト層２０との境界の反対側のウェル領域３０の表層部には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３２が形成されており、ソース領域４０およびコンタクト領域３２の表面上には、ソース電極７０が形成されている。
　ウェル領域３０内のソース領域４０の表面上には、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０上の少なくともウェル領域３０の上部には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所の下部で、ゲート絶縁膜５０を介して対向するウェル領域３０の表層部がチャネル領域となる。
　また、ゲート電極６０とソース電極７０との間には、層間絶縁膜５５が形成されている。半導体基板１０のドリフト層２０と反対側の面の裏面には、ドレイン電極８０が形成されている。
　さらに、チャネル領域となるウェル領域３０の表層部とゲート絶縁膜５０の界面には高濃度に窒素が添加されており、この界面における窒素濃度は、１×１０２０ｃｍ－３以上である。
　ここで、本発明の実施の形態１にかかる炭化珪素ＭＯＳＦＥＴにおいては、ドリフト層２０、ウェル領域３０、ソース領域４０、コンタクト領域３２のそれぞれのゲート絶縁膜５０側に、硫黄が添加された硫黄含有領域９０が形成されている。
　図２は、本発明の実施の形態１にかかる炭化珪素ＭＯＳＦＥＴのチャネル領域の深さ方向の硫黄とｐ型不純物の濃度の模式分布図である。実線が硫黄の濃度分布で、破線がアルミニウム（Ａｌ）などのｐ型不純物の濃度分布である。図２に示すように、硫黄はウェル領域３０の表面側に高濃度に分布しており、表面近傍では硫黄はｐ型不純物より高濃度になっている。硫黄は、ゲート絶縁膜５０とウェル領域３０との界面から少なくとも１０ｎｍ以内のウェル領域３０内に分布している。
　硫黄は、例えば図３にしめすような不純物プロファイルを有する。図３は、チャネル領域の深さ方向の硫黄の濃度分布例である。この場合、硫黄のピーク濃度は１．１×１０１８ｃｍ－３であり、ゲート絶縁膜５０とウェル領域３０との界面からおよそ２００ｎｍにかけて１×１０１６ｃｍ－３以上の濃度の硫黄が存在する。この硫黄濃度は、例えば、ゲート絶縁膜５０とウェル領域３０とが接する界面においておよそ１×１０１８ｃｍ－３であり、ドリフト層２０のｎ型不純物濃度よりも高くなっている。また、図４に硫黄およびｐ型不純物の深さ方向の濃度分布例を示す。ここでは、例えばｐ型不純物のピーク濃度は４×１０１８ｃｍ－３であり、ゲート絶縁膜５０とウェル領域３０との界面からおよそ８５０ｎｍの深さの位置にかけて１×１０１６ｃｍ－３以上の濃度のｐ型不純物が存在する。このように、ゲート絶縁膜５０とウェル領域３０とが接する界面では、硫黄濃度はおよそ１×１０１８ｃｍ－３あり、ｐ型不純物濃度よりも高くなっている。
　次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの製造方法について説明する。
　まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下の不純物濃度でｎ型、５μｍ以上１００μｍ以下の厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
　つづいて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるアルミニウム（Ａｌ）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５～３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下の範囲でありドリフト層２０のｎ型不純物濃度より高い濃度とする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３０となる。
　次に、ドリフト層２０の表面のウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物である窒素（Ｎ）をイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下の範囲であり、ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
　ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下の範囲でありドリフト層２０のｎ型不純物濃度、ウェル領域３０のｐ型不純物濃度より高いものとする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域がコンタクト領域３２となる。
　次に、ウェル領域３０、ソース領域４０を含むドリフト層２０の表面から所定の深さまでに硫黄（Ｓ）をイオン注入する。ここで、硫黄が注入された硫黄含有領域９０は、深さが１０ｎｍ以上５００ｎｍ以下の例えば３００ｎｍ程度である。また、硫黄の濃度はピーク値で１×１０１７ｃｍ－３以上２×１０２１ｃｍ－３以下であり、例えば１×１０１８ｃｍ－３である。ここで、ウェル領域３０に含まれる硫黄の面密度は１×１０１１ｃｍ－２以上１×１０１４ｃｍ－２以下の、例えば５×１０１１ｃｍ－２以上１×１０１３ｃｍ－２以下であることが望ましい。
　つづいて、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００～１９００℃の温度で、３０秒～１時間のアニールを行なう。このアニールにより、イオン注入されたイオンを電気的に活性化させる。
　次に、ウェル領域３０、ソース領域４０を含むドリフト層２０の表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。ゲート絶縁膜５０形成時には、ゲート絶縁膜５０とチャネル領域との界面の欠陥を低減するために、窒素を含むガス中で窒化処理を合わせて行なう。つづいて、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を除去した領域に、ソース電極７０を形成する。半導体基板１０の裏面側にはドレイン電極８０を形成する。このようにして、図１に示した本実施の形態の炭化珪素半導体装置が完成する。
　つづいて、本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの電気的特性について説明する。
　図５は、本実施の形態の炭化珪素半導体装置のＩｄ－Ｖｇ特性を、硫黄を添加していない従来構造の炭化珪素半導体装置と比較して示したものである。横軸はゲート電圧であり、縦軸はドレイン電流である。
　図５において、破線で示した従来構造の特性に対して、実線で示した本発明の構造の特性は、閾値電圧が増加し、ドレイン電圧が増加している。
　図６は、本実施の形態の炭化珪素半導体装置の閾値電圧（Ｖｔｈ）とチャネル抵抗値との関係を、硫黄を添加していない従来の炭化珪素半導体装置と比較して示したものである。横軸は閾値電圧であり、縦軸はチャネル抵抗値である。
　図６において、黒丸で示した従来構造の特性に対して、白丸で示した本発明の構造の特性は、閾値電圧が広く分布しており、また、チャネル抵抗が低くなっている。ここで、白丸で示した本発明の構造の内、破線矢印の方向に沿って、添加する硫黄の濃度が増加している。図６に示した範囲では、添加する硫黄の濃度が低い範囲では、特性が硫黄を添加していないものと同等であるが、添加する硫黄の濃度が増加するにつれて、閾値電圧が増大し、チャネル抵抗値が低下している。このように、添加する硫黄の濃度により、閾値電圧を制御できる。
　なお、図７は、本実施の形態のＳｉＣ－ＭＯＳＦＥＴと比較するために、チャネル領域の表層部に窒素を添加したものの閾値電圧とチャネル抵抗の関係を示す図である。
　図７においては、窒素をチャネル領域の表層部に添加することによって、チャネル抵抗が低下しており、破線の矢印に方向に沿って窒素が増加したもののデータになっている。ここでは、窒素添加によりチャネル抵抗が低下するものの、閾値電圧も低下しており、ノーマリオフとしてゲート電圧が０Ｖでオフするように本実施の形態のＳｉＣ－ＭＯＳＦＥＴを駆動した場合、オフ電圧をゲート電極に印加した場合においても、ＳｉＣ－ＭＯＳＦＥＴが十分にオフできないことが発生し得る。
　これに対して、本実施の本実施の形態のＳｉＣ－ＭＯＳＦＥＴでは、図６に示したように、硫黄を添加することにより、チャネル抵抗を低下させつつ、閾値電圧を増加させることができ、低抵抗で高信頼性のＳｉＣ－ＭＯＳＦＥＴを得ることができる。
　このような効果は、チャネル領域に硫黄が増加することによって、チャネル領域とゲート絶縁膜との界面に、炭化珪素の伝導帯より０．２～０．６ｅＶ低いエネルギー準位の欠陥準位が増加しながら負の固定電荷が増加すること、および炭化珪素中に硫黄が形成する不純物準位に電子が捕獲されることによって、生じる。また、硫黄をチャネル領域に導入することにより、硫黄がｎ型不純物（ドナー）として働き、これが、ゲート絶縁膜とチャネル領域との界面の電界を緩和するために、チャネル領域における電子の移動度が向上することによる。
　このような効果は、炭化珪素中でｎ型不純物として働き硫黄よりも深い不純物準位を形成するセレン（Ｓｅ）またはテルル（Ｔｅ）を添加することによっても生じる。図８にチャネル領域にｎ型不純物として窒素、硫黄、セレン、テルルを添加した際のＩｄ－Ｖｇ特性計算図を示す。窒素を添加した場合に比べ、硫黄、セレンおよびテルルを添加した場合に閾値電圧が増加することがわかる。この計算に用いた、各々の元素に対応するイオン化エネルギーを表１に示す。　イオン化エネルギー値の出展は、T. Kimoto et al. Jpn. J. Appl. Phys. 54 040103 (2015)、S. A. Reshanov et al., J. Appl. Phys. 99, 123717 (2006)、S. A. Reshanov et al., Mater. Sci. Forum 556-557, pp. 607-610 (2007).である。
Figure JPOXMLDOC01-appb-T000001

　このように、硫黄、セレンおよびテルルを用いることによって閾値電圧が増加するのは、これらの元素が炭化珪素中にては高いイオン化エネルギーを有するため、これらの元素が炭化珪素中に形成する不純物準位に電子が捕獲されることに由来する。図９に、計算に用いたチャネル領域中の硫黄、セレン、テルルおよびｐ型不純物の深さ方向の濃度分布を示す。
　硫黄の代わりにセレンを用いた場合は、本実施の形態の硫黄含有領域９０は、セレン含有領域９１になる。また、硫黄の代わりにテルルを用いた場合は、本実施の形態の硫黄含有領域９０は、テルル含有領域９２になる。
　なお、イオン添加後の活性化アニールは、Ａｌ、Ｎなどの活性化アニールと同時に行なってもよいが、別に行なってもよい。また、硫黄の注入とＡｌ、Ｎの注入の順序は、入れ替えてもよい。硫黄注入後の活性化アニールは、他のイオンの活性化アニールと同時に行なってもよいし、別に行なってもよい。
　また、本実施の形態では硫黄をイオン注入により添加した例を説明したが、硫黄を炭化珪素層のエピタキシャル成長時に添加してもよい。
　実施の形態２．
　本実施の形態のＳｉＣ－ＭＯＳＦＥＴである炭化珪素半導体装置は、いわゆるチャネルエピ構造のＳｉＣ－ＭＯＳＦＥＴである。本実施の形態では、チャネルエピ構造のＳｉＣ－ＭＯＳＦＥＴについて説明する。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
　図１０は、実施の形態２にかかる炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの断面模式図である。図１０においては、ドリフト層２０にウェル領域３０、ソース領域４０が形成されたものの一対のウェル領域３０、ソース領域４０をつなぐように、ウェル領域３０、ソース領域４０およびドリフト層２０上にチャネルエピ層２１が形成されている。チャネルエピ層２１の上には、実施の形態１のＳｉＣ－ＭＯＳＦＥＴと同様に、ゲート絶縁膜５０、ゲート電極６０が形成されている。
　チャネルエピ層２１は、その下部の層に対してエピタキシャル成長するように、ＣＶＤ法で形成される。チャネルエピ層２１は、炭化珪素からなり、ｎ型、ｐ型、もしくは、ｉ型であり、その厚さは、５ｎｍ以上２００ｎｍ以下である。ｎ型、ｐ型の場合は、その不純物濃度は、１×１０１５ｃｍ－３以上２×１０１８ｃｍ－３以下である。
　本実施の形態のＳｉＣ－ＭＯＳＦＥＴにおいては、チャネルエピ層２１のゲート絶縁膜５０からの界面から所定の厚さの範囲内に硫黄を含む硫黄含有領域９０が形成されている。硫黄は、チャネルエピ層２１のゲート絶縁膜５０からの界面から少なくとも１０ｎｍ以内の範囲に添加されている。
　次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの製造方法について説明する。
　まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、ＣＶＤ法により、ｎ型の炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
　つづいて、ドリフト層２０上にエピタキシャル成長する、または、ドリフト層２０の上層部にイオン注入することにより、ｐ型炭化珪素からなるウェル領域３０となる層を形成し、その上に、エピタキシャル成長法またはイオン注入法によりソース領域４０となる層を形成する。また、イオン注入法により、コンタクト領域３２となるｐ型の領域を形成する。次に、ドリフト層２０、ウェル領域３０、ソース領域４０、およびコンタクト領域３２の上にＣＶＤ法によりチャネルエピ層２１となる炭化珪素層をエピタキシャル成長し、必要部分以外をエッチングして除去する。つづいて、硫黄をイオン注入した後に、所定の条件で活性化アニールを行なう。硫黄が注入された硫黄含有領域９０は、深さが１０ｎｍ以上５００ｎｍ以下の例えば３００ｎｍ程度であり、硫黄の濃度はピーク値で１×１０１７ｃｍ－３以上２×１０２１ｃｍ－３以下である。
　次に、チャネルエピ層２１などの上に、ゲート絶縁膜５０、低抵抗多結晶珪素からなるゲート電極６０を形成し、酸化珪素の層間絶縁膜５５、ソース電極７０、ドレイン電極８０を形成することによって、図１０に示した、本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴが完成する。
　本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴにおいても、実施の形態１のＳｉＣ－ＭＯＳＦＥＴと同様に、チャネル抵抗を低下させつつ、閾値電圧を増加させることができ、低抵抗で高信頼性のＳｉＣ－ＭＯＳＦＥＴを得ることができる。
　なお、図１０にその断面模式図を示すように、硫黄含有領域９０は、チャネルエピ層２１の全面にあってもよいし、図１１にその断面模式図を示すように、チャネルエピ層２１のチャネル領域が形成される領域近傍のみに形成されてもよい。
　また、図１２にその断面模式図を示すように、硫黄含有領域９０は、ウェル領域３０の上層部に形成されてもよい。この場合は、チャネルエピ層２１を形成する前に硫黄をイオン注入して形成してもよいし、チャネルエピ層２１を形成した後に硫黄をイオン注入してもよい。
　さらに、硫黄の代わりにセレン、テルルを不純物として用いてもよいことは、実施の形態１と同様である。硫黄の代わりにセレンを用いる場合は、本実施の形態の硫黄含有領域９０は、セレン含有領域９１になる。また、硫黄の代わりにテルルを用いた場合は、本実施の形態の硫黄含有領域９０は、テルル含有領域９２になる。
　実施の形態３．
　実施の形態１、２では、プレーナー型ＳｉＣ－ＭＯＳＦＥＴの炭化珪素半導体装置について説明したが、本発明はトレンチ型ＳｉＣ－ＭＯＳＦＥＴの炭化珪素半導体装置においても効果を奏する。本実施の形態では、炭化珪素半導体装置がトレンチ型ＳｉＣ－ＭＯＳＦＥＴである場合について説明する。その他の点については、実施の形態１、２と同様であるので、詳しい説明は省略する。
　図１３は、実施の形態３にかかる炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの断面模式図である。図１３において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。ドリフト層２０の上側には、ｐ型の炭化珪素で構成されるウェル領域３０が設けられている。ウェル領域３０の上には、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。また、ソース領域４０に隣接して炭化珪素層の表面からウェル領域３０につながるように、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３２が形成されている。
　ソース領域４０、ウェル領域３０を貫通してドリフト層２０に達するゲートトレンチが形成されており、トレンチの内側には、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０の内側の少なくともウェル領域３０の対向する箇所には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所にゲート絶縁膜５０を介して対向するウェル領域３０の領域がチャネル領域となる。ウェル領域３０を含むゲートトレンチに接する領域には、ゲートトレンチの側壁に沿って所定の幅の硫黄含有領域９０が形成されている。
　また、ゲート電極６０を覆うように層間絶縁膜５５が形成されており、さらに、層間絶縁膜５５上、ソース領域４０上、および、コンタクト領域３２上には、ソース電極７０が形成されている。また、半導体基板１０のドリフト層２０と反対側の面の裏面には、ドレイン電極８０が形成されている。
　　次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴの製造方法について説明する。
　まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、ｎ型の炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
　つづいて、ドリフト層２０上にエピタキシャル成長する、または、ドリフト層２０の上層部にイオン注入することにより、ｐ型炭化珪素からなるウェル領域３０となる層を形成し、その上に、エピタキシャル成長法またはイオン注入法によりソース領域４０となる層を形成する。次に、ソース領域４０、ウェル領域３０を貫通してドリフト層２０に達するトレンチを形成する。ゲートトレンチの側壁に、硫黄をイオン注入して硫黄含有領域９０を形成する。また、イオン注入法により、コンタクト領域３２となるｐ型の領域を形成する。イオン注入後、所定の条件で活性化アニールを行なう。
　次に、ゲートトレンチ内の酸化珪素からなるゲート絶縁膜５０、低抵抗多結晶珪素からなるゲート電極６０を形成し、酸化珪素の層間絶縁膜５５、ソース電極７０、ドレイン電極８０を形成することによって、図１３に示した、本実施の形態の炭化珪素半導体装置であるトレンチ型ＳｉＣ－ＭＯＳＦＥＴが完成する。
　ここで、硫黄を含有する硫黄含有領域９０は、図１４にその断面模式図を示すように、ゲートトレンチ形成のためのエッチング用に形成されたフォトレジスト９９を、トレンチエッチング後に後退させてから、半導体層上からイオンを注入することによって形成してもよい。図中の矢印はイオン注入のイオンを模式的に示したものである。
　また、図１５にその断面模式図を示すように、ゲートトレンチ形成のためのエッチング用に形成されたフォトレジスト９９を形成したまま、斜めイオン注入法によってゲートトレンチの側面に硫黄を注入して硫黄含有領域９０を形成してもよい。
　さらに、図１６にその断面模式図を示すように、ゲートトレンチ形成前に半導体層上から硫黄を注入して形成し、その後ゲートトレンチを形成して硫黄含有領域９０を形成してもよい。
　また、実施の形態２と同様に、チャネルとなる領域にチャネルエピ層２１を形成してチャネルエピ構造とし、その領域に硫黄を注入して硫黄含有領域９０を形成してもよい。
　さらに、硫黄の代わりにセレン、テルルを不純物として用いてもよいことは、実施の形態１、２と同様である。硫黄の代わりにセレンを用いる場合は、本実施の形態の硫黄含有領域９０は、セレン含有領域９１になる。また、硫黄の代わりにテルルを用いた場合は、本実施の形態の硫黄含有領域９０は、テルル含有領域９２になる。
　本実施の形態の炭化珪素半導体装置であるＳｉＣ－ＭＯＳＦＥＴにおいても、実施の形態１のＳｉＣ－ＭＯＳＦＥＴと同様に、チャネル抵抗を低下させつつ、閾値電圧を増加させることができ、低抵抗で高信頼性のＳｉＣ－ＭＯＳＦＥＴを得ることができる。
　なお、実施の形態１～３においては、ｐ型不純物としてアルミニウム（Ａｌ）を用いたが、ｐ型不純物がホウ素（Ｂ）またはガリウム（Ｇａ）であってもよい。ｎ型不純物は、窒素（Ｎ）で無く燐（Ｐ）であってもよい。実施の形態１～３で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜は、必ずしもＳｉＯ２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
　また、上記実施形態では、ドレイン電極が半導体基板１０の裏面に形成される、いわゆる縦型ＭＯＳＦＥＴの炭化珪素半導体装置について説明したが、ドレイン電極がドリフト層２０の表面に形成されるＲＥＳＵＲＦ型ＭＯＳＦＥＴ等のいわゆる横型ＭＯＳＦＥＴにも用いることができる。さらに、炭化珪素半導体装置は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。また、スーパージャンクション構造を有するＭＯＳＦＥＴ、ＩＧＢＴにも適用することができる。
　　実施の形態４．
　本実施の形態は、上述した実施の形態１～３にかかる炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本発明を適用した場合について説明する。
　図１７は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図１７に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１０に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
　駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１～６のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１～３にかかる炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
　本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
　また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
１０　半導体基板、２０　ドリフト層、２１　チャネルエピ層、３０　ウェル領域、３２　コンタクト領域、４０　ソース領域、５０　ゲート絶縁膜、５５　層間絶縁膜、６０　ゲート電極、７０　ソース電極、８０　ドレイン電極、９０　硫黄含有領域、９９　フォトレジスト、１００　電源、２００、電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　負荷。

Claims (14)

  1. 　炭化珪素で構成される半導体基板と、
    　前記半導体基板上に形成されたｎ型の炭化珪素半導体で構成されるドリフト層と、
    　前記ドリフト層表層に形成されたｐ型のウェル領域と、
    　前記ウェル領域内の表面側に前記ドリフト層と離間して形成されたｎ型のソース領域と、
    　前記ソース領域、前記ウェル領域および前記ドリフト層に接して形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜に接して前記ウェル領域と対向して形成されたゲート電極と、
    　前記ソース領域と接続されたソース電極と、
    　前記半導体基板と接続されたドレイン電極と
    を備え、
    　前記ウェル領域の前記ゲート絶縁膜との界面から所定の厚さの前記ウェル領域内に硫黄、セレン、テルルの少なくともいずれかを含有することを特徴とする
    　炭化珪素半導体装置。
  2. 　前記所定の厚さが１０ｎｍであることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 　前記ゲート絶縁膜に接する箇所の前記ウェル領域において、硫黄、セレン、テルルの少なくともいずれかの濃度が前記ウェル領域のｐ型不純物濃度より多いことを特徴とする
    請求項１または２に記載の炭化珪素半導体装置。
  4. 　前記ゲート絶縁膜に接する箇所の前記ウェル領域の硫黄、セレン、テルルの少なくともいずれかの濃度が前記ドリフト層のｎ型不純物濃度より多いことを特徴とする
    請求項１または２に記載の炭化珪素半導体装置。
  5. 　前記ゲート絶縁膜との界面から所定の厚さの前記ウェル領域内の硫黄、セレン、テルルの少なくともいずれかの濃度の最大値が、１×１０17ｃｍ-3以上２×１０21ｃｍ-3以上である
    請求項１から請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　炭化珪素からなる半導体基板と、
    　前記半導体基板上に形成されたｎ型の炭化珪素半導体からなるドリフト層と、
    　前記ドリフト層表層に形成されたｐ型のウェル領域と、
    　前記ウェル領域の表面上に形成されたチャネルエピ層と、
    　前記ウェル領域内の表面側に前記ドリフト層と離間して形成されたｎ型のソース領域と、
    　前記チャネルエピ層に接して形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜に接して前記チャネルエピ層と対向して形成されたゲート電極と、
    　前記ソース領域と接続されたソース電極と、
    　前記半導体基板と接続されたドレイン電極と
    を備え、
    　前記チャネルエピ層の前記ゲート絶縁膜との界面から所定の厚さの前記チャネルエピ層または前記ウェル領域内に硫黄、セレン、テルルの少なくともいずれかを含有することを特徴とする
    炭化珪素半導体装置。

  7. 　前記所定の厚さが１０ｎｍであることを特徴とする請求項６に記載の炭化珪素半導体装置。
  8. 　硫黄、セレン、テルルの少なくともいずれかが前記ウェル領域内に含有されることを特徴とする請求項６に記載の炭化珪素半導体装置。
  9. 　前記ゲート電極は、硫黄、セレン、テルルの少なくともいずれかを含む領域の直上にあることを特徴とする
    請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記ゲート電極がトレンチ内に形成され、硫黄、セレン、テルルの少なくともいずれかを含む領域と前記ゲート絶縁膜を介して対向していることを特徴とする
    請求項１から請求項８のいずれか１項に記載の炭化珪素半導体装置。
  11. 　請求項１から１０のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記炭化珪素半導体装置の前記ゲート電極の電圧を前記ソース電極の電圧と同じにすることによってオフ動作させ、前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    　を備えた電力変換装置。
  12. 　　炭化珪素からなる半導体基板上にｎ型の炭化珪素半導体からなるドリフト層を形成する工程と、
    　前記ドリフト層の上にｐ型のウェル領域を形成する工程と、
    　前記ウェル領域の表面にｎ型のソース領域を形成する工程と、
    　前記ウェル領域の一部に硫黄、セレン、テルルの少なくともいずれかをイオン注入する工程と、
    　前記ソース領域、前記ウェル領域および前記ドリフト層上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記ソース領域と接続するソース電極を形成する工程と、
    　前記半導体基板と接続するドレイン電極を形成する工程と
    を備える
    　炭化珪素半導体装置の製造方法。
  13. 　前記ソース領域、前記ウェル領域を貫通して前記ドリフト層に達するトレンチを形成する工程をさらに備え、
    　前記硫黄、セレン、テルルの少なくともいずれかは、前記トレンチの上部からイオン注入されることを特徴とする
    請求項１２に記載の炭化珪素半導体装置の製造方法。
  14. 　前記硫黄、セレン、テルルの少なくともいずれかは、前記トレンチの上部から斜め方向にイオン注入されることを特徴とする
    請求項１３に記載の炭化珪素半導体装置の製造方法。
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