JP4057470B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、具体的には、シリコンカーバイド基板に形成された半導体素子を有する半導体装置に関するものである。
【０００２】
【従来の技術】
シリコンカーバイド（ＳｉＣ）基板にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を形成した従来の半導体装置は、例えばS. Ryu et al., "Large-Area (3.3mm×3.3mm) Power MOSFETs in 4H-SiC", Materials Science Forum, volumes 389-393, pp.1195-1198に開示されている。
【０００３】
この文献によれば、ＭＯＳＦＥＴのゲート絶縁層となる酸化膜がシリコンカーバイド基板と接している。このような酸化膜は、シリコンカーバイド基板を酸化雰囲気中で加熱すること、いわゆる熱酸化を行うことにより、シリコンカーバイド基板の表面に形成されていた。
【０００４】
【非特許文献１】
S. Ryu et al., "Large-Area (3.3mm×3.3mm) Power MOSFETs in 4H-SiC", Materials Science Forum, volumes 389-393, pp.1195-1198
【０００５】
【発明が解決しようとする課題】
シリコンカーバイド基板を有する半導体装置において、構成要素の絶縁膜あるいは保護膜に用いる材料としては、絶縁特性および信頼性の点から酸化物が非常に優れている。しかしながら、シリコンカーバイド基板表面に熱酸化によって酸化膜を形成した場合、シリコンカーバイド基板と酸化膜との界面において、シリコンカーバイドのバンドギャップ内にエネルギー準位をもつ電荷捕獲中心が高密度で形成される。例えば、酸素雰囲気中で熱酸化を行った４Ｈ型シリコンカーバイドでは、シリコンカーバイドと酸化膜との界面において、アクセプタ型の電荷捕獲中心が、１×１０11〜１×１０13個／ｃｍ2／ｅＶ台の高密度で存在する。
【０００６】
このような高密度の電荷捕獲中心をもつ界面を用いて、例えば、ＭＯＳＦＥＴを作製した場合、電子は電荷捕獲中心に捕らえられ、チャネル内を動き得るキャリア電子が蓄積されない。このため、熱酸化による酸化膜をゲート絶縁層として有し、かつシリコンカーバイド基板に形成されたＭＯＳＦＥＴでは、ＯＮ動作時に導電性の小さいものしか得ることができない。
【０００７】
また、熱酸化を用いずに、化学的気相堆積法（ＣＶＤ法）などにより、シリコンカーバイド表面に酸化膜を形成する方法も考えられる。しかし、この方法においても、酸化膜の成膜時にシリコンカーバイド表面が高温で酸化雰囲気に曝される。このため、熱酸化と程度の違いはあるものの、シリコンカーバイド自身が酸化され、熱酸化と同様にシリコンカーバイドと酸化膜との界面に電荷捕獲中心が形成され、ＭＯＳ構造をもったデバイスの特性を低下させる問題があった。
【０００８】
それゆえ、本発明の目的は、電荷捕獲中心となる電荷捕獲準位の密度を低くすることにより良好な特性を有する半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、シリコンカーバイド基板と、酸化膜と、酸化防止層とを備えている。シリコンカーバイド基板には半導体素子が形成されている。酸化膜はシリコンカーバイド基板の表面上に形成されている。酸化防止層は、シリコンカーバイド基板と酸化膜との間に形成されており、かつシリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素との化合物（Ｓｉ３Ｎ４を除く）を有し、かつシリコンカーバイド基板の酸化を防止するためのものである。
【００１０】
【発明の実施の形態】
本願発明者らは、鋭意検討した結果、シリコンカーバイド基板と酸化膜との間に、シリコンカーバイド基板の酸化を防止するための酸化防止層を形成することにより、電荷捕獲準位の密度を低くでき、半導体装置の特性を良好にできることを見出した。また、本願発明者らは、その酸化防止層の材質として、シリコン（Ｓｉ）および炭素（Ｃ）の少なくともいずれかを含む第１の要素と、窒素（Ｎ）、フッ素（Ｆ）、硫黄（Ｓ）およびセレン（Ｓｅ）よりなる群から選ばれる１種以上を含む第２の要素との化合物を用いることが好適であることを見出した。以下、本願発明者らがこのような知見を得るに至った経緯について説明する。
【００１１】
シリコンカーバイドに対する熱酸化は、ドライ酸素雰囲気下での酸化、水蒸気と酸素との混合ガス雰囲気下での酸化、一酸化窒素（ＮＯ）ガス雰囲気下での酸化など、多くの方法により試みられている。その結果、エネルギー分布などに若干の相違はあるものの、シリコンカーバイドと酸化膜との界面の電荷捕獲中心の密度は、いずれの方法で得られたものについても高密度になることが明らかとなっている。このことは、電荷捕獲中心の生成が、シリコンカーバイドを直接的に熱酸化した場合の本質的機構から生じる避けられない結果であることを示している。
【００１２】
そこで、シリコンカーバイド表面に酸化防止層を設け、その上に化学的気相堆積法などにより酸化膜を形成することにより、シリコンカーバイド自身の酸化を防ぎ、界面における電荷捕獲中心の密度を低減することを本願発明者らは考えた。
【００１３】
この酸化防止層の特性としては、（１）シリコンカーバイドと強く結合すること、（２）シリコンカーバイドのバンドギャップ内にエネルギー準位を作らないことが必要である。
【００１４】
そこで本願発明者らは、まず（１）の要求として、シリコンと炭素との結合エネルギー４５１．５ｋＪ／ｍｏｌを基準に、シリコンと炭素との両者に対してこの値よりも大きな結合エネルギーをもつ元素を探した。その結果、以下の表１に示す窒素、フッ素、硫黄、セレン、白金（Ｐｔ）、イリジウム（Ｉｒ）が見つかった。
【００１５】
【表１】
【００１６】
さらに本願発明者らは、（２）の要求をみたす元素を探すために、表１に示したこれらの元素に対し、シリコンおよび炭素のそれぞれとの間の、ｓｐ3混成軌道による結合エネルギー準位と反結合エネルギー準位とを、ＬＣＡＯ（Linear Combination of Atomic Orbital）による以下の計算式により推定してみた。
【００１７】
【数１】
【００１８】
【数２】
【００１９】
上式における、ｘはシリコンまたは炭素であり、ｙは窒素、フッ素、硫黄、セレン、白金またはイリジウムである。また、Ｅh,x、Ｅh,yは元素ｘ、ｙのそれぞれのｓｐ3混成軌道エネルギー準位、ｍは電子質量、ｄは原子間距離、ｈはプランク定数を２πで割った定数、Ｅa、Ｅbはそれぞれ反結合、結合エネルギー準位である。上式における推定結果を表２に示す。
【００２０】
【表２】
【００２１】
表２の結果より、デバイスに適したシリコンカーバイドのポリタイプである６Ｈ型および４Ｈ型に対して、窒素、フッ素、硫黄、セレンについて、シリコンおよび炭素のそれぞれとの結合により生じるエネルギー準位がバンドギャップの外側に位置すること、つまりバンドギャップ内に電荷捕獲中心を形成しないことが明らかとなった。
【００２２】
以上の検討により、本発明における酸化防止層の材質として、シリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素との化合物を用いることが好適であることが分かった。
【００２３】
なお、上記における４Ｈ型または６Ｈ型のシリコンカーバイドとは、存在するシリコンカーバイドの多数の結晶系の中でも六方晶系のものであり、４Ｈ型と６Ｈ型とについては双方の結晶系は同じであるが結晶周期が異なっている。
【００２４】
以下、上記知見に基づく本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成された、ＤＩＭＯＳ（Double Implanted Metal Oxide Semiconductor）と呼ばれる縦型ＭＯＳＦＥＴ（半導体素子）を有している。
【００２５】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。このｎ型シリコンカーバイド層２の表面にはｐ型シリコンカーバイド領域３が形成されており、このｐ型シリコンカーバイド領域３内の表面にはｎ型シリコンカーバイド領域４が形成されている。
【００２６】
ｎ型シリコンカーバイド層２とｎ型シリコンカーバイド領域４とに挟まれるｐ型シリコンカーバイド領域３にゲート絶縁層５、６を介して対向するようにゲート電極７が形成されている。また、ｎ型シリコンカーバイド領域４とｐ型シリコンカーバイド領域３との双方に電気的に接続するようにソース電極８が形成されており、ｎ型シリコンカーバイド基板１に電気的に接続するようにドレイン電極９が形成されている。
【００２７】
本実施の形態においては、ゲート絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３、４と酸化膜６との間に形成されており、かつシリコンカーバイド２、３、４（特にｐ型シリコンカーバイド領域３の表面）が酸化することを防止するためのものである。
【００２８】
この酸化防止層５の材質は、シリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素との化合物を有する。具体的には、酸化防止層５の材質としては、たとえばＳｉxＮ1-x、ＣxＮ1-x、ＳｉxＣyＮ1-x-y、ＳｉxＣyＳ1-x-y、ＳｉxＣyＦ1-x-y、ＳｉxＣyＳｅ1-x-yあるいはこれらの混合物などがある。
【００２９】
また、酸化膜６の材質としては、たとえばＡｌ2Ｏ3、ＣｅＯ2、ＧｅＯ2、ＨｆＯ2、ＩｒＯ2、ＳｉＯ2、ＲｕＯ2、ＺｒＯ2、強誘電性酸化物、あるいはこれらの混合物などがある。
【００３０】
次に、本実施の形態における半導体装置の製造方法について説明する。
図２〜図４は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図２を参照して、ｎ型シリコンカーバイド基板１の上にｎ型シリコンカーバイド層２がたとえばエピタキシャル成長により形成される。これにより、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２が積層された構成のシリコンカーバイド基板１、２が形成される。このｎ型シリコンカーバイド層２の表面に、ｐ型シリコンカーバイド領域３およびｎ型シリコンカーバイド領域４が形成される。
【００３１】
図３を参照して、ｎ型シリコンカーバイド基板１、２のｐ型シリコンカーバイド領域３が形成されている面上に、酸化防止層５が形成される。この酸化防止層５は、たとえば窒素、フッ素、硫黄およびセレンの一つあるいは複数の元素を含む雰囲気中でシリコンカーバイド基板１、２を加熱することにより形成される。あるいは、たとえば化学的気相堆積法を用いて、シリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素とを含む化合物を堆積させることにより形成される。また、たとえばスパッタリング法により、シリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素とを含む化合物を堆積させることにより形成される。
【００３２】
図４を参照して、酸化防止層５の表面に酸化膜６が形成される。この酸化膜６は、たとえば化学的気相堆積法により形成される。あるいは、たとえば酸素を含まず、シリコンを含む層を堆積させ、熱酸化を行うことにより、シリコンを含む層を酸化物に変えることにより酸化膜６は形成される。この後、酸化防止層５と酸化膜６とをエッチングし、ゲート電極７、ソース電極８およびドレイン電極９が形成されて、図１に示す本実施の形態における縦型ＭＯＳＦＥＴを有する半導体装置が形成される。
【００３３】
本実施の形態によれば、シリコンカーバイド２、３、４と酸化膜６との間に、シリコンカーバイド２、３、４の酸化を防止するための酸化防止層５が形成されている。このため、シリコンカーバイド２、３、４の酸化に起因する電荷捕獲中心が、シリコンカーバイド２、３、４とゲート絶縁層５、６との界面に形成されることはない。よって、シリコンカーバイドのエネルギーギャップ内における、電荷捕獲準位の密度の低い界面を得ることができる。したがって、ＭＯＳＦＥＴの動作時に形成されるチャネル部の電子は電荷捕獲中心に捕らえられることなく自由に動くことができるので、ＭＯＳＦＥＴの相互コンダクタンスを大きくすることができ、電気伝導特性を大幅に改善することができる。
【００３４】
また、界面の電荷捕獲中心に捕獲された電子は、特にそのエネルギー位置が深い場合、ゲート電圧の変化に対して時間遅れを伴って放出される。このため、界面に電荷捕獲中心が高密度で存在するＭＯＳＦＥＴでは、高周波数域での特性が悪くなる。これに対して本実施の形態のＭＯＳＦＥＴでは、シリコンカーバイド２、３、４とゲート絶縁層５、６との界面の電荷捕獲中心の密度が十分に低いため、良好な特性で高周波数域でのスイッチング動作が可能となる。
【００３５】
また、化学的気相堆積法などを用いて堆積させた酸化膜の特性は、絶縁性、信頼性の観点から、熱酸化膜の特性に比べて劣る場合が多い。本実施の形態のように酸化防止層５を設けた場合、化学的気相堆積法などを用いて堆積させた酸化膜６に対して酸化雰囲気中でのアニールを行ってもシリコンカーバイド２、３、４は酸化されないため、界面の電荷捕獲中心の密度は増加しない。この酸化雰囲気中でのアニールにより、化学的気相堆積法などを用いて堆積させた酸化膜６はより緻密になるため、絶縁性、信頼性を向上させることができる。
【００３６】
（実施の形態２）
図５は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図５を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたトレンチ型ＭＯＳＦＥＴを有している。
【００３７】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。このｎ型シリコンカーバイド層２の表面にはｐ型シリコンカーバイド領域３が形成されており、このｐ型シリコンカーバイド領域３内の表面にはｎ型シリコンカーバイド領域４が形成されている。
【００３８】
シリコンカーバイド基板１、２の表面には、ｎ型シリコンカーバイド領域４とｐ型シリコンカーバイド領域３とを貫通してｎ型シリコンカーバイド層２に達する溝１５が形成されている。この溝１５は、たとえば反応性イオンエッチング法などにより形成されている。この溝１５の側壁および底面にゲート絶縁層５、６が形成されており、このゲート絶縁層５、６を介してｐ型シリコンカーバイド領域３と対向するように溝１５内にゲート電極７が形成されている。
【００３９】
また、ｎ型シリコンカーバイド領域４と接するようにソース電極８が形成されており、ｎ型シリコンカーバイド基板１と接するようにドレイン電極９が形成されている。
【００４０】
本実施の形態においても、実施の形態１と同様、ゲート絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３、４と酸化膜６との間に形成されており、かつシリコンカーバイド２、３、４（特にｐ型シリコンカーバイド領域３の表面）が酸化することを防止するためのものである。この酸化防止層５の材質と酸化膜６の材質とは、上記実施の形態１と同じである。
【００４１】
一般的に、エッチングにより形成した溝１５の側壁では凹凸などにより結晶性が劣化しており、電荷捕獲中心の密度も高くなっている。しかし、本実施の形態によれば、酸化防止層５を用いることにより、電荷捕獲中心の密度を大幅に低減できるため、トレンチ型ＭＯＳＦＥＴの電気伝導特性を大幅に改善することができる。
【００４２】
（実施の形態３）
図６は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。図６を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたＩＧＢＴ（Insulated Gate Bipolar Transistor）を有している。
【００４３】
このＩＧＢＴは、図１に示したＭＯＳＦＥＴにおけるｎ型シリコンカーバイド基板１の代わりに、p型シリコンカーバイド基板１０を用いることにより形成することができる。
【００４４】
なお、本実施の形態のこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００４５】
本実施の形態によれば、酸化防止層５を用いたことにより、実施の形態１と同様、シリコンカーバイド２、３、４とゲート絶縁層５、６との界面における電荷捕獲中心の密度を低くできるため、チャネル導電性の優れたＩＧＢＴを得ることができる。
【００４６】
なお、実施の形態１〜３では、絶縁ゲート型電界効果トランジスタ部を有する素子として代表的なＭＯＳＦＥＴまたはＩＧＢＴについて示したが、本発明は、ＭＯＳサイリスタ、ＭＯＳゲートバイポーラトランジスタなどの絶縁ゲート型電界効果トランジスタ部を有する他の素子にも適用可能であり、それらの素子においても導電特性を大幅に改善することができる。
【００４７】
（実施の形態４）
図７は、本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。図７を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたｐｎ接合ダイオードを有している。
【００４８】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。このｎ型シリコンカーバイド層２の表面にはｐ型シリコンカーバイド領域３が形成されている。このｐ型シリコンカーバイド領域３のｐ型領域とｎ型シリコンカーバイド層２およびｎ型シリコンカーバイド基板１のｎ型領域とによりｐｎ接合ダイオードが構成されている。
【００４９】
ｎ型シリコンカーバイド層２上に絶縁層５、６が形成されており、この絶縁層５、６にはｐ型シリコンカーバイド領域３の表面に達する孔１６が形成されている。この孔１６を介してｐ型シリコンカーバイド領域３と電気的に接続するように、ｐ型電極を兼ねたフィールドプレート１１が設けられている。つまり、ｐ型シリコンカーバイド領域３に電気的に接続されたｐ型電極１１を外周に延ばし、絶縁層５、６を挟んでｎ型シリコンカーバイド層２と対向させることでフィールドプレートが構成されている。
【００５０】
このフィールドプレート１１は、ｐｎ接合ダイオードに逆バイアス電圧が印加された時に、そのｐｎ接合ダイオードの終端部における電界を緩和することにより電界が集中することを防止するための電界終端構造部である。
【００５１】
また、ｎ型シリコンカーバイド基板１と接するようにドレイン電極９が形成されている。
【００５２】
本実施の形態においても、実施の形態１と同様、絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３と酸化膜６との間に形成されており、かつシリコンカーバイド２、３が酸化することを防止するためのものである。この酸化防止層５の材質と酸化膜６の材質とは、上記実施の形態１と同じである。
【００５３】
ｐｎ接合ダイオードのｐｎ接合を形成している部分には、逆バイアス電圧印加時に高電界がかかる。絶縁層５、６とｐｎ接合を形成しているシリコンカーバイドとの界面に電荷捕獲準位が多く存在すると、その準位を介した電子−正孔対の生成などがおこり、リーク電流の増加ならびに耐圧の低下がおこる。
【００５４】
本実施の形態によれば、フィールドプレート１１とｎ型シリコンカーバイド層２との間に、酸化防止層５を有する絶縁層５、６が設けられている。このため、シリコンカーバイド２、３と絶縁層５、６との界面における電荷捕獲準位の密度を低くすることができる。よって、ｐｎ接合ダイオードに逆バイアス電圧が印加されても、リーク電流の増加ならびに耐圧の低下を抑えることができ、良好な特性を有するｐｎ接合ダイオードを得ることができる。
【００５５】
（実施の形態５）
図８は、本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。図８を参照して、本実施の形態における半導体装置は、実施の形態４と同様、シリコンカーバイド基板に形成されたｐｎ接合ダイオードを有している。
【００５６】
本実施の形態では、ｐｎ接合ダイオードに逆バイアス電圧が印加された時に、そのｐｎ接合ダイオードの終端部における電界を緩和することにより電界が集中することを防止するための電界終端構造部として、ＪＴＥ（Junction Termination Extension）が用いられている。
【００５７】
このＪＴＥでは、ｐ型シリコンカーバイド領域３に接して、その外周を取囲むようにＪＴＥ部となる低濃度ｐ型シリコンカーバイド領域１２が形成されている。また、ｐ型電極８はフィールドプレートを構成する必要はない。
【００５８】
なお、本実施の形態のこれ以外の構成については上述した実施の形態４の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００５９】
本実施の形態によれば、酸化防止層５を設けたことにより、ＪＴＥ部１２と絶縁層５、６との界面における電荷捕獲準位の密度を低くすることができる。よって、実施の形態４と同様、ｐｎ接合ダイオードに逆バイアス電圧が印加されても、リーク電流の増加ならびに耐圧の低下を抑えることができ、良好な特性を有するｐｎ接合ダイオードを得ることができる。
【００６０】
実施の形態４および５では、電界終端構造部としてフィールドプレートおよびＪＴＥについて示したが、フローティングガードリングなどの他の構造の電界終端構造部に対しても、シリコンカーバイド基板と酸化膜との間に酸化防止層を形成することにより、逆バイアス電圧印加時の素子の特性を向上することができる。
【００６１】
また実施の形態４および５では、シリコンカーバイド基板１、２に形成される半導体素子としてｐｎ接合ダイオードについて示したが、ｐｎ接合ダイオード以外であっても、逆バイアスを印加する半導体素子において表面に高電界がかかる部分に、上記のような酸化防止層を形成することにより、逆バイアス電圧印加時の特性を良好なものとすることができる。
【００６２】
（実施の形態６）
図９は、本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。図９を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたメサ型ｐｎ接合ダイオードを有している。
【００６３】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。メサ型接合ダイオードの場合、ｎ型シリコンカーバイド層２の表面に段差が形成されることによりメサ部が形成されており、そのメサ部にｐ型シリコンカーバイド領域３が形成されている。このｐ型シリコンカーバイド領域３のｐ型領域とｎ型シリコンカーバイド層２およびｎ型シリコンカーバイド基板１のｎ型領域とによりｐｎ接合ダイオードが構成されている。
【００６４】
このメサ型ｐｎ接合ダイオードの表面を覆うように、ｎ型シリコンカーバイド層２上に絶縁層５、６が形成されている。この絶縁層５、６にはｐ型シリコンカーバイド領域３の表面に達する孔１６が形成されている。この孔１６を介してｐ型シリコンカーバイド領域３と電気的に接続するようにｐ型電極８が設けられている。
【００６５】
また、ｎ型シリコンカーバイド基板１と接するようにドレイン電極９が形成されている。
【００６６】
本実施の形態においても、実施の形態１と同様、絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３と酸化膜６との間に形成されており、かつシリコンカーバイド２、３が酸化することを防止するためのものである。この酸化防止層５の材質と酸化膜６の材質とは、上記実施の形態１と同じである。
【００６７】
本実施の形態によれば、メサ端面を含むメサ型ｐｎ接合ダイオードの表面全体を覆うように、ｎ型シリコンカーバイド層２上に酸化防止層５が形成されているため、ダイオード表面を自然酸化、水分の付着、不純物の付着などから保護することができる。これにより、半導体素子の特性は良好なままで、劣化を抑制できる。
【００６８】
また、酸化防止層５を設けたことにより、絶縁層５、６とシリコンカーバイド２、３との界面における電荷捕獲準位の密度を低くすることができるため、特性のすぐれたダイオードを得ることができる。
【００６９】
本実施の形態においては、メサ型ｐｎ接合ダイオードについて説明したが、本発明は、これに限らず、広くシリコンカーバイド基板に形成された半導体素子の表面保護膜として用いることができる。
【００７０】
（実施の形態７）
図１０は、本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。図１０を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたフォトダイオードを有している。
【００７１】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。このｎ型シリコンカーバイド層２の表面にはｐ型シリコンカーバイド領域３が形成されており、このｐ型シリコンカーバイド領域３のｐ型領域とｎ型シリコンカーバイド層２およびｎ型シリコンカーバイド基板１のｎ型領域とによりフォトダイオードが構成されている。
【００７２】
このフォトダイオードのｐ型シリコンカーバイド領域３の表面を覆うように、ｎ型シリコンカーバイド層２上に絶縁層５、６が形成されている。ｐ型シリコンカーバイド領域３はフォトダイオードの受光部であるため、この受光部上を覆う絶縁層５、６は受光部の窓材となる。この絶縁層５、６にはｐ型シリコンカーバイド領域３の表面に達する孔１６が形成されている。この孔１６を介してｐ型シリコンカーバイド領域３と電気的に接続するようにｐ型電極８が設けられている。
【００７３】
また、ｎ型シリコンカーバイド基板１と接するようにドレイン電極９が形成されている。
【００７４】
本実施の形態においても、実施の形態１と同様、絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３と酸化膜６との間に形成されており、かつシリコンカーバイド２、３が酸化することを防止するためのものである。この酸化防止層５の材質と酸化膜６の材質とは、上記実施の形態１と同じである。
【００７５】
一般的に、フォトダイオードでは、光照射により形成された電子−正孔対が、半導体表面のエネルギー準位を介して再結合し、光電変換効率が低下する問題がある。本実施の形態では、フォトダイオードの受光部表面に、酸化防止層５を設けているため、絶縁層５、６とシリコンカーバイド２、３との界面における電荷捕獲準位の密度を低くすることができる。これにより、受光部表面における電子-正孔対の再結合を抑制でき、光電変換効率の高いフォトダイオードを得ることができる。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７７】
【発明の効果】
本発明の半導体装置によれば、シリコンカーバイド基板と酸化膜との間に、シリコンカーバイド基板の酸化を防止するための酸化防止層が形成されているため、シリコンカーバイド基板の酸化に起因する電荷捕獲中心が、シリコンカーバイド基板と酸化防止層との界面に形成されることはない。よって、界面における電荷捕獲中心の密度を低くすることができるので、良好な特性を有する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図６】 本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図７】 本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図８】 本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。
【図９】 本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。
【図１０】 本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。
【符号の説明】
１ ｎ型シリコンカーバイド基板、２ ｎ型シリコンカーバイド層、３ ｐ型シリコンカーバイド領域、４ ｎ型シリコンカーバイド領域、５ 酸化防止層、６ 酸化膜、７ ゲート電極、８ ソース電極、（ｐ型電極）、９ ドレイン電極、１０ ｐ型シリコンカーバイド基板、１１ フィールドプレート（ｐ型電極）、１２ 低濃度ｐ型シリコンカーバイド領域（ＪＴＥ部）、１５ 溝、１６ 孔。
【発明の属する技術分野】
本発明は、半導体装置に関し、具体的には、シリコンカーバイド基板に形成された半導体素子を有する半導体装置に関するものである。
【０００２】
【従来の技術】
シリコンカーバイド（ＳｉＣ）基板にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を形成した従来の半導体装置は、例えばS. Ryu et al., "Large-Area (3.3mm×3.3mm) Power MOSFETs in 4H-SiC", Materials Science Forum, volumes 389-393, pp.1195-1198に開示されている。
【０００３】
この文献によれば、ＭＯＳＦＥＴのゲート絶縁層となる酸化膜がシリコンカーバイド基板と接している。このような酸化膜は、シリコンカーバイド基板を酸化雰囲気中で加熱すること、いわゆる熱酸化を行うことにより、シリコンカーバイド基板の表面に形成されていた。
【０００４】
【非特許文献１】
S. Ryu et al., "Large-Area (3.3mm×3.3mm) Power MOSFETs in 4H-SiC", Materials Science Forum, volumes 389-393, pp.1195-1198
【０００５】
【発明が解決しようとする課題】
シリコンカーバイド基板を有する半導体装置において、構成要素の絶縁膜あるいは保護膜に用いる材料としては、絶縁特性および信頼性の点から酸化物が非常に優れている。しかしながら、シリコンカーバイド基板表面に熱酸化によって酸化膜を形成した場合、シリコンカーバイド基板と酸化膜との界面において、シリコンカーバイドのバンドギャップ内にエネルギー準位をもつ電荷捕獲中心が高密度で形成される。例えば、酸素雰囲気中で熱酸化を行った４Ｈ型シリコンカーバイドでは、シリコンカーバイドと酸化膜との界面において、アクセプタ型の電荷捕獲中心が、１×１０11〜１×１０13個／ｃｍ2／ｅＶ台の高密度で存在する。
【０００６】
このような高密度の電荷捕獲中心をもつ界面を用いて、例えば、ＭＯＳＦＥＴを作製した場合、電子は電荷捕獲中心に捕らえられ、チャネル内を動き得るキャリア電子が蓄積されない。このため、熱酸化による酸化膜をゲート絶縁層として有し、かつシリコンカーバイド基板に形成されたＭＯＳＦＥＴでは、ＯＮ動作時に導電性の小さいものしか得ることができない。
【０００７】
また、熱酸化を用いずに、化学的気相堆積法（ＣＶＤ法）などにより、シリコンカーバイド表面に酸化膜を形成する方法も考えられる。しかし、この方法においても、酸化膜の成膜時にシリコンカーバイド表面が高温で酸化雰囲気に曝される。このため、熱酸化と程度の違いはあるものの、シリコンカーバイド自身が酸化され、熱酸化と同様にシリコンカーバイドと酸化膜との界面に電荷捕獲中心が形成され、ＭＯＳ構造をもったデバイスの特性を低下させる問題があった。
【０００８】
それゆえ、本発明の目的は、電荷捕獲中心となる電荷捕獲準位の密度を低くすることにより良好な特性を有する半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、シリコンカーバイド基板と、酸化膜と、酸化防止層とを備えている。シリコンカーバイド基板には半導体素子が形成されている。酸化膜はシリコンカーバイド基板の表面上に形成されている。酸化防止層は、シリコンカーバイド基板と酸化膜との間に形成されており、かつシリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素との化合物（Ｓｉ３Ｎ４を除く）を有し、かつシリコンカーバイド基板の酸化を防止するためのものである。
【００１０】
【発明の実施の形態】
本願発明者らは、鋭意検討した結果、シリコンカーバイド基板と酸化膜との間に、シリコンカーバイド基板の酸化を防止するための酸化防止層を形成することにより、電荷捕獲準位の密度を低くでき、半導体装置の特性を良好にできることを見出した。また、本願発明者らは、その酸化防止層の材質として、シリコン（Ｓｉ）および炭素（Ｃ）の少なくともいずれかを含む第１の要素と、窒素（Ｎ）、フッ素（Ｆ）、硫黄（Ｓ）およびセレン（Ｓｅ）よりなる群から選ばれる１種以上を含む第２の要素との化合物を用いることが好適であることを見出した。以下、本願発明者らがこのような知見を得るに至った経緯について説明する。
【００１１】
シリコンカーバイドに対する熱酸化は、ドライ酸素雰囲気下での酸化、水蒸気と酸素との混合ガス雰囲気下での酸化、一酸化窒素（ＮＯ）ガス雰囲気下での酸化など、多くの方法により試みられている。その結果、エネルギー分布などに若干の相違はあるものの、シリコンカーバイドと酸化膜との界面の電荷捕獲中心の密度は、いずれの方法で得られたものについても高密度になることが明らかとなっている。このことは、電荷捕獲中心の生成が、シリコンカーバイドを直接的に熱酸化した場合の本質的機構から生じる避けられない結果であることを示している。
【００１２】
そこで、シリコンカーバイド表面に酸化防止層を設け、その上に化学的気相堆積法などにより酸化膜を形成することにより、シリコンカーバイド自身の酸化を防ぎ、界面における電荷捕獲中心の密度を低減することを本願発明者らは考えた。
【００１３】
この酸化防止層の特性としては、（１）シリコンカーバイドと強く結合すること、（２）シリコンカーバイドのバンドギャップ内にエネルギー準位を作らないことが必要である。
【００１４】
そこで本願発明者らは、まず（１）の要求として、シリコンと炭素との結合エネルギー４５１．５ｋＪ／ｍｏｌを基準に、シリコンと炭素との両者に対してこの値よりも大きな結合エネルギーをもつ元素を探した。その結果、以下の表１に示す窒素、フッ素、硫黄、セレン、白金（Ｐｔ）、イリジウム（Ｉｒ）が見つかった。
【００１５】
【表１】
さらに本願発明者らは、（２）の要求をみたす元素を探すために、表１に示したこれらの元素に対し、シリコンおよび炭素のそれぞれとの間の、ｓｐ3混成軌道による結合エネルギー準位と反結合エネルギー準位とを、ＬＣＡＯ（Linear Combination of Atomic Orbital）による以下の計算式により推定してみた。
【００１７】
【数１】
【数２】
上式における、ｘはシリコンまたは炭素であり、ｙは窒素、フッ素、硫黄、セレン、白金またはイリジウムである。また、Ｅh,x、Ｅh,yは元素ｘ、ｙのそれぞれのｓｐ3混成軌道エネルギー準位、ｍは電子質量、ｄは原子間距離、ｈはプランク定数を２πで割った定数、Ｅa、Ｅbはそれぞれ反結合、結合エネルギー準位である。上式における推定結果を表２に示す。
【００２０】
【表２】
表２の結果より、デバイスに適したシリコンカーバイドのポリタイプである６Ｈ型および４Ｈ型に対して、窒素、フッ素、硫黄、セレンについて、シリコンおよび炭素のそれぞれとの結合により生じるエネルギー準位がバンドギャップの外側に位置すること、つまりバンドギャップ内に電荷捕獲中心を形成しないことが明らかとなった。
【００２２】
以上の検討により、本発明における酸化防止層の材質として、シリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素との化合物を用いることが好適であることが分かった。
【００２３】
なお、上記における４Ｈ型または６Ｈ型のシリコンカーバイドとは、存在するシリコンカーバイドの多数の結晶系の中でも六方晶系のものであり、４Ｈ型と６Ｈ型とについては双方の結晶系は同じであるが結晶周期が異なっている。
【００２４】
以下、上記知見に基づく本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成された、ＤＩＭＯＳ（Double Implanted Metal Oxide Semiconductor）と呼ばれる縦型ＭＯＳＦＥＴ（半導体素子）を有している。
【００２５】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。このｎ型シリコンカーバイド層２の表面にはｐ型シリコンカーバイド領域３が形成されており、このｐ型シリコンカーバイド領域３内の表面にはｎ型シリコンカーバイド領域４が形成されている。
【００２６】
ｎ型シリコンカーバイド層２とｎ型シリコンカーバイド領域４とに挟まれるｐ型シリコンカーバイド領域３にゲート絶縁層５、６を介して対向するようにゲート電極７が形成されている。また、ｎ型シリコンカーバイド領域４とｐ型シリコンカーバイド領域３との双方に電気的に接続するようにソース電極８が形成されており、ｎ型シリコンカーバイド基板１に電気的に接続するようにドレイン電極９が形成されている。
【００２７】
本実施の形態においては、ゲート絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３、４と酸化膜６との間に形成されており、かつシリコンカーバイド２、３、４（特にｐ型シリコンカーバイド領域３の表面）が酸化することを防止するためのものである。
【００２８】
この酸化防止層５の材質は、シリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素との化合物を有する。具体的には、酸化防止層５の材質としては、たとえばＳｉxＮ1-x、ＣxＮ1-x、ＳｉxＣyＮ1-x-y、ＳｉxＣyＳ1-x-y、ＳｉxＣyＦ1-x-y、ＳｉxＣyＳｅ1-x-yあるいはこれらの混合物などがある。
【００２９】
また、酸化膜６の材質としては、たとえばＡｌ2Ｏ3、ＣｅＯ2、ＧｅＯ2、ＨｆＯ2、ＩｒＯ2、ＳｉＯ2、ＲｕＯ2、ＺｒＯ2、強誘電性酸化物、あるいはこれらの混合物などがある。
【００３０】
次に、本実施の形態における半導体装置の製造方法について説明する。
図２〜図４は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図２を参照して、ｎ型シリコンカーバイド基板１の上にｎ型シリコンカーバイド層２がたとえばエピタキシャル成長により形成される。これにより、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２が積層された構成のシリコンカーバイド基板１、２が形成される。このｎ型シリコンカーバイド層２の表面に、ｐ型シリコンカーバイド領域３およびｎ型シリコンカーバイド領域４が形成される。
【００３１】
図３を参照して、ｎ型シリコンカーバイド基板１、２のｐ型シリコンカーバイド領域３が形成されている面上に、酸化防止層５が形成される。この酸化防止層５は、たとえば窒素、フッ素、硫黄およびセレンの一つあるいは複数の元素を含む雰囲気中でシリコンカーバイド基板１、２を加熱することにより形成される。あるいは、たとえば化学的気相堆積法を用いて、シリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素とを含む化合物を堆積させることにより形成される。また、たとえばスパッタリング法により、シリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素とを含む化合物を堆積させることにより形成される。
【００３２】
図４を参照して、酸化防止層５の表面に酸化膜６が形成される。この酸化膜６は、たとえば化学的気相堆積法により形成される。あるいは、たとえば酸素を含まず、シリコンを含む層を堆積させ、熱酸化を行うことにより、シリコンを含む層を酸化物に変えることにより酸化膜６は形成される。この後、酸化防止層５と酸化膜６とをエッチングし、ゲート電極７、ソース電極８およびドレイン電極９が形成されて、図１に示す本実施の形態における縦型ＭＯＳＦＥＴを有する半導体装置が形成される。
【００３３】
本実施の形態によれば、シリコンカーバイド２、３、４と酸化膜６との間に、シリコンカーバイド２、３、４の酸化を防止するための酸化防止層５が形成されている。このため、シリコンカーバイド２、３、４の酸化に起因する電荷捕獲中心が、シリコンカーバイド２、３、４とゲート絶縁層５、６との界面に形成されることはない。よって、シリコンカーバイドのエネルギーギャップ内における、電荷捕獲準位の密度の低い界面を得ることができる。したがって、ＭＯＳＦＥＴの動作時に形成されるチャネル部の電子は電荷捕獲中心に捕らえられることなく自由に動くことができるので、ＭＯＳＦＥＴの相互コンダクタンスを大きくすることができ、電気伝導特性を大幅に改善することができる。
【００３４】
また、界面の電荷捕獲中心に捕獲された電子は、特にそのエネルギー位置が深い場合、ゲート電圧の変化に対して時間遅れを伴って放出される。このため、界面に電荷捕獲中心が高密度で存在するＭＯＳＦＥＴでは、高周波数域での特性が悪くなる。これに対して本実施の形態のＭＯＳＦＥＴでは、シリコンカーバイド２、３、４とゲート絶縁層５、６との界面の電荷捕獲中心の密度が十分に低いため、良好な特性で高周波数域でのスイッチング動作が可能となる。
【００３５】
また、化学的気相堆積法などを用いて堆積させた酸化膜の特性は、絶縁性、信頼性の観点から、熱酸化膜の特性に比べて劣る場合が多い。本実施の形態のように酸化防止層５を設けた場合、化学的気相堆積法などを用いて堆積させた酸化膜６に対して酸化雰囲気中でのアニールを行ってもシリコンカーバイド２、３、４は酸化されないため、界面の電荷捕獲中心の密度は増加しない。この酸化雰囲気中でのアニールにより、化学的気相堆積法などを用いて堆積させた酸化膜６はより緻密になるため、絶縁性、信頼性を向上させることができる。
【００３６】
（実施の形態２）
図５は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図５を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたトレンチ型ＭＯＳＦＥＴを有している。
【００３７】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。このｎ型シリコンカーバイド層２の表面にはｐ型シリコンカーバイド領域３が形成されており、このｐ型シリコンカーバイド領域３内の表面にはｎ型シリコンカーバイド領域４が形成されている。
【００３８】
シリコンカーバイド基板１、２の表面には、ｎ型シリコンカーバイド領域４とｐ型シリコンカーバイド領域３とを貫通してｎ型シリコンカーバイド層２に達する溝１５が形成されている。この溝１５は、たとえば反応性イオンエッチング法などにより形成されている。この溝１５の側壁および底面にゲート絶縁層５、６が形成されており、このゲート絶縁層５、６を介してｐ型シリコンカーバイド領域３と対向するように溝１５内にゲート電極７が形成されている。
【００３９】
また、ｎ型シリコンカーバイド領域４と接するようにソース電極８が形成されており、ｎ型シリコンカーバイド基板１と接するようにドレイン電極９が形成されている。
【００４０】
本実施の形態においても、実施の形態１と同様、ゲート絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３、４と酸化膜６との間に形成されており、かつシリコンカーバイド２、３、４（特にｐ型シリコンカーバイド領域３の表面）が酸化することを防止するためのものである。この酸化防止層５の材質と酸化膜６の材質とは、上記実施の形態１と同じである。
【００４１】
一般的に、エッチングにより形成した溝１５の側壁では凹凸などにより結晶性が劣化しており、電荷捕獲中心の密度も高くなっている。しかし、本実施の形態によれば、酸化防止層５を用いることにより、電荷捕獲中心の密度を大幅に低減できるため、トレンチ型ＭＯＳＦＥＴの電気伝導特性を大幅に改善することができる。
【００４２】
（実施の形態３）
図６は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。図６を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたＩＧＢＴ（Insulated Gate Bipolar Transistor）を有している。
【００４３】
このＩＧＢＴは、図１に示したＭＯＳＦＥＴにおけるｎ型シリコンカーバイド基板１の代わりに、p型シリコンカーバイド基板１０を用いることにより形成することができる。
【００４４】
なお、本実施の形態のこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００４５】
本実施の形態によれば、酸化防止層５を用いたことにより、実施の形態１と同様、シリコンカーバイド２、３、４とゲート絶縁層５、６との界面における電荷捕獲中心の密度を低くできるため、チャネル導電性の優れたＩＧＢＴを得ることができる。
【００４６】
なお、実施の形態１〜３では、絶縁ゲート型電界効果トランジスタ部を有する素子として代表的なＭＯＳＦＥＴまたはＩＧＢＴについて示したが、本発明は、ＭＯＳサイリスタ、ＭＯＳゲートバイポーラトランジスタなどの絶縁ゲート型電界効果トランジスタ部を有する他の素子にも適用可能であり、それらの素子においても導電特性を大幅に改善することができる。
【００４７】
（実施の形態４）
図７は、本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。図７を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたｐｎ接合ダイオードを有している。
【００４８】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。このｎ型シリコンカーバイド層２の表面にはｐ型シリコンカーバイド領域３が形成されている。このｐ型シリコンカーバイド領域３のｐ型領域とｎ型シリコンカーバイド層２およびｎ型シリコンカーバイド基板１のｎ型領域とによりｐｎ接合ダイオードが構成されている。
【００４９】
ｎ型シリコンカーバイド層２上に絶縁層５、６が形成されており、この絶縁層５、６にはｐ型シリコンカーバイド領域３の表面に達する孔１６が形成されている。この孔１６を介してｐ型シリコンカーバイド領域３と電気的に接続するように、ｐ型電極を兼ねたフィールドプレート１１が設けられている。つまり、ｐ型シリコンカーバイド領域３に電気的に接続されたｐ型電極１１を外周に延ばし、絶縁層５、６を挟んでｎ型シリコンカーバイド層２と対向させることでフィールドプレートが構成されている。
【００５０】
このフィールドプレート１１は、ｐｎ接合ダイオードに逆バイアス電圧が印加された時に、そのｐｎ接合ダイオードの終端部における電界を緩和することにより電界が集中することを防止するための電界終端構造部である。
【００５１】
また、ｎ型シリコンカーバイド基板１と接するようにドレイン電極９が形成されている。
【００５２】
本実施の形態においても、実施の形態１と同様、絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３と酸化膜６との間に形成されており、かつシリコンカーバイド２、３が酸化することを防止するためのものである。この酸化防止層５の材質と酸化膜６の材質とは、上記実施の形態１と同じである。
【００５３】
ｐｎ接合ダイオードのｐｎ接合を形成している部分には、逆バイアス電圧印加時に高電界がかかる。絶縁層５、６とｐｎ接合を形成しているシリコンカーバイドとの界面に電荷捕獲準位が多く存在すると、その準位を介した電子−正孔対の生成などがおこり、リーク電流の増加ならびに耐圧の低下がおこる。
【００５４】
本実施の形態によれば、フィールドプレート１１とｎ型シリコンカーバイド層２との間に、酸化防止層５を有する絶縁層５、６が設けられている。このため、シリコンカーバイド２、３と絶縁層５、６との界面における電荷捕獲準位の密度を低くすることができる。よって、ｐｎ接合ダイオードに逆バイアス電圧が印加されても、リーク電流の増加ならびに耐圧の低下を抑えることができ、良好な特性を有するｐｎ接合ダイオードを得ることができる。
【００５５】
（実施の形態５）
図８は、本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。図８を参照して、本実施の形態における半導体装置は、実施の形態４と同様、シリコンカーバイド基板に形成されたｐｎ接合ダイオードを有している。
【００５６】
本実施の形態では、ｐｎ接合ダイオードに逆バイアス電圧が印加された時に、そのｐｎ接合ダイオードの終端部における電界を緩和することにより電界が集中することを防止するための電界終端構造部として、ＪＴＥ（Junction Termination Extension）が用いられている。
【００５７】
このＪＴＥでは、ｐ型シリコンカーバイド領域３に接して、その外周を取囲むようにＪＴＥ部となる低濃度ｐ型シリコンカーバイド領域１２が形成されている。また、ｐ型電極８はフィールドプレートを構成する必要はない。
【００５８】
なお、本実施の形態のこれ以外の構成については上述した実施の形態４の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００５９】
本実施の形態によれば、酸化防止層５を設けたことにより、ＪＴＥ部１２と絶縁層５、６との界面における電荷捕獲準位の密度を低くすることができる。よって、実施の形態４と同様、ｐｎ接合ダイオードに逆バイアス電圧が印加されても、リーク電流の増加ならびに耐圧の低下を抑えることができ、良好な特性を有するｐｎ接合ダイオードを得ることができる。
【００６０】
実施の形態４および５では、電界終端構造部としてフィールドプレートおよびＪＴＥについて示したが、フローティングガードリングなどの他の構造の電界終端構造部に対しても、シリコンカーバイド基板と酸化膜との間に酸化防止層を形成することにより、逆バイアス電圧印加時の素子の特性を向上することができる。
【００６１】
また実施の形態４および５では、シリコンカーバイド基板１、２に形成される半導体素子としてｐｎ接合ダイオードについて示したが、ｐｎ接合ダイオード以外であっても、逆バイアスを印加する半導体素子において表面に高電界がかかる部分に、上記のような酸化防止層を形成することにより、逆バイアス電圧印加時の特性を良好なものとすることができる。
【００６２】
（実施の形態６）
図９は、本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。図９を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたメサ型ｐｎ接合ダイオードを有している。
【００６３】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。メサ型接合ダイオードの場合、ｎ型シリコンカーバイド層２の表面に段差が形成されることによりメサ部が形成されており、そのメサ部にｐ型シリコンカーバイド領域３が形成されている。このｐ型シリコンカーバイド領域３のｐ型領域とｎ型シリコンカーバイド層２およびｎ型シリコンカーバイド基板１のｎ型領域とによりｐｎ接合ダイオードが構成されている。
【００６４】
このメサ型ｐｎ接合ダイオードの表面を覆うように、ｎ型シリコンカーバイド層２上に絶縁層５、６が形成されている。この絶縁層５、６にはｐ型シリコンカーバイド領域３の表面に達する孔１６が形成されている。この孔１６を介してｐ型シリコンカーバイド領域３と電気的に接続するようにｐ型電極８が設けられている。
【００６５】
また、ｎ型シリコンカーバイド基板１と接するようにドレイン電極９が形成されている。
【００６６】
本実施の形態においても、実施の形態１と同様、絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３と酸化膜６との間に形成されており、かつシリコンカーバイド２、３が酸化することを防止するためのものである。この酸化防止層５の材質と酸化膜６の材質とは、上記実施の形態１と同じである。
【００６７】
本実施の形態によれば、メサ端面を含むメサ型ｐｎ接合ダイオードの表面全体を覆うように、ｎ型シリコンカーバイド層２上に酸化防止層５が形成されているため、ダイオード表面を自然酸化、水分の付着、不純物の付着などから保護することができる。これにより、半導体素子の特性は良好なままで、劣化を抑制できる。
【００６８】
また、酸化防止層５を設けたことにより、絶縁層５、６とシリコンカーバイド２、３との界面における電荷捕獲準位の密度を低くすることができるため、特性のすぐれたダイオードを得ることができる。
【００６９】
本実施の形態においては、メサ型ｐｎ接合ダイオードについて説明したが、本発明は、これに限らず、広くシリコンカーバイド基板に形成された半導体素子の表面保護膜として用いることができる。
【００７０】
（実施の形態７）
図１０は、本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。図１０を参照して、本実施の形態における半導体装置は、シリコンカーバイド基板に形成されたフォトダイオードを有している。
【００７１】
シリコンカーバイド基板は、ｎ型シリコンカーバイド基板１上にｎ型シリコンカーバイド層２を積層させることにより構成されている。このｎ型シリコンカーバイド層２の表面にはｐ型シリコンカーバイド領域３が形成されており、このｐ型シリコンカーバイド領域３のｐ型領域とｎ型シリコンカーバイド層２およびｎ型シリコンカーバイド基板１のｎ型領域とによりフォトダイオードが構成されている。
【００７２】
このフォトダイオードのｐ型シリコンカーバイド領域３の表面を覆うように、ｎ型シリコンカーバイド層２上に絶縁層５、６が形成されている。ｐ型シリコンカーバイド領域３はフォトダイオードの受光部であるため、この受光部上を覆う絶縁層５、６は受光部の窓材となる。この絶縁層５、６にはｐ型シリコンカーバイド領域３の表面に達する孔１６が形成されている。この孔１６を介してｐ型シリコンカーバイド領域３と電気的に接続するようにｐ型電極８が設けられている。
【００７３】
また、ｎ型シリコンカーバイド基板１と接するようにドレイン電極９が形成されている。
【００７４】
本実施の形態においても、実施の形態１と同様、絶縁層５、６が、酸化防止層５と酸化膜６との積層構造よりなっている。この酸化防止層５はシリコンカーバイド２、３と酸化膜６との間に形成されており、かつシリコンカーバイド２、３が酸化することを防止するためのものである。この酸化防止層５の材質と酸化膜６の材質とは、上記実施の形態１と同じである。
【００７５】
一般的に、フォトダイオードでは、光照射により形成された電子−正孔対が、半導体表面のエネルギー準位を介して再結合し、光電変換効率が低下する問題がある。本実施の形態では、フォトダイオードの受光部表面に、酸化防止層５を設けているため、絶縁層５、６とシリコンカーバイド２、３との界面における電荷捕獲準位の密度を低くすることができる。これにより、受光部表面における電子-正孔対の再結合を抑制でき、光電変換効率の高いフォトダイオードを得ることができる。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７７】
【発明の効果】
本発明の半導体装置によれば、シリコンカーバイド基板と酸化膜との間に、シリコンカーバイド基板の酸化を防止するための酸化防止層が形成されているため、シリコンカーバイド基板の酸化に起因する電荷捕獲中心が、シリコンカーバイド基板と酸化防止層との界面に形成されることはない。よって、界面における電荷捕獲中心の密度を低くすることができるので、良好な特性を有する半導体装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】 本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図６】 本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図７】 本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図８】 本発明の実施の形態５における半導体装置の構成を概略的に示す断面図である。
【図９】 本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。
【図１０】 本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。
【符号の説明】
１ ｎ型シリコンカーバイド基板、２ ｎ型シリコンカーバイド層、３ ｐ型シリコンカーバイド領域、４ ｎ型シリコンカーバイド領域、５ 酸化防止層、６ 酸化膜、７ ゲート電極、８ ソース電極、（ｐ型電極）、９ ドレイン電極、１０ ｐ型シリコンカーバイド基板、１１ フィールドプレート（ｐ型電極）、１２ 低濃度ｐ型シリコンカーバイド領域（ＪＴＥ部）、１５ 溝、１６ 孔。
Claims (5)
- 半導体素子が形成されたシリコンカーバイド基板と、
前記シリコンカーバイド基板の表面上に形成された酸化膜と、
前記シリコンカーバイド基板と前記酸化膜との間に形成され、かつシリコンおよび炭素の少なくともいずれかを含む第１の要素と、窒素、フッ素、硫黄およびセレンよりなる群から選ばれる１種以上を含む第２の要素との化合物（Ｓｉ３Ｎ４を除く）を有する、前記シリコンカーバイド基板の酸化を防止するための酸化防止層とを備えた、半導体装置。 - 前記半導体素子は、絶縁ゲート型電界効果トランジスタ部を有する素子であり、
前記絶縁ゲート型電界効果トランジスタ部のゲート絶縁層が前記酸化膜と前記酸化防止層とを有していることを特徴とする、請求項１に記載の半導体装置。 - 前記半導体素子は前記シリコンカーバイド基板にｐｎ接合をなすように形成された第１導電型の領域と第２導電型の領域とを含み、
前記ｐｎ接合に逆バイアス電圧が印加された時に前記半導体素子の終端部における電界を緩和することにより電界が集中することを防止するための電界終端構造部としてのフィールドプレート、ＪＴＥ部となるシリコンカーバイド領域およびフローティングガードリングのいずれかをさらに備えたことを特徴とする、請求項１に記載の半導体装置。 - 前記酸化防止層は、前記シリコンカーバイド基板に形成された前記半導体素子表面を覆うように形成されていることを特徴とする、請求項１に記載の半導体装置。
- 前記半導体素子は受光素子であり、
前記酸化膜と前記酸化防止層とは前記受光素子の受光部の窓材として形成されていることを特徴とする、請求項１に記載の半導体装置。
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