JP2023183015A - 半導体装置および電力変換装置 - Google Patents

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Abstract

【課題】狭メサ構造とスーパージャンクション構造とを組み合わせても、抵抗と耐圧との関係が悪化することを防止できる半導体装置を提供する。【解決手段】半導体装置１０１は、ソース領域４およびベース領域３を貫通する複数のトレンチ１６と、複数のトレンチ１６の間の領域であるメサ領域１５とを備える。トレンチ１６内には、ゲート絶縁膜５を介してベース領域３に面するゲート電極６が形成されている。トレンチ１６の直下には、電界緩和層８が設けられる。ベース領域３とドリフト層２との間には、第１ピラー層１３および第２ピラー層１４が交互に配設されたスーパージャンクション構造が形成されている。第１ピラー層１３の幅は、電界緩和層８の幅以下である。【選択図】図１

Description

本開示は、半導体装置および電力変換装置に関するものである。
パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート型半導体装置が広く使用されている。
一方、次世代のスイッチング素子として、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いたＭＯＳＦＥＴやＩＧＢＴなどが注目されており、１ｋＶ程度あるいはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体としては、ＳｉＣの他、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。
ＭＯＳＦＥＴの抵抗成分には、チャネルと呼ばれる反転層の抵抗成分であるチャネル抵抗、ドリフト層の抵抗成分であるドリフト抵抗、主電極としての金属電極と半導体層とのコンタクト抵抗などがある。また、ＭＯＳＦＥＴには大きく分けてプレーナ型とトレンチ型がある。プレーナ型では半導体層の表面上にゲート構造が配置され、トレンチ型では半導体層に形成されたトレンチ内にゲート構造が配置される。通常、プレーナ型よりもトレンチ型の方が、チャネル密度を高くできるため、チャネル抵抗を低減できる。
しかし、トレンチ型では、ゲート構造が形成されたトレンチの底部に電界が集中するため、ゲート酸化膜の信頼性が劣化しやすいという問題がある。この問題を解決する技術として、トレンチの底部にｐ型の電界緩和層を設け、トレンチの底部にまで空乏層を延ばすことによって、トレンチの底部にかかる電界を緩和する技術が提案されている。さらに、電界緩和層を接地すれば、スイッチング時の空乏層の変位が高速化され、スイッチング損失を低減することもできる。
ゲート構造にゲート電圧が印加されたときに反転層（チャネル）が形成されるのは、ゲート構造に面する半導体層の表層部のみである。よって、トレンチ型のＭＯＳＦＥＴでは、ゲート構造のトレンチに挟まれたメサ状の半導体領域（以下「メサ領域」という）の両側面の表層部のみに反転層が形成される。しかし、両側面の反転層が繋がる程度にまでメサ領域の幅を狭くすれば、メサ領域の全域に反転層を形成することができ、チャネル抵抗をさらに低減できる。このように反転層がメサ領域の全域に形成されるようにメサ領域を狭くした構造は「狭メサ構造」と呼ばれる。
一方、ドリフト層は、反転層が形成される部分と半導体基板との間に設けられる半導体領域であり、ドリフト層が空乏化することでＭＯＳＦＥＴ全体の耐圧が保持される。ドリフト抵抗を低減させる技術として、それぞれ縦方向に延びるｐ型の半導体領域であるｐ型ピラー層とｎ型の半導体領域であるｎ型ピラー層とを交互に配したスーパージャンクションと呼ばれる構造がある。スーパージャンクション構造では、ｐ型ピラー層とｎ型ピラー層との間に延びる空乏層によって耐圧が保持され、ｎ型ピラー層の不純物濃度を高く設計できるためドリフト抵抗を低くすることができる。
トレンチ型構造とスーパージャンクション構造の双方を適用すれば、チャネル抵抗およびドリフト抵抗を低減できるため、ＭＯＳＦＥＴの抵抗を小さくすることができる。例えば下記の特許文献１には、トレンチ型構造とスーパージャンクション構造の双方を適用した半導体装置が開示されている。また、特許文献２には、ゲート構造のトレンチの直下に電界緩和層を設け、スーパージャンクション構造のｐ型ピラー層を電界緩和層の直下に配置した炭化珪素半導体装置が開示されている。
特開２００８－６６７０８号公報 特開２０２１－２７１３８号公報
上述のように、トレンチ型構造とスーパージャンクション構造とを組み合わせれば、半導体装置の抵抗を削減できる。しかし、半導体装置の製造における加工技術を考慮すると、メサ領域は狭くできるとしてもトレンチを狭くすることには限界があるため、狭メサ構造を有する半導体装置では、トレンチの割合がメサ領域の割合よりも大きくなっていた。その場合、全てのトレンチの直下にｐ型ピラー層を配置すると、ｐ型ピラー層とｎ型ピラー層との比率が理想的なものから外れてしまい、半導体装置の抵抗と耐圧との関係が悪化することが分かってきた。
本開示は以上のような課題を解決するためになされたものであり、狭メサ構造とスーパージャンクション構造とを組み合わせても、抵抗と耐圧との関係が悪化することを防止できる半導体装置を提供することを目的とする。
本開示に係る半導体装置は、第１主面および前記第１主面の反対側の第２主面を有する半導体基板と、前記半導体基板の前記第１主面と前記第２主面との間に形成された第１導電型のドリフト層と、前記半導体基板の前記第１主面側の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記ベース領域の表層部における前記ソース領域が形成されていない領域であるコンタクト領域と、前記半導体基板の前記第１主面上に形成され、前記ソース領域および前記コンタクト領域に接続するソース電極と、前記半導体基板の前記第１主面側に形成され、前記ソース領域および前記ベース領域を貫通する複数のトレンチと、複数の前記トレンチの間の領域であり、前記ベース領域および前記ソース領域が設けられたメサ領域と、前記トレンチ内に形成され、ゲート絶縁膜を介して前記ベース領域に面するゲート電極と、前記トレンチの直下に設けられた第２導電型の電界緩和層と、前記ベース領域と前記ドリフト層との間に設けられ、第２導電型の第１ピラー層および第１導電型の第２ピラー層が交互に配設されたスーパージャンクション構造と、を備え、前記第１ピラー層の幅は、前記電界緩和層の幅以下である。
本開示によれば、スーパージャンクション構造の第１ピラー層の幅を、ゲート構造のトレンチの下の電界緩和層の幅よりも狭くすることにより、半導体装置の抵抗と耐圧との関係を良好に保つことができる。
実施の形態１に係る半導体装置の模式図である。 実施の形態２に係る半導体装置の模式図である。 実施の形態３に係る半導体装置の模式図である。 実施の形態４に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１０１の模式図である。ここでは半導体装置１０１をＭＯＳＦＥＴとした例を示すが、半導体装置１０１はＩＧＢＴなど他のスイッチング素子でもよい。また、以下の説明では、第１導電型をｎ型、第２導電型をｐ型とするが、それとは逆に、第１導電型をｐ型、第２導電型をｎ型としてもよい。
半導体装置１０１は、炭化珪素（ＳｉＣ）からなる半導体基板１を用いて形成されている。図１における半導体基板１の上側の面を「第１主面」、下側の面を「第２主面」と定義する。なお、半導体基板１の材料は炭化珪素に限られず、シリコン（Ｓｉ）でもよいし、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなど、他のワイドバンドギャップ半導体で形成されたものでもよい。
半導体基板１の第１主面と第２主面との間には、第１導電型（ｎ型）のドリフト層２が形成されている。半導体基板１の第１主面側の表層部には、第２導電型（ｐ型）のベース領域３が形成されている。ベース領域３の表層部には第１導電型のソース領域４が離散的に形成されており、ベース領域３の表層部におけるソース領域４が形成されていない領域はコンタクト領域３１となる。
半導体基板１の第１主面上には、ソース領域４およびコンタクト領域３１に接続するソース電極１０が形成されている。また、半導体基板１の第２主面上には、ドレイン電極１１が形成されている。
半導体基板１の第１主面側には、ソース領域４およびベース領域３を貫通する複数のトレンチ１６が形成されている。複数のトレンチ１６の間の領域はメサ領域１５であり、上記のベース領域３およびソース領域４は、メサ領域１５に形成されている。メサ領域１５の表面において、コンタクト領域３１の面積はソース領域４の面積よりも小さいことが好ましい。
トレンチ１６内には、ゲート絶縁膜５、ゲート電極６および層間絶縁膜７が埋め込まれている。ゲート絶縁膜５は、トレンチ１６の側面および底面に形成されており、ゲート電極６は、ゲート絶縁膜５の上に形成されている。よって、ゲート電極６は、ゲート絶縁膜５を介してベース領域３に面することになる。層間絶縁膜７はゲート絶縁膜５の上を覆い、層間絶縁膜７によってゲート絶縁膜５とソース電極１０との間が絶縁される。
また、トレンチ１６の直下には、第２導電型の電界緩和層８が形成されている。電界緩和層８はベース領域３を介してソース電極１０と電気的に接続される。本実施の形態では、メサ領域１５の一部に電界緩和層８とベース領域３を接続する第２導電型の接続層９を設けている。接続層９は、コンタクト領域３１の直下に配置されることが好ましい。
半導体基板１におけるドリフト層２の上部、すなわちベース領域３とドリフト層２との間には、第２導電型の第１ピラー層１３と第１導電型の第２ピラー層１４とが交互に配設されたスーパージャンクション構造が設けられている。なお、第１ピラー層１３の不純物のピーク濃度は、電界緩和層８よりも低く、第２ピラー層１４の不純物のピーク濃度は、ドリフト層２よりも高い。
実施の形態１に係る半導体装置１０１では、第１ピラー層１３および第２ピラー層１４の延在方向は、トレンチ１６および電界緩和層８の延在方向と同じであり、第１ピラー層１３は、電界緩和層８の直下に配置されている。第１ピラー層１３の幅は、電界緩和層８の幅以下である。また、第２ピラー層１４の幅は、メサ領域１５の幅よりも広い。
また、実施の形態１に係る半導体装置１０１では、メサ領域１５の幅を狭くした狭メサ構造が採用されている。狭メサ構造では、幅の狭いメサ領域１５がゲート電極６で挟み込まれており、メサ領域１５の全域に反転層を形成することができる。電流経路を最短化してチャネル抵抗を低減するために、メサ領域１５の上下方向に電流が流れる構成をとるのが望ましい。また、メサ領域１５の幅は０．０１μｍ以上０．２μｍ以下の範囲であることが望ましい。
ここで、トレンチ１６の形成方法について説明する。トレンチ１６は、半導体基板１の第１主面上にエッチングマスクを形成し、当該エッチングマスクを用いたドライエッチングにより形成することができる。半導体基板１がシリコンである場合には、レジストマスクをエッチングマスクとして用いることができる。しかし、半導体基板１が炭化珪素である場合は、炭化珪素は結合エネルギーが大きいことから、レジストマスクでは十分なエッチング選択比が得られない。よってその場合には、シリコン酸化膜などを半導体基板１の第１主面の全面に形成し、それをレジストマスクで加工することでハードマスクを形成し、当該ハードマスクをエッチングマスクとして用いるとよい。
狭メサ構造となるようにメサ領域１５を狭くするには、エッチングマスクの加工精度を上げる必要があるが、それには限界がある。そこで、上記の方法で形成したエッチングマスクをさらに加工してもよい。具体的には、形成したエッチングマスクを等方性エッチングによって細線化し、細線化したエッチングマスクを用いたドライエッチングにより、トレンチ１６を形成してもよい。この手法では、半導体基板１が炭化珪素である場合でも、０．２μｍ以下の狭いメサ領域１５を形成することができる。
半導体装置１０１がオン状態のときは、第２ピラー層１４が電流経路となり、半導体装置１０１がオフ状態に切り替わるときには、第１ピラー層１３から第２ピラー層１４へ空乏層が延び、それによって電流経路が遮断される。第２ピラー層１４の不純物濃度を高くすることで抵抗を下げることができるため、ドリフト層２にスーパージャンクション構造を設けることで、耐圧とドリフト抵抗の関係を大きく改善することができる。
第１ピラー層１３および第２ピラー層１４における半導体基板１の深さ方向の長さは、ドリフト層２の底から電界緩和層８の底までの長さの半分以上であるとよい。ドリフト層２の底から電界緩和層８の底までの領域で、スーパージャンクション構造が占める割合が大きいほど、半導体装置１０１の抵抗と耐圧との関係は改善される。
第１ピラー層１３は、ソース電極１０と電気的に接続される。このため第１ピラー層１３の設置周期（つまり設置間隔）は、トレンチ１６の設置周期と同じであることが望ましい。その場合、トレンチ１６の下の電界緩和層８を通して、第１ピラー層１３とソース電極１０との電気的接続を行うことができる。
また、電界緩和層８の直下は電流経路になりにくいため、ここに第１ピラー層１３を配置することで電流経路をより短くすることができる。すなわち、トレンチ１６の直下に第１ピラー層１３を、メサ領域１５の直下に第２ピラー層１４を、それぞれ配置することが好ましい。
なお、第１ピラー層１３および第２ピラー層１４からなるスーパージャンクション構造は、高エネルギーイオン注入や、イオン注入とエピタキシャル成長とを繰り返すことによって形成することができる。
メサ領域１５の加工精度の制約によって、トレンチ１６の割合がメサ領域１５の割合よりも大きくなる場合、例えば、トレンチ１６の下にそれと同じ幅の第１ピラー層１３を設け、メサ領域１５の下にそれと同じ幅の第２ピラー層１４を設けると、スーパージャンクション構造における第１ピラー層１３の割合が大きくなり、抵抗と耐圧との関係が悪化してしまう。本実施の形態では、第１ピラー層１３を狭く、第２ピラー層１４を広くすることで、この問題を解決しており、抵抗と耐圧との関係を良好に保つことができる。
＜実施の形態２＞
実施の形態１では、第１ピラー層１３の幅を狭くすることによって第１ピラー層１３と第２ピラー層１４との比率を適正化したが、実施の形態２では、その比率を適正化する別の方法を示す。
図２は、実施の形態２に係る半導体装置１０２の模式図である。実施の形態２に係る半導体装置１０２と、実施の形態１の半導体装置１０１との違いは、第１ピラー層１３および第２ピラー層１４の設置周期である。実施の形態１では、第１ピラー層１３の設置周期とトレンチ１６の設置周期との比（以下「設置周期比」ともいう）は１：１であったが、図２の半導体装置１０２では、第１ピラー層１３の設置周期をトレンチ１６の設置周期よりも長くして、第１ピラー層１３とトレンチ１６との設置周期比を２：１としている。この場合でも、耐圧と抵抗の関係は適正化される。
第１ピラー層１３とトレンチ１６との設置周期比は、整数対整数であればよく、例えば３：１や３：２であってもよい。設置周期比によっては、メサ領域１５の直下に第１ピラー層１３が配置されることもあるが、チャネル抵抗が十分に低減されているため、それによる抵抗の増加量は無視できる程度に小さい。
実施の形態２においては、第１ピラー層１３の幅は、トレンチ１６の下の電界緩和層８の幅より狭くても広くてもよい。第１ピラー層１３の幅が電界緩和層８の幅よりも広い場合には、抵抗が若干増加するかもしれないが、この場合も抵抗の増加量は無視できる程度に小さい。
実施の形態２に係る半導体装置１０２では、トレンチ１６を狭くすることでチャネル密度を上げ、よりチャネル抵抗を低減することができる。しかし、実施の形態１で説明したトレンチ１６の形成方法では、メサ領域１５を狭くすることはできるが、トレンチ１６を狭くすることはできない。言い換えれば、メサ領域１５とトレンチ１６との比率を変化させることはできるが、メサ領域１５およびトレンチ１６の設置周期を変化させることはできない。
そこで、実施の形態２では以下のような方法でトレンチ１６を形成するとよい。まず、半導体基板１の第１主面上に第１のハードマスクを形成してパターニングする。次に、半導体基板１の第１主面の全面に第２のハードマスクを形成し、当該第２のハードマスクに対する異方性エッチングを行う。その結果、第１のハードマスクの側壁に第２のハードマスクが残った状態となる。その後、第１のハードマスクをエッチングにより除去して、第２のハードマスクのみを残す。そして、残った第２のハードマスクをエッチングマスクとして用いたドライエッチングにより、半導体基板１の第１主面にトレンチ１６を形成する。この方法では、第１のハードマスクの２倍の密度で、第２のハードマスクを形成できるため、幅の狭いトレンチ１６を形成することができる。
なお、第１のハードマスクと第２のハードマスクは互いにエッチング選択比の大きい材料であることが望ましい。例えば、第１のハードマスクには多結晶シリコンを、第２のハードマスクにはシリコン酸化膜を用いるとよい。また、上記の第２のハードマスクの形成を繰り返し、ハードマスクの密度を４倍、８倍と上げれば、さらに幅の狭いトレンチ１６を形成することができる。
この方法を用いることで、メサ領域１５およびトレンチ１６の設置周期を小さくできるが、第１ピラー層１３および第２ピラー層１４の幅にも加工の限界がある。第１ピラー層１３および第２ピラー層１４の形成を高エネルギーイオン注入で行う場合には、厚いマスク材料が必要であるため細線加工はしにくいという制約があり、第１ピラー層１３および第２ピラー層１４の形成をイオン注入とエピタキシャル成長とを組み合わせて行う場合には、マスクずれの影響を受けることが制約となる。また、注入されたイオンは面内方向にある程度の広がりを持つため、第１ピラー層１３および第２ピラー層１４をメサ領域１５のように微細加工することは困難である。
本実施の形態では、メサ領域１５の直下に必ずしも第２ピラー層１４を配置する必要がないため、第１ピラー層１３および第２ピラー層１４の幅の制約を受けることを回避しつつ、抵抗と耐圧の関係を良好に保つことができる。
＜実施の形態３＞
図３は、実施の形態３に係る半導体装置１０３の模式図である。実施の形態３に係る半導体装置１０３と、実施の形態１の半導体装置１０１または実施の形態２の半導体装置１０２との違いは、第１ピラー層１３および第２ピラー層１４の延在方向である。実施の形態１および２では、第１ピラー層１３および第２ピラー層１４の延在方向は、トレンチ１６および電界緩和層８の延在方向と同じであったが、図３の半導体装置１０３では、第１ピラー層１３および第２ピラー層１４の延在方向は、トレンチ１６および電界緩和層８の延在方向と９０度異なる。つまり、第１ピラー層１３および第２ピラー層１４の延在方向は、トレンチ１６および電界緩和層８の延在方向と直交している。
実施の形態１および２で述べたように、第１ピラー層１３および第２ピラー層１４の幅はスーパージャンクション構造において重要なパラメータである。実施の形態１および２では、第１ピラー層１３および第２ピラー層１４の幅や設置周期を適正化することによって、抵抗と耐圧との関係を改善する方法を示したが、第１ピラー層１３および第２ピラー層１４の幅をメサ領域１５の設置周期と独立して設計することはできない。その理由は、第１ピラー層１３および第２ピラー層１４の幅をメサ領域１５の設置周期と独立して設計すると、メサ領域１５と第２ピラー層１４との位置関係が場所によって異なるようになり局所的な電流の偏りが生じてしまうためである。局所的な電流の偏りは、負荷短絡などの異常により大電流が流れたときに局所破壊を引き起こす原因となるため、避ける必要がある。
そこで、実施の形態３では、電界緩和層８の底面を境界として、当該境界よりも下に設けられた第１ピラー層１３および第２ピラー層１４の延在方向を、当該境界よりも上に設けられたメサ領域１５およびトレンチ１６の延在方向から９０度ずらすことで、第１ピラー層１３および第２ピラー層１４の幅をメサ領域１５の設置周期から独立して設計できる。これにより、第１ピラー層１３および第２ピラー層１４の幅の設計の制約が減り、抵抗と耐圧の関係をより理想的なものに近付けることができる。なお、本実施の形態のように、第１ピラー層１３および第２ピラー層１４の延在方向と、メサ領域１５およびトレンチ１６の延在方向とを９０度ずらした場合でも、第１ピラー層１３は電界緩和層８を通してソース電極１０と電気的に接続することができる。
＜実施の形態４＞
本実施の形態は、上述した実施の形態１～３のいずれかに係る半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに本開示を適用した場合について説明する。
図４は、本実施の形態に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図４に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図４に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子を備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子から構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１～３のいずれかに係る半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１～３のいずれかに係る半導体装置を適用するため、抵抗を大きく下げることできる。
本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。
また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
第１主面および前記第１主面の反対側の第２主面を有する半導体基板と、
前記半導体基板の前記第１主面と前記第２主面との間に形成された第１導電型のドリフト層と、
前記半導体基板の前記第１主面側の表層部に形成された第２導電型のベース領域と、
前記ベース領域の表層部に形成された第１導電型のソース領域と、
前記ベース領域の表層部における前記ソース領域が形成されていない領域であるコンタクト領域と、
前記半導体基板の前記第１主面上に形成され、前記ソース領域および前記コンタクト領域に接続するソース電極と、
前記半導体基板の前記第１主面側に形成され、前記ソース領域および前記ベース領域を貫通する複数のトレンチと、
複数の前記トレンチの間の領域であり、前記ベース領域および前記ソース領域が設けられたメサ領域と、
前記トレンチ内に形成され、ゲート絶縁膜を介して前記ベース領域に面するゲート電極と、
前記トレンチの直下に設けられた第２導電型の電界緩和層と、
前記ベース領域と前記ドリフト層との間に設けられ、第２導電型の第１ピラー層および第１導電型の第２ピラー層が交互に配設されたスーパージャンクション構造と、
を備え、
前記第１ピラー層の幅は、前記電界緩和層の幅以下である、
半導体装置。
（付記２）
前記第２ピラー層の幅は、前記メサ領域の幅よりも広い、
付記１に記載の半導体装置。
（付記３）
第１主面および前記第１主面の反対側の第２主面を有する半導体基板と、
前記半導体基板の前記第１主面と前記第２主面との間に形成された第１導電型のドリフト層と、
前記半導体基板の前記第１主面側の表層部に形成された第２導電型のベース領域と、
前記ベース領域の表層部に形成された第１導電型のソース領域と、
前記ベース領域の表層部における前記ソース領域が形成されていない領域であるコンタクト領域と、
前記半導体基板の前記第１主面上に形成され、前記ソース領域および前記コンタクト領域に接続するソース電極と、
前記半導体基板の前記第１主面側に形成され、前記ソース領域および前記ベース領域を貫通する複数のトレンチと、
複数の前記トレンチの間の領域であり、前記ベース領域および前記ソース領域が設けられたメサ領域と、
前記トレンチ内に形成され、ゲート絶縁膜を介して前記ベース領域に面するゲート電極と、
前記トレンチの直下に設けられた第２導電型の電界緩和層と、
前記ベース領域と前記ドリフト層との間に設けられ、第２導電型の第１ピラー層および第１導電型の第２ピラー層が交互に配設されたスーパージャンクション構造と、
を備え、
前記第１ピラー層の設置周期と前記トレンチの設置周期との比が、１対１を除く整数対整数の比で表される、
半導体装置。
（付記４）
前記第１ピラー層および前記第２ピラー層の延在方向は、前記トレンチの延在方向と同じであり、
前記第１ピラー層は、前記電界緩和層の直下に配置されている、
付記１から付記３のいずれか一項に記載の半導体装置。
（付記５）
前記第１ピラー層および前記第２ピラー層の延在方向は、前記トレンチの延在方向に直交する、
付記１から付記３のいずれか一項に記載の半導体装置。
（付記６）
前記半導体基板の深さ方向において、前記第１ピラー層および前記第２ピラー層の長さは、前記ドリフト層の底から前記電界緩和層の底までの長さの半分以上である、
付記１から付記５のいずれか一項に記載の半導体装置。
（付記７）
前記メサ領域の幅は０．２μｍ以下である、
付記１から付記６のいずれか一項に記載の半導体装置。
（付記８）
前記メサ領域における前記コンタクト領域の直下に形成され、前記電界緩和層と前記ベース領域を接続する第２導電型の接続層をさらに備える、
付記１から付記７のいずれか一項に記載の半導体装置。
（付記９）
前記メサ領域の表面において、前記コンタクト領域の面積は前記ソース領域の面積よりも小さい、
付記１から付記８のいずれか一項に記載の半導体装置。
（付記１０）
前記半導体基板は、炭化珪素により形成されている、
付記１から付記８のいずれか一項に記載の半導体装置。
（付記１１）
付記１から付記９のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
１０１，１０２，１０３ 半導体装置、１ 半導体基板、２ ドリフト層、３ ベース領域、４ ソース領域、５ ゲート絶縁膜、６ ゲート電極、７ 層間絶縁膜、８ 電界緩和層、９ 接続層、１０ ソース電極、１１ ドレイン電極、１３ 第１ピラー層、１４ 第２ピラー層、１５ メサ領域、１６ トレンチ、３１ コンタクト領域、１００ 電源、２００ 電力変換装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷。

Claims (11)

  1. 第１主面および前記第１主面の反対側の第２主面を有する半導体基板と、
    前記半導体基板の前記第１主面と前記第２主面との間に形成された第１導電型のドリフト層と、
    前記半導体基板の前記第１主面側の表層部に形成された第２導電型のベース領域と、
    前記ベース領域の表層部に形成された第１導電型のソース領域と、
    前記ベース領域の表層部における前記ソース領域が形成されていない領域であるコンタクト領域と、
    前記半導体基板の前記第１主面上に形成され、前記ソース領域および前記コンタクト領域に接続するソース電極と、
    前記半導体基板の前記第１主面側に形成され、前記ソース領域および前記ベース領域を貫通する複数のトレンチと、
    複数の前記トレンチの間の領域であり、前記ベース領域および前記ソース領域が設けられたメサ領域と、
    前記トレンチ内に形成され、ゲート絶縁膜を介して前記ベース領域に面するゲート電極と、
    前記トレンチの直下に設けられた第２導電型の電界緩和層と、
    前記ベース領域と前記ドリフト層との間に設けられ、第２導電型の第１ピラー層および第１導電型の第２ピラー層が交互に配設されたスーパージャンクション構造と、
    を備え、
    前記第１ピラー層の幅は、前記電界緩和層の幅以下である、
    半導体装置。
  2. 前記第２ピラー層の幅は、前記メサ領域の幅よりも広い、
    請求項１に記載の半導体装置。
  3. 第１主面および前記第１主面の反対側の第２主面を有する半導体基板と、
    前記半導体基板の前記第１主面と前記第２主面との間に形成された第１導電型のドリフト層と、
    前記半導体基板の前記第１主面側の表層部に形成された第２導電型のベース領域と、
    前記ベース領域の表層部に形成された第１導電型のソース領域と、
    前記ベース領域の表層部における前記ソース領域が形成されていない領域であるコンタクト領域と、
    前記半導体基板の前記第１主面上に形成され、前記ソース領域および前記コンタクト領域に接続するソース電極と、
    前記半導体基板の前記第１主面側に形成され、前記ソース領域および前記ベース領域を貫通する複数のトレンチと、
    複数の前記トレンチの間の領域であり、前記ベース領域および前記ソース領域が設けられたメサ領域と、
    前記トレンチ内に形成され、ゲート絶縁膜を介して前記ベース領域に面するゲート電極と、
    前記トレンチの直下に設けられた第２導電型の電界緩和層と、
    前記ベース領域と前記ドリフト層との間に設けられ、第２導電型の第１ピラー層および第１導電型の第２ピラー層が交互に配設されたスーパージャンクション構造と、
    を備え、
    前記第１ピラー層の設置周期と前記トレンチの設置周期との比が、１対１を除く整数対整数の比で表される、
    半導体装置。
  4. 前記第１ピラー層および前記第２ピラー層の延在方向は、前記トレンチの延在方向と同じであり、
    前記第１ピラー層は、前記電界緩和層の直下に配置されている、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１ピラー層および前記第２ピラー層の延在方向は、前記トレンチの延在方向に直交する、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  6. 前記半導体基板の深さ方向において、前記第１ピラー層および前記第２ピラー層の長さは、前記ドリフト層の底から前記電界緩和層の底までの長さの半分以上である、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  7. 前記メサ領域の幅は０．２μｍ以下である、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  8. 前記メサ領域における前記コンタクト領域の直下に形成され、前記電界緩和層と前記ベース領域を接続する第２導電型の接続層をさらに備える、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  9. 前記メサ領域の表面において、前記コンタクト領域の面積は前記ソース領域の面積よりも小さい、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  10. 前記半導体基板は、炭化珪素により形成されている、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  11. 請求項１から請求項３のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備えた電力変換装置。
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