JP3542189B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Description

【０００１】
【産業上の利用分野】
本発明は半導体装置の製造方法及び半導体装置に係り、特に高集積半導体装置において、熱酸化膜を形成するのに好適な半導体装置の製造方法とこれによって得られる半導体装置に関する。
【０００２】
【従来の技術】
シリコンを基板として使用する半導体素子製造においては、絶縁膜としてシリコンを熱酸化して形成するシリコン酸化膜が利用されている。この熱酸化膜の形成過程においては、シリコンーシリコン結合を破ってシリコンー酸素結合が形成されていくことから、シリコンと酸化膜界面近傍には大きなひずみ（応力）が発生する。
【０００３】
酸化硅素の分子体積はシリコンのそれの２倍以上であることから、酸化反応で形成された酸化膜は膨張しようとするため、一般にはシリコン側には引張応力が酸化膜側には圧縮応力が発生する。発生応力が高くなると、単結晶であるシリコン基板内には転位等の結晶欠陥が発生してしまう。この結晶欠陥の存在は、半導体素子においては漏れ電流発生等の原因となるため、製品の信頼性を著しく低下させてしまう。
【０００４】
また、シリコン基板内に結晶欠陥が発生しなくても、酸化膜中に発生する応力で酸化膜中の原子間隔にひずみが生じて原子間の結合力が低下したり、極端な場合には原子結合が破壊されるなどの損傷が発生する場合もある。このような損傷が発生すると、酸化膜の絶縁特性が低下し、酸化膜の電気的信頼性、ひいては製品の信頼性が低下してしまう。
【０００５】
一般に発生する応力の値は、形成する酸化膜厚が厚くなるほど単調に増加する。このため、厚い熱酸化膜を形成する場合には発生する応力の緩和が重要な課題となる。この応力緩和方法としては、特開平３ー１１７３３号公報に記載されているように、熱酸化を途中で中断してひずみ取りの熱処理を行い、その後再び熱酸化を継続するという方法が提案されていた。
【０００６】
【発明が解決しようとする課題】
酸化膜中に応力が発生するメカニズムとしては、主として酸化膜形成過程における酸化反応に基づくシリコン／酸化膜界面近傍における酸化膜の体積膨張に起因した応力と、酸化膜上に堆積した薄膜から発生する応力がある。
【０００７】
酸化反応起因の応力緩和は、従来技術においてもある程度可能であったが、酸化膜上に堆積した薄膜から発生する応力に関しては、有効な応力緩和方法がなかった。この酸化膜上に堆積した薄膜から発生する応力とは以下のようなメカニズムで発生する。
【０００８】
先ず、酸化膜の形成プロセスとして、シリコン基板表面に隣接した例えばトランジスタ間を電気的に絶縁分離することを目的に、数千オングストローム程度の厚さで部分的に素子分離用の酸化膜を形成するプロセスがある。この素子分離用酸化膜を形成する方法として選択酸化法が広く利用されている（図２（参照））。この選択酸化法は、シリコン基板１（図２（ａ））上に例えばパッド酸化膜２と呼ばれる薄い熱酸化膜を介して（図２（ｂ））窒化ケイ素膜３を堆積し（図２（ｃ））、素子分離用酸化膜を形成したい領域の該窒化ケイ素膜３をエッチング除去して（図２（ｄ））、全体を酸化することで部分的にシリコン基板上に厚い酸化膜を形成する方法である（図２（ｅ））。
【０００９】
この選択酸化法において酸化保護膜として使用されている窒化硅素膜は、膜堆積時点で１０００ＭＰａ程度の内部応力を有していることが多く、この応力が酸化膜にも作用する。更に、選択酸化過程においては、酸化種である酸素やＨ2Ｏがシリコン基板内で三次元的に拡散するため、窒化硅素膜端近傍にはバーズビークと呼ばれる酸化膜５が成長してしまう。
【００１０】
酸化膜成長時には酸化膜が体積膨張するため、窒化硅素膜端の窒化硅素膜は持ち上げられ、膜全体には反り変形が発生する。この反り変形に起因して発生する反力が窒化硅素膜端に集中するため、窒化硅素膜端の酸化膜内には大きな応力が発生する。従って、窒化硅素膜が存在した状態では必ずこの応力集中が発生し、酸化膜に損傷を与えてしまう。
【００１１】
酸化膜上に堆積した薄膜が酸化膜に損傷を与える他のプロセスとしては、ＭＯＳ型（ＭｅｔａｌーＯｘｉｄｅーＳｅｍｉｃｏｎｄｕｃｔｏｒ型）トランジスタのゲート酸化膜上にゲート電極として薄膜を堆積するプロセスがある。ゲート電極としては、多結晶シリコン薄膜や高融点金属材料、或いはシリサイド合金薄膜等が単層或いは積層構造で使用される。
【００１２】
このようなゲート電極材料はやはり数百〜千ＭＰａを超えるような内部応力を持って堆積されることが多い。このため、ゲート電極を加工するとこの内部応力に起因して、ゲート電極端近傍の酸化膜中には応力集中が発生して酸化膜は損傷を受けることになる。
【００１３】
本発明の目的は、酸化膜上に部分的に堆積した薄膜の端部における酸化膜の損傷を回復させる半導体装置の製造方法とこれによって得られる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
酸化膜中の損傷を回復させるためには、損傷を受けたプロセス後に、酸化膜表面を極力露出させた状態で、少なくても８００℃以上の温度で５分以上、できれば２０分以上熱処理を行うことが有効である。選択酸化法で素子分離用酸化膜を形成するプロセスにおいては、選択酸化終了後に酸化保護膜として使用される例えば窒化硅素膜や多結晶シリコン薄膜を全て除去し、酸化膜或いはシリコン基板表面が露出した状態で８００℃以上、より望ましくは９５０℃以上の温度で少なくても５分以上、できれば３０分以上熱処理を行う。この素子分離酸化膜形成後の熱処理の後に、ＭＯＳ型トランジスタのゲート酸化膜を形成した後にも、酸化膜表面が露出した状態で８００℃以上の温度で少なくても５分以上、できれば３０分以上熱処理を行う。更に、ゲート酸化膜上にゲート電極を形成（パターニング）した後にも、ゲート電極及び酸化膜が露出した状態で８００℃以上の温度で少なくても５分以上、できれば２０分以上熱処理を行う。
【００１５】
従って本発明による半導体装置の製造方法は次のいずれかの態様を特徴とし、本発明による半導体装置はこれらの内のいずれかの製造方法によって製造されることを特徴とすることになる。
【００１６】
（１）：熱酸化膜を形成した後、酸化膜或いはシリコン基板表面が露出した状態で、少なくとも８００℃以上の温度において５分以上熱処理を施す。
【００１７】
（２）：シリコン基板表面に半導体素子間を電気的に絶縁分離するための部分的に厚い酸化膜を形成する選択酸化終了後に、酸化膜以外の薄膜を除去し、酸化膜或いはシリコン基板を露出させた状態で、少なくとも９５０℃以上の温度において５分以上熱処理を行う。
【００１８】
（３）：シリコン基板表面に半導体素子間を電気的に絶縁分離するための部分的に厚い酸化膜を形成した後、ＭＯＳ型トランジスタのゲート酸化膜を形成し、該ゲート酸化終了直後或いはゲート電極形成後に少なくとも８００℃以上の温度において５分以上熱処理を行う。
【００１９】
（４）：（１）、（２）または（３）において、半導体装置はフラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ等のメモリ装置或いは演算装置である。
【００２０】
（５）：上記いずれかにおいて、熱酸化は少なくとも酸素あるいは水素と酸素の混合ガス或いはＨ2Ｏ雰囲気で行われる。
【００２１】
（６）：上記いずれかにおいて、熱処理の雰囲気が、窒素或いは水素或いはアルゴン等の不活性ガス或いはこれらの混合ガスで或いはこれらに数％程度酸素が含まれた混合ガスである。
【００２２】
【作用】
シリコン基板上に熱酸化法で酸化膜を形成する場合に、酸化膜中に発生する応力、或いはシリコン基板表面（酸化膜との界面）に発生する応力は、酸化温度によって変化する。これは、熱酸化膜の粘弾性挙動に基づく応力緩和機構が存在するためである。
【００２３】
この熱酸化過程でシリコン基板に発生する応力を顕微ラマン法を使用して測定した例を図３に示す。図の横軸は酸化温度で、縦軸はシリコン基板表面（酸化膜との界面）に室温で残留している基板表面と平行方向の垂直応力である。図中には、酸化雰囲気として、水素と酸素の混合雰囲気を使用した場合と乾燥酸素を使用した場合の測定結果をまとめて示している。尚、酸化はシリコン単結晶（（１００）面ウエハ）を使用し、シリコン表面に一様に膜厚５０ｎｍ一定で酸化膜を形成している。
【００２４】
シリコン基板残留応力は酸化温度が上昇するに伴い、単調に減少することがわかる。特に、酸化雰囲気として酸素と水素の混合ガスを使用した場合に応力緩和が顕著に現われ、９５０℃以上ではほぼゼロにまで減少する。このような応力緩和挙動は、酸化反応の進行過程に限らず、酸化反応が終了した後に熱処理を行っても発生する。
【００２５】
すなわち、例えば酸化雰囲気として酸素と水素の混合ガスを使用した場合に、８５０℃で酸化膜を形成した後に、９５０℃で３０分熱処理を追加しても酸化膜応力はほぼゼロにまで減少する。熱処理過程における応力緩和は５分程度でも効果が現われるが、十分な応力緩和を行わせるためには、できれば２０分以上熱処理を行うことが好ましい。
【００２６】
尚、図３は酸化膜厚を５０ｎｍとした場合の測定結果であるが、酸化膜厚が１００ｎｍ程度以上になると、９５０℃以上で酸化しても、酸化終了時点においてシリコン基板残留応力は必ずしもゼロにまでは減少しない。これは、応力の緩和に時間を要するためである。従って、熱酸化法によって酸化膜を形成した後に以上のような熱処理を施すことは、酸化膜中の応力緩和に有効である。
【００２７】
更に、選択酸化法のように、窒化硅素膜等の酸化保護（防止）膜を使用して酸化を行う場合には、既に述べたように酸化保護（防止）膜端部の酸化膜中に応力集中が発生するので、酸化終了後に応力の発生原因となっている薄膜（この場合は窒化硅素膜）を除去し、酸化膜表面或いはシリコン基板表面が全面露出した状態で熱処理を追加すると、該薄膜の存在に起因して発生した応力も酸化誘起応力と共に緩和させることができる。
【００２８】
更に、ＭＯＳ型トランジスタのゲート酸化膜は８５０℃前後で形成されることが多く、膜形成後には酸化膜中に大きな応力が残留していることが多いためこのような熱処理の追加は応力緩和に非常に有効である。
【００２９】
また、このゲート酸化膜上にゲート電極を堆積（＋エッチング加工）した場合にもゲート電極端の酸化膜には応力集中が発生しているので、ゲート電極エッチング加工完了後にこのような熱処理を追加すると酸化膜中に発生した応力を緩和させることが可能である。
【００３０】
【実施例】
以下、本発明の第一実施例を、図１、図３、図４を使用して説明する。図１は本発明の半導体装置の製造方法を使用した素子分離用酸化膜の形成工程におけるシリコン基板断面変化を示す模式図、図３は酸化に伴ってシリコン基板表面（酸化膜との界面）近傍に発生する応力の酸化温度依存性を示した図、図４は本実施例の製造方法を示すフローチャートである。
【００３１】
先ず、図４のフローチャートに従い、図１を使用して本実施例を説明する。本実施例は、本発明を半導体装置の製造プロセスにおける厚い素子分離酸化膜を形成するための選択酸化プロセスに適用したものである。
【００３２】
シリコン基板１（図１（ａ））上に、熱酸化法を使用して膜厚１０ｎｍ程度の薄いパッド酸化膜２を形成する（図１（ｂ））。この上に酸化保護（防止）膜として窒化硅素膜３を堆積する（図１（ｃ））。素子分離酸化膜を形成したい領域の該窒化硅素膜３をエッチング除去して開口部を形成し、熱酸化（図４ー１０６）を行い、厚さ数百ｎｍ程度の膜厚の素子分離酸化膜４を形成する（図１（ｅ））。この後該窒化硅素膜３を全部除去し、酸化膜２或いは３或いはシリコン基板１が表面に露出した状態で、８００℃以上の温度で少なくても５分以上熱処理（図４ー１０８）を行う。
【００３３】
尚、熱処理の雰囲気は、窒素或いは水素或いはアルゴン等の不活性ガス或いはこれらの混合ガスであることが好ましいが数％程度酸素が含まれても差し支えない。また、熱処理温度はできれば９５０℃以上であると尚一層好ましい。
【００３４】
本熱処理による応力緩和の効果を図３を使用して説明する。図３の横軸は酸化温度縦軸は酸化後のシリコン基板残留応力である。尚、酸化はシリコン単結晶（（１００）面ウエハ）を使用し、シリコン表面に一様に膜厚５０ｎｍ一定で酸化膜を形成している。
【００３５】
シリコン基板残留応力は酸化温度が上昇するに伴い、単調に減少することがわかる。特に、酸化雰囲気として酸素と水素の混合ガスを使用した場合に応力緩和が顕著に現われ、９５０℃以上ではほぼゼロにまで減少する。このような応力緩和挙動は、酸化反応の進行過程に限らず、酸化反応が終了した後に熱処理を行っても発生する。すなわち、例えば酸化雰囲気として酸素と水素の混合ガスを使用した場合に、８５０℃で酸化膜を形成した後に、９５０℃で３０分熱処理を追加しても酸化膜応力はほぼゼロにまで減少する。熱処理過程における応力緩和は５分程度でも効果が現われるが、十分な応力緩和を行わせるためには、できれば２０分以上熱処理を行うことが好ましい。
【００３６】
尚、図３は酸化膜厚を５０ｎｍとした場合の測定結果であるが、酸化膜厚が１００ｎｍ程度以上になると、９５０℃以上で酸化しても、酸化終了時点においてシリコン基板残留応力は必ずしもゼロにまでは減少しない。これは、応力の緩和に時間を要するためである。従って、熱酸化法によって酸化膜を形成した後に以上のような熱処理あるいは特に１０００℃以上の熱処理（例えば１２００℃）を施すことは、酸化膜中の応力緩和に有効である。特に、選択酸化法においては窒化硅素膜端部近傍の酸化膜中には応力集中が発生しているため、窒化硅素膜を除去した後にこのような熱処理を施すことで窒化硅素膜の存在に起因して発生している応力も緩和できる。
【００３７】
本実施例においては、酸化保護（防止）膜として窒化硅素膜のみを使用したが、本酸化保護（防止）膜は多結晶シリコン薄膜上に窒化硅素膜を堆積した積層構造膜であっても差し支えない。更に、酸化保護（防止）膜は必ずしもパッド酸化膜２上に形成する必要はなく、シリコン基板１上に直接堆積しても差し支えない。 酸化保護（防止）膜の一部をエッチング除去して開口部を形成する（図４ー１０５、或いは図１（ｄ））場合にはパッド酸化膜２も除去されてシリコン基板１が露出しても構わないし、積極的にシリコン基板１を表面から１０ｎｍ程度以上エッチングし、段差を形成してシリコン基板１を露出させても差し支えない。
【００３８】
以上本実施例においては、選択酸化法において酸化誘起応力或いは酸化保護（防止）膜の存在に起因して酸化膜中に発生する応力を緩和でき、酸化膜の構造及び電気的信頼性を向上できるという効果がある。
【００３９】
次に本発明の第二の実施例を図５、図６を使用して説明する。図５は、本発明の半導体装置の製造方法を使用したＭＯＳ型トランジスタ用のゲート酸化膜の形成工程におけるシリコン基板断面変化を示す模式図、図６は本実施例の製造方法を示すフローチャートである。
【００４０】
先ず、図６のフローチャートに従い、図５を使用して本実施例を説明する。本実施例では、図５（ａ）に示したように、素子分離用酸化膜４が既に形成され、ゲート酸化膜を形成するシリコン基板１表面が露出している状態を初期状態（図６ー２０２）としている。本素子分離酸化膜は第一の実施例で述べた製造方法を使用して形成したものであることが好ましいが、必ずしもこの方法に限定されるものではない。
【００４１】
ゲート酸化膜６は通常の熱酸化法を使用して例えば８５０℃でシリコン基板１表面に形成する（図５（ｂ））。このゲート酸化終了後、酸化膜４或いは６が表面に露出した状態で、少なくても８００℃以上好ましくは９５０℃以上で少なくても５分間以上熱処理を行う。熱処理の雰囲気は、窒素或いは水素或いはアルゴン等の不活性ガス或いはこれらの混合ガスであることが好ましいが数％程度酸素が含まれても差し支えない。本熱処理により、ゲート酸化膜形成過程において酸化膜中に発生する酸化誘起応力を緩和することができる。
【００４２】
本実施例においては、ゲート酸化プロセスにおいて酸化誘起応力に起因して酸化膜中に発生する応力を緩和でき、酸化膜の構造及び電気的信頼性を向上できるという効果がある。
【００４３】
次に、本発明の第三の実施例を図７、図８を使用して説明する。図７は、本発明の半導体装置の製造方法を使用したＭＯＳ型トランジスタ用のゲート電極の形成工程におけるシリコン基板断面変化を示す模式図、図８は本実施例の製造方法を示すフローチャートである。以下、図８のフローチャートに従い、図７を使用して本実施例を説明する。本実施例では、ＭＯＳ型トランジスタのゲート酸化膜６までは形成されている（図７（ａ），図８ー３０２）ことを初期条件としている。
【００４４】
本実施例における素子分離酸化膜４及びゲート酸化膜６の形成は、本発明の第一の実施例及び第二の実施例を使用して形成していることが好ましいが、必ずしもこれらに限定されるものではない。ゲート電極７として例えば多結晶シリコン薄膜を形成し、エッチング加工により電極形状に加工する（図７（ｂ））。この場合、ゲート電極７端近傍のゲート酸化膜６中には応力集中が発生するため、酸化膜の受けたダメージを回復させることを目的に、少なくても８００℃以上好ましくは９５０℃以上の温度で少なくても５分間以上熱処理する（図８ー３０４）。熱処理の雰囲気は、窒素或いは水素或いはアルゴン等の不活性ガス或いはこれらの混合ガスであることが好ましいが数％程度酸素が含まれても差し支えない。
【００４５】
尚、ゲート電極材料は、多結晶シリコン薄膜に限定されるものではなく，高融点金属材料、或いは高融点金属乃至はチタン、コバルト、ニッケル等金属とのシリサイド合金或いは以上の薄膜の積層構造であっても差し支えない。また、本ＭＯＳ型トランジスタはＤＲＡＭ、ＳＲＡＭ等のメモリ回路或いは演算回路に使用しても構わない。
【００４６】
本実施例においては、ＭＯＳ型トランジスタのゲート電極形成プロセスにおいてゲート電極膜の内部応力に起因してゲート酸化膜中に発生する応力を緩和でき、酸化膜の構造及び電気的信頼性を向上できるという効果がある。
【００４７】
次に本発明の第四の実施例を図９、図１０を使用して説明する。図９は、本発明の半導体装置の製造方法を使用したフラッシュメモリ構造形成工程におけるシリコン基板断面変化を示す模式図、図１０は本実施例の製造方法を示すフローチャートである。
【００４８】
先ず図１０のフローチャートに従い、図９を使用して本実施例を説明する。本実施例ではシリコン基板１上に素子分離酸化膜４及びトンネル酸化膜８が形成されている状態を初期状態（図９（ａ）、図１０ー４０２）とする。本素子分離膜４及びトンネル酸化膜は、本発明の第一の実施例及び第二の実施例で述べた製造方法で形成することが望ましいが、必ずしもこれらに限定されるものではない。
【００４９】
トンネル酸化膜８上には浮遊電極用の薄膜を堆積し、エッチングにより浮遊電極９として加工する（図９（ｂ））。この浮遊電極９材質は、多結晶シリコン或いは高融点金属材料、或いは高融点金属乃至はチタン，コバルト，ニッケル等金属とのシリサイド合金或いは以上の薄膜の積層構造であっても差し支えない。この浮遊電極形成後、第三の実施例で述べたような電極膜起因の応力緩和を目的とした熱処理を行なっても構わない。
【００５０】
次に該浮遊電極９上に酸化硅素膜或いは窒化硅素膜或いはこれらの積層構造からなる絶縁膜１０を形成する。この絶縁膜形成時の応力緩和の熱処理（図１０ー４０５）を次に行っても差し支えない。この熱処理は必ずしも行う必要はない。次に絶縁膜１０上に制御電極１１を形成する（図９（ｄ））。この制御電極９材質は、多結晶シリコン或いは高融点金属材料、或いは高融点金属乃至はチタン，コバルト，ニッケル等金属とのシリサイド合金或いは以上の薄膜の積層構造であっても差し支えない。
【００５１】
この電極形成後に少なくても８００℃以上好ましくは９５０℃以上の温度で少なくても５分間以上熱処理する（図１０ー４０７）。熱処理の雰囲気は、窒素或いは水素或いはアルゴン等の不活性ガス或いはこれらの混合ガスであることが好ましいが数％程度酸素が含まれても構わない。この熱処理により、制御電極１１形成による絶縁膜１０中の応力、或いは絶縁膜形成過程の応力、或いは浮遊電極形成に伴いトンネル酸化膜中に発生する応力等が緩和される。
【００５２】
本実施例においては、フラッシュメモリ構造形成プロセスにおいて制御或いは浮遊電極膜の内部応力に起因してトンネル酸化膜或いは浮遊電極と制御電極間の絶縁膜中に発生する応力を緩和でき、酸化膜或いは絶縁膜の構造及び電気的信頼性を向上できるという効果がある。
【００５３】
【発明の効果】
本発明においては、半導体装置の熱酸化膜形成プロセス、或いは酸化膜或いは酸化膜と窒化膜の積層構造からなる絶縁上に部分的に堆積した薄膜の端部における応力集中に起因した酸化膜の損傷を回復させることができるので、酸化膜或いは絶縁膜の構造及び電気的信頼性を向上できるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の第一の実施例により得られる半導体装置の断面構造変化を示す模式図である。
【図２】従来の選択酸化法における断面構造変化を示す模式図である。
【図３】熱酸化後のシリコン基板残留応力の酸化温度依存性を示す特性図である。
【図４】本発明の第一の実施例の製造過程を説明するフローチャートである。
【図５】本発明の半導体装置の製造方法の第二の実施例により得られる半導体装置の断面構造変化を示す模式図である。
【図６】本発明の第二の実施例の製造過程を説明するフローチャートである。
【図７】本発明の半導体装置の製造方法の第三の実施例により得られる半導体装置の断面構造変化を示す模式図である。
【図８】本発明の第三の実施例の製造過程を説明するフローチャートである。
【図９】本発明の半導体装置の製造方法の第四の実施例により得られる半導体装置の断面構造変化を示す模式図である。
【図１０】本発明の第四の実施例の製造過程を説明するフローチャートである。
【符号の説明】
１…シリコン基板、２…パッド酸化膜、３…窒化硅素膜、４…素子分離酸化膜、５…バーズビーク部、６…ゲート酸化膜、７…ゲート電極、８…トンネル酸化膜、９…浮遊電極、１０…絶縁膜、１１…制御電極、１０１…選択酸化開始、１０２…シリコン基板、１０３…パッド酸化膜形成、１０４…窒化硅素膜堆積、１０５…窒化硅素膜パターニング、１０６…熱酸化、１０７…窒化硅素膜除去、１０８…熱処理、１０９…選択酸化終了、２０１…ゲート酸化膜形成開始、２０２…素子分離酸化膜形成完了、２０３…ゲート酸化膜形成、２０４…追加熱処理、２０５…ゲート酸化膜形成終了、３０１…ゲート電極形成開始、３０２…ゲート酸化膜形成完了、３０３…ゲート電極膜堆積及び加工完了、３０４…追加熱処理、３０５…ゲート電極形成完了、４０１…フラッシュメモリ構造形成開始、４０２…トンネル酸化膜，素子分離酸化膜形成完了、４０３…浮遊電極形成、４０４…絶縁膜形成、４０５…熱処理、４０６…制御電極形成、４０７…熱処理、４０８…フラッシュメモリ構造形成完了。

Claims (8)

  1. 基板上に熱酸化膜を形成する工程と、
    前記熱酸化膜の上に窒化膜を形成する工程と、
    前記窒化膜を部分的に取り素子分離領域を形成する工程と、
    前記除去した残りの領域に形成された前記窒化膜を取って少なくとも８００℃以上の温度において熱処理を行なう工程と、
    前記窒化膜を取った領域の半導体基板面を露出させる工程と、
    前記露出した前記半導体基板面にゲート酸化膜を形成する工程と、
    表面に前記ゲート酸化膜が形成された前記半導体基板を少なくとも８００℃以上の温度において熱処理を行う工程と、前記ゲート酸化膜の上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  2. シリコン基板表面に開口部を有する窒化膜を形成して半導体素子間を電気的に絶縁分離する素子分離領域を形成して前記窒化膜を除去して少なくとも８００℃以上の温度において熱処理を行なった後に、素子分離領域で分離されたシリコン基板表面にゲート酸化膜を形成した状態で、少なくとも９５０℃以上の温度において熱処理を行うことを特徴とする半導体装置の製造方法。
  3. シリコン基板表面に開口部を有する窒化膜を形成して半導体素子間を電気的に絶縁分離するための部分的に厚い酸化膜を形成して前記窒化膜を除去して少なくとも８００℃以上の温度において熱処理をした後、ＭＯＳ型トランジスタのゲート酸化膜を形成し、該ゲート酸化終了直後に前記ゲート酸化膜を表面に形成された前記シリコン基板を、或いは前記ゲート酸化膜の上にゲート電極形成後に少なくとも８００℃以上の温度において熱処理を行うことを特徴とする半導体装置の製造方法。
  4. 半導体装置はメモリ装置或いは演算装置であることを特徴とする請求項１，２または３に記載の半導体装置の製造方法。
  5. 前記メモリ装置はフラッシュメモリ、ＤＲＡＭ、ＳＲＡＭの群より選ばれるものであることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 請求項１乃至５の何れかに記載の方法にて製造されることを特徴とする半導体装置。
  7. ゲート絶縁膜が酸化膜である半導体装置の製造方法であって、
    半導体基板上に熱酸化膜を形成する工程と、
    前記熱酸化膜の上に窒化膜を形成する工程と、
    前記窒化膜を部分的に取り素子分離領域を形成する工程と、
    前記除去した残りの領域に形成された前記窒化膜を取って少なくとも８００℃温度において熱処理を行なう工程と、
    前記窒化膜を取った領域の半導体基板面を露出させる工程と、
    前記露出した前記半導体基板面にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜の上にゲート電極を形成する工程と、
    表面に前記ゲート電極が形成された前記半導体基板を少なくとも８００℃以上の温度において熱処理を行う工程と、を有することを特徴とする半導体装置の製造方法。
  8. 半導体基板上にトンネル酸化膜を形成する工程と、
    前記熱酸化膜の上に浮遊電極を形成する工程と、
    前記浮遊電極の上に絶縁膜を形成する工程と、
    前記絶縁膜の上に制御電極を形成する工程と、
    前記制御電極が形成された前記半導体基板を少なくとも８００℃以上の温度において熱処理を行う工程と、を有することを特徴とする半導体装置の製造方法。
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