JP6597296B2 - 基板処理方法 - Google Patents

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Description

本発明は、基板の表面をプラズマにより処理する基板処理方法に関する。
半導体製造工程においては、例えば絶縁膜の一部やハードマスクとしてＳｉＮ（窒化シリコン）膜が、基板である半導体ウエハ（以下「ウエハ」という）上に成膜され、成膜後に当該ＳｉＮ膜を除去するプロセスが行われる場合がある。このＳｉＮ膜の除去は、例えばハロゲン化合物を含む処理ガスをプラズマ化して得られたプラズマを用いたエッチングによって行われる場合が有る。特許文献１では、そのようなプラズマエッチングについて記載されている。
特開２００３−２６４１８３号公報
上記のウエハには、ＳｉＮ（窒化シリコン）膜の他にも、例えばトランジスタのゲート酸化膜を構成するＳｉＯ２（酸化シリコン）膜がＳｉＮ膜の下地として形成されている場合がある。このような場合に上記のプラズマエッチングによってＳｉＮ膜を除去すると、ＳｉＯ２膜がプラズマに曝されることによって、当該ＳｉＯ２膜について絶縁耐圧の劣化及びリーク電流の増加などの電気特性の劣化が起きてしまうおそれがある。処理ガスの流量、エッチングが行われる雰囲気の圧力、プラズマを形成するための高周波電源へ供給する電力などの各種の処理条件を適切に設定することで、このＳｉＯ２膜の電気特性の劣化を抑えることができる。しかし、そのように電気特性の劣化を抑えるように処理条件を設定すると、エッチングレート及びＳｉＮ膜のＳｉＯ２膜に対するエッチングの選択比が低下してしまう。つまり、このエッチングレート及び選択比の高さと、プラズマのＳｉＯ２膜の電気特性の劣化の抑制具合とが、トレードオフの関係になってしまっていた。
本発明はこのような事情の下になされたものであり、その目的は、基板にプラズマ処理を行うにあたり、プラズマに曝されるシリコンあるいは金属の酸化膜における特性の劣化を抑えつつ、プラズマ処理で設定可能な処理条件の自由度を高くすることができる技術を提供することである。
本発明の基板処理方法は、ハロゲン化合物からなる処理ガスをプラズマ化して得たプラズマを用いて、シリコンあるいは金属の酸化膜が形成された基板をプラズマ処理し、前記酸化膜に積層された上層膜を除去するプラズマ処理工程と、
続いて、前記プラズマ処理により生じた副生成物を前記基板から昇華させて除去するために前記基板を加熱する工程と、
次いで、当該上層膜の除去によって前記プラズマに曝された前記酸化膜の前記上層膜が積層されていた側の表面が露出した状態で、プラズマによる活性化が行われていない不活性ガス雰囲気で前記基板を４５０℃以上に加熱する加熱処理工程と、
を備え、
前記プラズマ処理工程を行ってから前記加熱処理工程を行うまでに、当該基板の表面を酸化する酸化処理が行われず、
前記プラズマ処理工程は、前記プラズマを構成するイオンとラジカルとを分離し、前記ラジカルを前記基板に供給する工程を備えることを特徴とする。
本発明によれば、基板をプラズマ処理した後、シリコンあるいは金属の酸化膜が露出した状態で、不活性ガス雰囲気または真空雰囲気で当該基板を４５０℃以上に加熱する。それによって、プラズマ処理によって劣化した酸化膜の特性を回復させることができる。従って、酸化膜の特性の劣化を抑えつつ、プラズマ処理を行うために設定可能な処理条件の自由度を高くすることができる。
本発明を実施するための半導体製造装置の平面図である。 半導体製造装置に含まれるエッチングモジュールの概略縦断側面図である。 半導体製造装置に含まれる加熱モジュールの縦断側面図である。 半導体製造装置による処理工程を示すフローチャートである。 ウエハの表面を示す模式図である。 ウエハの表面を示す模式図である。 評価試験の結果を示すグラフ図である。 評価試験の結果を示すグラフ図である。 評価試験の結果を示すグラフ図である。 評価試験の結果を示すグラフ図である。 評価試験の結果を示すグラフ図である。 評価試験の結果を示すグラフ図である。 評価試験の結果を示すグラフ図である。 評価試験の結果を示すグラフ図である。 評価試験の結果を示すグラフ図である。
本発明の基板処理方法を実施する装置の一実施形態である半導体製造装置１について、図１の平面図を参照しながら説明する。半導体製造装置１は、例えばＮ２ガスにより常圧雰囲気とされる横長の常圧搬送室１１を備えている。常圧搬送室１１の手前にはロードポート１２が設置されており、基板であるウエハＷを格納した搬送容器Ｃが載置される。常圧搬送室１１の正面壁には、搬送容器Ｃに設けられた図示しない蓋部と一緒に開閉される開閉ドア１３が取り付けられている。常圧搬送室１１内には、ウエハＷを搬送するための多関節アームで構成された第１の搬送アーム１４が設けられている。また常圧搬送室１１のロードポート１２側から見て左側壁には、ウエハＷの向きや偏心の調整を行うアライメント室１０が設けられている。
常圧搬送室１１におけるロードポート１２の反対側には、ウエハＷを待機させた状態で内部の雰囲気を常圧雰囲気と真空雰囲気との間で切り替える、例えば２個のロードロック室１５が左右に並ぶように配置され、ドアバルブ１６によって、各々を区画している。第１の搬送アーム１４は、搬送容器Ｃ、アライメント室１０及びロードロック室１５に対してウエハＷの受け渡しを行う役割を果たす。ロードロック室１５の常圧搬送室１１側から見て奥側には、真空搬送室１７がゲートバルブ１８を介して配置されている。
真空搬送室１７には、ロードロック室１５と、エッチングモジュール２と、窒素アニールモジュール４と、成膜モジュール５１と、水素アニールモジュール５２と、が各々ゲートバルブ１８を介して接続されている。真空搬送室１７には、多関節アームである第２の搬送アーム１９が設けられており、第２の搬送アーム１９により、各ロードロック室１５、モジュール２、４、５１、５２間でウエハＷの受け渡しが行われる。真空搬送室１７は、例えばその底面に設けられた排気配管を介して図示しない真空排気機構に接続されており、図示しない窒素ガス供給機構により窒素ガス雰囲気となるように、当該真空搬送室１７における真空排気が行われている。
続いて、エッチングモジュール２について図２の縦断側面図を参照しながら説明する。このエッチングモジュール２は、ＩＣＰ（誘導結合プラズマ）を形成して、ウエハＷの表面をエッチングする。図中２１は真空容器であり、上記のゲートバルブ１８を介して真空搬送室１７に接続されている。真空容器２１の例えば底部には排気口２２が開口しており、真空容器２１内を排気して真空雰囲気を形成する真空排気機構２３に接続されている。図中２４は、真空容器２１内でウエハＷを水平に載置するステージであり、ウエハＷを加熱するためのヒーター２５を備えている。また、ステージ２４には、第２の搬送アーム１９との間でウエハＷの受け渡しを行うために、当該ステージ２４の表面において突没する図示しない昇降ピンが設けられている。
真空容器２１内には、起立した筒状に構成される石英製のプラズマ発生部２６が設けられている。図中２７はプラズマ発生部２６の外周を囲むと共にステージ２４の上方に支持する外筒部である。この外筒部２７は、その上部側に形成されたフランジを介して真空容器２１の側壁に支持されている。図中２８は真空容器２１の外部に設けられたガス供給源であり、フッ素化合物ガスとＡｒ（アルゴン）ガスとＯ２（酸素）ガスとの混合ガスを、外筒部２７からプラズマ発生部２６に亘って設けられるガス流路２９を介して、プラズマ発生部２６内の上部側におけるプラズマ形成領域Ｐに供給する。フッ素化合物ガスは、後述するＳｉＮ膜のエッチング用ガスである。また、Ｏ２ガスはＳｉＮ膜のエッチングの選択比を向上させるためのガスである。図中２０はバルブやマスフローコントローラにより構成されるガス供給機器であり、ガス供給源２８からガス流路２９へ供給するガスの流量を調整する。
プラズマ発生部２６における下部側には、当該プラズマ発生部２６の開口部を塞ぐように、石英製の水平なイオントラップ板３１が、上下に間隔をおいて複数段に設けられている。図２ではイオントラップ板３１が２段に設けられているように示しているが、この段数にすることには限られない。図中３２は、各イオントラップ板３１に多数形成される貫通口である。プラズマ形成領域Ｐで生成したプラズマを構成するイオン及びラジカルのうち、イオンをトラップしてラジカルをウエハＷに供給できるように、各イオントラップ板３１に形成される貫通口３２は互いにずれた位置に配置されている。つまり上段側のイオントラップ板３１の貫通口３２と下段側のイオントラップ板３１の貫通口３２とは、互いに重なっていない。
図中３３は、プラズマ発生部２６の開口を上方側から塞ぐように設けられた真空容器２１の天板であり、石英により構成されている。図中３４は天板３３の周縁部を真空容器２１の側壁に支持する支持部である。天板３３上に配置された筐体内には、アンテナ３４が設けられている。アンテナ３４は整合器３５を介して例えば１３．５６ＭＨｚの高周波を供給する高周波電源３６に接続されており、上記のプラズマ形成領域ＰにＩＣＰを形成することができる。図中３７は可変容量コンデンサを備えたコイルであり、アンテナ３４から発生する磁力線の作用によって誘導電流が流れることで、アンテナ３４と同様にプラズマ形成領域ＰにＩＣＰを形成することができるように配置され、アンテナ３４との協働によりプラズマ形成領域Ｐに均一性高くＩＣＰを形成する役割を有する。
続いて、窒素アニールモジュール４について図３の縦断側面図を参照しながら説明する。図中４１は真空容器であり、上記のゲートバルブ１８を介して真空搬送室１７に接続されている。真空容器４１の底部には排気口４２が開口しており、真空容器４１内を排気して真空雰囲気を形成する真空排気機構４３に接続されている。図中４４は、真空容器４１内でウエハＷを載置するステージである。このステージ４４は、載置されたウエハＷを後述する範囲内の温度に加熱するためのヒーター４５を備えている。また、ステージ４４には、第２の搬送アーム１９との間でウエハＷの受け渡しを行うために、当該ステージ４４の表面において突没する図示しない昇降ピンが設けられている。
ステージ４４上には、Ｎ２（窒素）ガス供給源４７に接続されたシャワーヘッド４６が設けられており、ステージ４４に載置されたウエハＷにシャワー状にＮ２ガスを供給し、ウエハＷの周囲にＮ２ガス雰囲気を形成することができる。より詳しくは、上記の排気口４２からの排気とシャワーヘッド４６からのＮ２ガスの供給とにより、Ｎ２ガスが含まれた真空雰囲気を真空容器４１内に形成することができる。図中４８は、バルブやマスフローコントローラにより構成されるガス供給機器であり、ガス供給源４７からシャワーヘッド４６へ供給するガスの流量を調整する。
続いて、成膜モジュール５１、水素アニールモジュール５２について簡単に説明する。これらのモジュールは、例えば窒素アニールモジュール４と略同様に構成されている。成膜モジュール５１についての窒素アニールモジュール４との差異点としては、シャワーヘッド４６からＮ２ガスの代わりにＡｌ（アルミニウム）を含むガスを吐出し、ウエハＷの表面にＣＶＤ（Chemical Vapor Deposition）によってＡｌ膜を成膜することができるように構成されていることが挙げられる。ただし、この成膜モジュール５１については、ＰＶＤ（Physical Vapor Deposition）により成膜を行うように構成されていてもよい。また、水素アニールモジュール５２についての窒素アニールモジュール４との差異点としては、シャワーヘッド４６からＮ２ガスの代わりにＨ２（水素）ガスを供給して、水素ガス雰囲気を形成することができるように構成されていることが挙げられる。
図１に戻って説明すると、半導体製造装置１はコンピュータからなる制御部１００を備えており、制御部１００はプログラムを備えている。プログラムは、後述の半導体製造装置１の作用説明における一連の動作を実施するようにステップ群が組み込まれている。当該プログラムに従って、制御部１００は半導体製造装置１の各部に制御信号を出力し、搬送アーム１４、１８によるウエハＷの搬送、各モジュールでの真空排気機構２３、４３による真空容器２１、４１内の圧力、各モジュールのヒーター２５、４５によって加熱されるウエハＷの温度、各ガス供給機器２０、４８によるウエハＷへ供給するガスの流量などを制御する。このプログラムは、コンピュータ記憶媒体、例えばフレキシブルディスク、コンパクトディスク、ハードディスク、光磁気ディスク等に収納されて、制御部１００にインストールされる。
続いて、この半導体製造装置１の作用について、図４のフローチャートを適宜参照しながら説明する。また、図５はこの半導体製造装置１により処理されるウエハＷの縦断側面図であり、ＣＭＯＳ（Complementary metal oxide semiconductor）の製造工程の途中段階におけるウエハＷの表面構造を示している。この表面構造はシリコン６１の凸状のパターン６２の間にバリア層６３を介して絶縁膜６４が埋め込まれ、パターン６２の頂部には、ＳｉＯ２膜６５と、ＳｉＯ２膜６５の上層膜であるＳｉＮ膜６６とが下からこの順に積層されている。ＳｉＯ２膜６５は、トランジスタのゲート酸化膜となる絶縁膜である。
図５の表面構造を有するウエハＷが、搬送容器Ｃから常圧搬送室１１、アライメント室１０、常圧搬送室１１、ロードロック室１５、真空搬送室１７の順で搬送された後、エッチングモジュール２のステージ２４に載置され、所定の温度に加熱される。一方、エッチングモジュール２の真空容器２１のゲートバルブ１８が閉じられて当該真空容器２１が密閉されて排気されることで、所定の圧力の真空雰囲気が形成される。然る後、フッ素化合物ガス、Ａｒガス及びＯ２ガスがプラズマ発生部２６に供給されると共に、アンテナ３４に高周波が供給されて、プラズマ発生部２６のプラズマ形成領域Ｐにおいてこれらのガスがプラズマ化される。そして、プラズマを構成するラジカルがウエハＷに供給されて、ＳｉＮ膜６６がエッチングされる（ステップＳ１）。このエッチングは、ＳｉＮ膜６６が選択的に除去されるように行われ、ＳｉＯ２膜６５がプラズマに曝される。
ＳｉＮ膜６６が除去されるとプラズマの形成が停止し、ウエハＷの温度が上昇して例えば２００℃〜２４０℃となり、ＳｉＯ２膜６５の表面からエッチングにより生じた副生成物であるケイ酸フッ化アンモニウムが昇華して除去される。図６はそのように副生成物が除去されたウエハＷを示している。その後、ウエハＷは窒素アニールモジュール４に搬送され、ステージ４４に載置される。モジュール４のゲートバルブ１８が閉じられ、真空容器４１内にＮ２ガスが供給されると共にモジュール４内が排気され、Ｎ２ガスを含む所定の圧力の真空雰囲気が形成される。その一方でステージ４４のヒーター４５によって、ウエハＷが４５０℃以上の温度に加熱されてアニール処理される（ステップＳ２）。
このように窒素アニールモジュール４における処理を行う理由について説明する。既述のように、エッチングモジュール２においてＳｉＯ２膜６５はプラズマに曝されている。背景技術の項目で説明したように、そのようにＳｉＯ２膜６５がプラズマに曝されることで、膜の絶縁耐圧の低下及びリーク電流の増大が起こる。これは、後述の評価試験で詳しく述べるように、プラズマの活性種から生じたフッ素（Ｆ、Ｆ２）及びこのプラズマによる処理によって生じた水（Ｈ２Ｏ）が、ＳｉＯ２膜６５の表面に混入したことによると考えられる。
そこで、この窒素アニールモジュール４では、ＳｉＯ２膜６５がウエハＷの表面に露出した状態、つまりＳｉＯ２膜６５が他の膜によって被覆されていない状態でウエハＷを加熱することによって、フッ素及び水をＳｉＯ２膜６５からウエハＷの周囲の雰囲気へと脱離させる。後述の評価試験の結果より、この脱離を起こすためのウエハＷの温度は４５０℃以上とする。また、５００℃以上であれば確実に脱離を起こせるため好ましく、６００℃以上であれば比較的短い時間で脱離を確実に行うことができるため、より好ましい。
この例では窒素アニールモジュール４において、ウエハＷが６００℃で１０分間加熱されてアニール処理されるものとする。そして、アニール処理後のウエハＷは成膜モジュール５１に搬送され、当該ウエハＷの表面を被覆するように、電極（導電膜）となるＡｌ膜が形成される。つまり、ＳｉＯ２膜６５に積層されるようにＡｌ膜が形成される（ステップＳ３）。続いて、ウエハＷは水素アニールモジュール５２に搬送され、水素雰囲気において例えば４００℃で１０分間加熱されてアニール処理される（ステップＳ４）。その後、ウエハＷは真空搬送室１７、ロードロック室１５、常圧搬送室１１の順で搬送され、搬送容器Ｃに戻される。
この半導体製造装置１によれば、エッチングモジュール２でＳｉＮ膜６６をプラズマエッチングした後に、窒素アニールモジュール４でＳｉＯ２膜６５が露出した状態のウエハＷを、窒素ガス雰囲気にて４５０℃以上の温度に加熱する。それによって、プラズマエッチングで劣化したＳｉＯ２膜６５の電気特性、具体的にはＳｉＯ２膜６５の絶縁耐圧及びＳｉＯ２膜６５のリーク電流についての特性を回復させることができる。従って、プラズマエッチングを行うにあたり、ＳｉＯ２膜６５の電気特性が劣化しないようにＳｉＮ膜６６のエッチングレート及びＳｉＮ膜６６のエッチング選択比が低い処理条件を選択する必要が無くなる。つまり、プラズマエッチングにおいて設定可能な各種の処理条件の自由度が高くなり、ＳｉＮ膜６６のプラズマエッチングについてのエッチングレート及び選択比の向上、及びＳｉＯ２膜６５の電気特性の向上の両方を図ることができる。
ところで図４に示したウエハＷの構成は一例であり、半導体製造装置１により処理を行うウエハＷとしては、この構成には限られない。また、本発明は、上記のようにプラズマに曝された酸化膜の特性を回復するものなので、プラズマエッチングにより除去される膜としてはＳｉＮ膜に限られない。さらに、プラズマに曝される酸化膜としては、ＳｉＯ２膜に限られず、炭素含有シリコン酸化膜（ＳｉＯＣ膜）であってもよい。また、酸化膜は、これらＳｉＯ２膜やＳｉＯＣ膜のようなシリコンの酸化膜、より詳しくはシリコンを主成分とする酸化膜に限られるものでもなく、例えばＡｌ２Ｏ３（酸化アルミニウム）膜やＨｆＯ２（酸化ハフニウム）、ＺｒＯ２（酸化ジルコニウム）、ＴｉＯ２（酸化チタン）、ＴａＯ５（酸化タンタル）などの金属酸化膜であってもよい。
上記の例ではエッチングモジュール２はＩＣＰを形成するプラズマエッチングモジュールとして構成されているが、容量結合プラズマ（ＣＣＰ）を形成してウエハＷをエッチング処理するモジュールとして構成されていてもよい。また、エッチングモジュール２では、プラズマエッチング用のハロゲン化合物からなる処理ガスとして、フッ素化合物を用いているが、この処理ガスはエッチング対象の膜に応じて適宜選択することができる。また、フッ素の他に例えばＨＢｒなどの臭素を含む処理ガスによってプラズマエッチングを行ってもよく、その場合は窒素アニールモジュール４ではフッ素の代わりに臭素が脱離することで酸化膜の特性が回復すると考えられる。
また、エッチングモジュール２での処理後にウエハＷを４５０℃以上に加熱して、水及びハロゲンを脱離させるにあたっては、そのように比較的高い温度に加熱されたＳｉＯ２膜がウエハＷの周囲の雰囲気の化合物と反応して変質したり、ＳｉＯ２膜から脱離した水、ハロゲンとウエハＷの周囲の化合物とがウエハＷの表面で反応してＳｉＯ２膜に反応生成物が付着したりするようなことを防ぐことができればよい。従って、アニールモジュール４においては、上記のようにＮ２ガスを供給することに限られず、Ｎ２ガスの代わりにＡｒガスなどの他の不活性ガスをウエハＷに供給して加熱処理を行って上記の脱離を行ってもよい。さらに、不活性ガスが含まれない真空雰囲気や、常圧あるいは加圧不活性ガス雰囲気でウエハＷを加熱して、上記の脱離を行うようにしてもよい。
また、エッチングモジュール２で生じたエッチングの副生成物を除去するためのウエハＷの加熱を、上記の例ではエッチングモジュール２で行っているが、窒素アニールモジュール４で行うようにしてもよい。また、ハロゲンガスを用いたプラズマ処理としてはエッチング処理に限られず、例えば、成膜や表面改質などの処理であってもよい。また、上記の例では、Ａｌ膜を導電膜としてＳｉＯ２膜上に形成しているが、この導電膜はＡｌ以外の金属膜であってもよいし、ポリシリコンなどの金属以外の膜であってもよい。
（評価試験）
続いて、本発明に関連して行われた評価試験について説明する。
評価試験１
評価試験１として、ｐ型シリコン基板の表面に形成された犠牲酸化膜を剥離して洗浄した後、当該基板の表面を酸化し、ＳｉＯ２膜を形成した。このＳｉＯ２膜の膜厚は５ｎｍ〜６ｎｍである。その後、エッチングモジュール２においてこの基板、つまりＳｉＯ２膜を既述のプラズマに曝した後、既述のようにＳｉＯ２膜上へのＡｌ膜の形成と、水素ガス雰囲気でのアニール処理とを順に行った。つまり、この評価試験１における基板の処理は、図４のフローチャートで説明した処理とは、Ｎ２ガス雰囲気におけるアニール処理が行われていないという点で異なっている。このように基板に一連の処理を行った後は、Ａｌ膜に電界を印加すると共に、この電界の強度を変化させて、ＳｉＯ２膜のリーク電流の特性を調べた。また、対照試験１として、エッチングモジュール２おけるプラズマ処理を行わないことを除いては評価試験１と同様の基板の処理を行った後、ＳｉＯ２膜について同様の測定を行ってリーク電流の特性を調べた。
図７のグラフは、評価試験１及び対照試験１の結果を示している。グラフの横軸は電界強度（図中にＥとして表記、単位：ＭＶ／ｃｍ）を表しており、より詳しくは、電界を形成するためにＡｌ膜に印加した電圧Ｖｇをフラットバンド電圧Ｖｆｂで補正した値（Ｖｇ−Ｖｆｂ 単位：ＭＶ）を、酸化膜の膜厚（単位：ｃｍ）で除した値を示している。グラフの縦軸は測定されたリーク電流（図中にＩｇとして表記、単位：Ａ）を示している。
図７では、評価試験１の結果を点線のグラフの波形で、対照試験１の結果を実線のグラフの波形で夫々示している。なお、評価試験１におけるリーク電流の測定及び対照試験１におけるリーク電流の測定は、基板の複数箇所について各々行われているため、評価試験１の結果を示すグラフの波形、対照試験１の結果を示すグラフの波形は、各々複数取得されている。しかし、これらの波形を全て図に表すと極めて煩雑になるため、図７では評価試験１で取得された波形、対照試験１で取得された波形を夫々１つずつ示している。なお、後述の評価試験２〜６についても評価試験１と同様に１枚の基板についてリーク電流の測定を複数回行い、複数のグラフの波形を取得しているが、各評価試験の結果を示す図でも図示の便宜上、その複数の波形のうちの一つを示している。
図７より、電界強度が０ＭＶ／ｃｍ〜−４ＭＶ／ｃｍ付近の範囲内における任意の値であるときのリーク電流の値を評価試験１と対照試験１との間で比較すると、大きな差が見られない。しかし、電界強度が−４ＭＶ／ｃｍ付近〜−９ＭＶ／ｃｍ付近の範囲内における任意の値であるときのリーク電流の値を比較すると、評価試験１のリーク電流の方が、対照試験１のリーク電流よりも大きい。さらに評価試験１では、−９ＭＶ／ｃｍ付近の値を境にして、その値よりも電界強度の絶対値が大きくなると、リーク電流の急激な上昇が起きていることが分かる。つまり−９ＭＶ／ｃｍ程度の電界が印加されたことで、ＳｉＯ２膜の絶縁破壊が起きたことが分かる。評価試験１について、図７に示していない波形からも、−８．５〜−１０ＭＶ／ｃｍ程度の電界が印加されることで、絶縁破壊が起きたことが確認された。
対照試験１では、測定を行った０ＭＶ／ｃｍ〜−１２ＭＶ／ｃｍの電界強度で、評価試験１の波形で見られるようなリーク電流の急激な上昇は確認されなかった。このように評価試験１の結果からは、背景技術の項目で説明したように、ＳｉＯ２膜がプラズマに曝されることによって、絶縁耐圧の低下及びリーク電流の増大が起きることが分かる。
評価試験２
評価試験２として評価試験１と略同様に基板に処理を行い、リーク電流を測定した。ただし、評価試験１における基板の処理との差異点として、この評価試験２における基板の処理では、基板をプラズマに曝した後、Ａｌ膜を形成する前に、発明の実施の形態で説明したようにＮ２ガス雰囲気でアニール処理を行った。このアニール処理における基板の加熱温度は６００℃、処理時間は１０分とした。
この評価試験２の結果については、図８のグラフに点線の波形で示している。この図８のグラフは、図７のグラフと同様に電界強度とリーク電流との関係を示ししており、図７と同様に対照試験１の結果を実線の波形で示している。この図８に示されるように、評価試験２のグラフの波形と対照試験１のグラフの波形とは、概ね一致している。つまり、測定を行った０ＭＶ／ｃｍ〜−１２ＭＶ／ｃｍの範囲内における任意の強度の電界が印加されたとき、評価試験２で測定されたリーク電流と、対照試験１で測定されたリーク電流とは略一致しており、また、評価試験２の測定結果からは電圧破壊が起きたことを示す、リーク電流の急激な上昇が見られなかった。この評価試験２の結果と、上記の評価試験１の結果とから、Ｎ２ガス雰囲気でアニール処理を行うことで、プラズマに曝されて劣化したＳｉＯ２膜の電気特性が回復することが分かる。つまり、本発明の効果が確認された。
評価試験３
評価試験３として、評価試験２と略同様の基板の処理と、基板処理後の測定とを行った。ただし、この評価試験３における基板の処理は、複数の基板について行っており、Ｎ２ガス雰囲気におけるアニール処理に関しては、基板毎に異なる温度で処理を行った。具体的には３００℃、４００℃、５００℃のいずれかの温度に基板を加熱してアニール処理を行った。この評価試験３のうち、アニール処理が３００℃、４００℃、５００℃で行われた試験について夫々、評価試験３−１、評価試験３−２、評価試験３−３とする。このような差違を除いて、評価試験３は評価試験２と同様に行われた。従って、基板のアニール処理の時間は１０分である。
図９のグラフについては、既述の図７、図８のグラフと同様に縦軸、横軸にリーク電流、電界強度が夫々設定されており、評価試験３−１、３−２、３−３の各結果が、点線、一点鎖線、二点鎖線の波形で夫々示されている。また、図９でも対照試験１の結果を、図７、図８と同様に実線のグラフの波形で示している。−５ＭＶ／ｃｍ付近〜−８ＭＶ／ｃｍの範囲内における任意の値の電界強度に対応するリーク電流について比較すると、評価試験３−１、３−２、３−３のリーク電流は、対照試験１のリーク電流よりも大きくなっていることがグラフから確認できる。また、評価試験１で見られた電圧破壊が起きたことを示す急激なリーク電流の上昇を、評価試験３−１、３−２、３−３の各波形からも確認することができる。この評価試験３の結果と評価試験２の結果とから、ＳｉＯ２膜の電気特性の回復具合は、Ｎ２ガス雰囲気でのアニール処理の温度に影響されると考えられる。
評価試験４
評価試験４として、評価試験２と略同様の基板の処理と、基板処理後の測定とを行った。評価試験２との差異点を説明すると、この評価試験４ではＮ２ガス雰囲気でのアニール処理において、基板毎に異なる処理時間を設定して処理を行った。具体的には、アニールの処理時間を１０分、１５分または２０分に設定した。この評価試験４において、アニール処理の時間が１０分、１５分、２０分とされた試験を夫々評価試験４−１、評価試験４−２、評価試験４−３とする。また、この評価試験４のアニール処理では、各基板の加熱温度は５００℃とした。
図１０のグラフについては、既述の各グラフと同様に縦軸、横軸にリーク電流、電界強度が夫々設定されており、この図１０のグラフ中に、評価試験４−１、４−２、４−３の各結果を点線、一点鎖線、二点鎖線のグラフの波形として夫々示している。また、対照試験１の結果を、既述の各図のグラフと同様に実線の波形で示している。
０ＭＶ／ｃｍ〜−２．５ＭＶ／ｃｍ付近の範囲内における任意の値の電界強度に対するリーク電流については、評価試験４−１と、４−２と、４−３と、対照試験１との間で大きな差は見られない。しかし、電界強度が−２．５ＭＶ付近〜−１０ＭＶ付近の範囲内における任意の値の電界強度に対するリーク電流については、対照試験１よりも評価試験４−１〜４−３が大きい。そして、評価試験４−１〜４−３の間では、４−３が最も小さく、４−１が最も大きい傾向が有ることが確認された。つまり、アニール処理の時間が長いほど、リーク電流が小さくなる傾向が見られた。
また、評価試験４−１では−９ＭＶ／ｃｍ〜−１０ＭＶ／ｃｍの範囲内で、評価試験４−２では−１０ＭＶ／ｃｍ〜−１１ＭＶ／ｃｍの範囲内で、評価試験４−３では−１１ＭＶ／ｃｍ〜−１２ＭＶ／ｃｍの範囲内で、夫々絶縁破壊が起きたことを示す電流の急激な上昇が発生している。つまり、評価試験４−１〜４−３のうち、アニール処理の時間が長い試験の基板ほど、絶縁耐圧が上昇している。この結果から、ＳｉＯ２膜の電気特性の回復具合は、アニール処理の時間が長いほど大きくなると考えられる。
評価試験５
評価試験５では、評価試験２と略同様の基板の処理と、処理後の測定とを行ったが、Ｎ２ガス雰囲気でのアニール処理の時間は評価試験２よりも短く、７分とした。このアニール処理の時間を除いて、評価試験５の基板の処理は、評価試験２の基板の処理と同様である。従って、評価試験５のアニール処理の温度は６００℃である。図１１のグラフは、既述の各グラフと同様に縦軸、横軸にリーク電流、電界強度を夫々設定して、評価試験５の結果を示している。この図１１中、評価試験５の結果を点線のグラフの波形で示している。また、図１１では評価試験５の結果との比較するために、対照試験１の結果、評価試験２の結果を、実線のグラフの波形、一点鎖線のグラフの波形で夫々示している。
０ＭＶ／ｃｍ〜−１１ＭＶ／ｃｍの範囲内における任意の値の電界強度に対するリーク電流について、評価試験５と、対照試験１との間で大きな差は見られない。また、図に示した波形では現れていないが、評価試験５で取得された波形のうち、評価試験１と同様に急激なリーク電流の上昇を示すものが有った。ただし、そのリーク電流の上昇は、−１１ＭＶ／ｃｍ〜−１２ＭＶ／ｃｍの範囲内に出現していた。つまり、比較的大きな電界を印加しない限り、絶縁破壊は発生しなかった。従って、この評価試験５では、ＳｉＯ２膜の特性が回復したことが確認された。
そして、評価試験２の結果と評価試験５の結果とを比較すると、評価試験２では、上記したように評価試験５で見られたリーク電流の急激な上昇が確認されていない。従って、評価試験２では評価試験５よりもさらにＳｉＯ２膜の電気特性が回復している。即ち、評価試験２、５の結果からも、アニール処理の時間を長くすることで、ＳｉＯ２膜の電気特性がより大きく回復することが分かる。
評価試験６
評価試験６として、評価試験１と同様に基板にＳｉＯ２膜の形成、プラズマ処理を順次行った。ただし、この評価試験６では、このプラズマ処理後におけるＮ２ガス雰囲気でのアニール処理、Ａｌ膜の形成及び水素ガス雰囲気でのアニール処理は行っていない。そして、プラズマ処理した基板について昇温脱離ガス分光法（ＴＤＳ）による測定を行い、基板を加熱した際に脱離するガスの検出を行った。この評価試験６のＴＤＳでは、測定中に基板の温度を変化させた。
図１２のグラフは、この評価試験６の結果を示している。図１２のグラフにおいて、縦軸は測定された信号の強度を表し、横軸は基板の温度（単位：℃）を表す。グラフに示すように、ＴＤＳによって質量電荷比（Ｍ／ｚ）が１８、１９、３８、即ちＨ２Ｏ、Ｆ、Ｆ２からなる各ガスが基板から脱離したことが検出された。図１２のグラフでは、Ｈ２Ｏ、Ｆ、Ｆ２についてのスペクトルを実線、点線、一点鎖線で夫々表している。
また、図１２のグラフからは、基板の温度が高くなるに従って、検出されるＨ２Ｏ、Ｆ、Ｆ２の測定強度が大きくなる、つまり基板の温度が高いほど、各ガスが基板から脱離する量が多くなることが分かる。グラフから、４５０℃より低い温度では、Ｈ２Ｏ、Ｆについては脱離する量が比較的少なく、Ｆ２については殆ど脱離が起きていない。しかし、４５０℃以上の温度では、Ｈ２Ｏ、Ｆについての脱離量が比較的大きく、Ｆ２も脱離していることが確認できる。この評価試験６の結果から、プラズマ処理によってＳｉＯ２膜にＨ２Ｏ、Ｆ及びＦ２が混入することでＳｉＯ２膜の特性が劣化すること、及びプラズマ処理後の基板のアニール処理によってＨ２Ｏ、Ｆ及びＦ２が脱離してＳｉＯ２膜の特性が回復することが推測される。
評価試験７
評価試験７として、評価試験６と同様に処理を行った複数の基板に対してＴＤＳによる測定を行い、Ｍ／ｚ＝１９、即ちＦについてのスペクトルを取得した。この評価試験７のＴＤＳでは、測定毎に基板を加熱する温度を変更した。図１３のグラフは、このＴＤＳにおいて基板を夫々６００℃、５００℃で加熱したときに得られたＦについてのスペクトルを、実線、波線で夫々示している。この図１３のグラフの縦軸はＦの信号強度を示し、横軸は基板の加熱を開始してからの経過時間（単位：秒）を示している。
図１３のグラフから、基板の温度が５００℃の場合における波形のピークは基板の温度が６００℃の場合における波形のピークに比べて、若干遅れて出現している。このようにピークの出現したタイミングが異なることを除き、互いの波形の形状は略同じである。従って、不活性ガス雰囲気または真空雰囲気で行われるアニール処理の温度が低くても、当該アニール処理の時間を長くすることでＦを脱離させることができると推測される。この推測は、評価試験４のＳｉＯ２膜の特性の回復具合が、アニール処理の時間が長いほど大きくなるという結果にも整合する。
ただし、不活性ガス雰囲気または真空雰囲気におけるアニール処理の時間が長すぎると、上記の半導体製造装置１のスループットが大きく低下し、実用に不適である。図１０で説明した評価試験４−３において、５００℃で２０分アニール処理すれば、実用上有効なＳｉＯ２膜の特性の回復が見られ、且つ２０分の処理時間は実用を妨げるものでは無く、それよりもやや長い時間であっても問題は無い。さらに、上記の評価試験６の結果で述べたように、４５０℃以上の温度で基板を加熱した際に、各ガスの脱離が比較的多く起きている。このような各試験の結果から考えて、水及びハロゲンを脱離するために基板を加熱する際の温度は、４５０℃以上であれば有効であり、実用上の問題も無いと考えられる。
評価試験８
評価試験８として、評価試験６、７と同様に基板にＳｉＯ２膜の形成、プラズマ処理を順次行った後、真空中でアニール処理を行った。この一連の処理は複数の基板について行い、基板毎に異なる温度で真空中でのアニール処理を行った。具体的に、６００℃または５００℃で当該アニール処理を行った。また、この一連の処理後に、各基板を大気雰囲気に２４時間曝した後、ＴＤＳを行った。このＴＤＳでは、評価試験６と同様に、測定中に基板の温度を変化させた。この評価試験８において、上記のアニール処理の温度を６００℃、５００℃とした試験を夫々、評価試験８−１、評価試験８−２とする。評価試験８−１、８−２共に、アニール処理の時間は１０分である。
図１４のグラフ、図１５のグラフは、この評価試験８によって得られたＦについてのスペクトル、Ｈ２Ｏについてのスペクトルを夫々表している。また、図１４及び図１５の各グラフにおいて、評価試験８−１、８−２のスペクトルを実線、点線で夫々表している。各グラフの縦軸、横軸は、夫々測定された信号の強度、ＴＤＳによる測定時の基板の温度（単位：℃）である。
評価試験８−１の結果を見ると、基板の温度が０〜７００℃の範囲内で変化する間、Ｆの強度及びＨ２Ｏの強度は比較的低い値で推移しており、大きな変動は見られない。評価試験８−２のＦのスペクトルについて見ると、基板の温度が５００℃以上であるときに、それよりも低い温度であるときに比べて、強度が大きくなっている。また、評価試験８−２のＨ２Ｏのスペクトルについて見ると、基板の温度が４００℃以上であるときに、それよりも低い温度であるときに比べて、強度が大きくなっている。
このような結果から、評価試験８−１における基板の温度を６００℃とするアニール処理ではＦ、Ｈ２ＯがＳｉＯ２膜から十分に脱離しており、評価試験８−２の基板の温度を５００℃とするアニール処理ではＦ、Ｈ２ＯはＳｉＯ２膜から十分に脱離していなかったことが分かる。この評価試験８の結果と、上記の評価試験２、３の結果とから、このＦ、Ｈ２ＯがＳｉＯ２膜の特性を劣化させる要因であると推測され、これらＦ、Ｈ２ＯがＳｉＯ２膜から脱離するようにプラズマ処理後に基板を加熱処理することで、当該ＳｉＯ２膜の特性を回復させることが可能であることが推測される。
１ 半導体製造装置
２ エッチングモジュール
４ 窒素アニールモジュール
５１ 成膜モジュール
５２ 水素アニールモジュール
６５ ＳｉＯ２膜
６６ ＳｉＮ膜

Claims (6)

  1. ハロゲン化合物からなる処理ガスをプラズマ化して得たプラズマを用いて、シリコンあるいは金属の酸化膜が形成された基板をプラズマ処理し、前記酸化膜に積層された上層膜を除去するプラズマ処理工程と、
    続いて、前記プラズマ処理により生じた副生成物を前記基板から昇華させて除去するために前記基板を加熱する工程と、
    次いで、当該上層膜の除去によって前記プラズマに曝された前記酸化膜の前記上層膜が積層されていた側の表面が露出した状態で、プラズマによる活性化が行われていない不活性ガス雰囲気で前記基板を４５０℃以上に加熱する加熱処理工程と、
    を備え、
    前記プラズマ処理工程を行ってから前記加熱処理工程を行うまでに、当該基板の表面を酸化する酸化処理が行われず、
    前記プラズマ処理工程は、前記プラズマを構成するイオンとラジカルとを分離し、前記ラジカルを前記基板に供給する工程を備えることを特徴とする基板処理方法。
  2. 前記加熱処理工程に続いて、前記酸化膜に積層されるように導電膜を形成する工程を行うことを特徴とする請求項１記載の基板処理方法。
  3. 前記ハロゲン化合物は、フッ素を含む化合物であることを特徴とする請求項１または２記載の基板処理方法。
  4. 前記プラズマ処理工程は、前記酸化膜に積層された上層膜を除去するエッチング工程であることを特徴とする請求項１ないし３のいずれか一つに記載の基板処理方法。
  5. 前記上層膜はシリコン窒化膜であることを特徴とする請求項１ないし４のいずれか一つに記載の基板処理方法。
  6. 前記酸化膜はトランジスタのゲート酸化膜である請求項４または５記載の基板処理方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5145436B1 (ja) * 1970-11-02 1976-12-03
JPS5651580A (en) * 1979-10-01 1981-05-09 Toshiba Corp Plasma etching method
JP2858383B2 (ja) * 1991-10-14 1999-02-17 株式会社デンソー 半導体装置の製造方法
JP3542189B2 (ja) * 1995-03-08 2004-07-14 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
JP3779277B2 (ja) 1996-04-26 2006-05-24 株式会社日立製作所 半導体装置の製造方法
JPH10321847A (ja) * 1997-05-21 1998-12-04 Central Glass Co Ltd ゲート絶縁膜の形成方法
JP2000294536A (ja) * 1999-04-02 2000-10-20 Matsushita Electronics Industry Corp 半導体装置の製造方法
US6527856B2 (en) * 2000-04-20 2003-03-04 International Business Machines Corporation Method for changing surface termination of a perovskite oxide substrate surface
US7094704B2 (en) * 2002-05-09 2006-08-22 Applied Materials, Inc. Method of plasma etching of high-K dielectric materials
JP4408653B2 (ja) * 2003-05-30 2010-02-03 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
US20080038922A1 (en) * 2006-08-10 2008-02-14 Lamers Kristina L Etch-stop layer and method of use
US7939422B2 (en) * 2006-12-07 2011-05-10 Applied Materials, Inc. Methods of thin film process
JP5210191B2 (ja) * 2009-02-03 2013-06-12 東京エレクトロン株式会社 窒化珪素膜のドライエッチング方法
KR101363381B1 (ko) 2009-03-10 2014-02-14 가부시끼가이샤 도시바 발전 플랜트의 수질 관리 방법 및 시스템
US8999856B2 (en) * 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
JP6097192B2 (ja) * 2013-04-19 2017-03-15 東京エレクトロン株式会社 エッチング方法
US9299577B2 (en) * 2014-01-24 2016-03-29 Applied Materials, Inc. Methods for etching a dielectric barrier layer in a dual damascene structure
US9177853B1 (en) * 2014-05-14 2015-11-03 Sandisk Technologies Inc. Barrier layer stack for bit line air gap formation
JP6494226B2 (ja) * 2014-09-16 2019-04-03 東京エレクトロン株式会社 エッチング方法

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