JP2000294536A

JP2000294536A - 半導体装置の製造方法

Info

Publication number: JP2000294536A
Application number: JP9630299A
Authority: JP
Inventors: Mineo Yamaguchi; 峰生山口
Original assignee: Matsushita Electronics Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-04-02
Filing date: 1999-04-02
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】プラズマエッチングによって導入された損傷
層を軽減し、半導体装置の特性を劣化させない製造方法
を提供する。【解決手段】シリコン基板１上にシリコン窒化膜３、
シリコン酸化膜２が形成されている。フォトレジスト４
をマスクとし、ハロゲン系のガスを用いたドライエッチ
ングによりシリコン窒化膜３、シリコン酸化膜２を同時
にエッチングする。レジストを除去した後、高真空、高
温でアニール処理を行う。この結果、シリコン基板１表
面のアモルファス層を除去することによって、結晶欠陥
は発生せず、特性を劣化させない半導体装置の製造が可
能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ドライエッチング
によって導入される損傷の影響を低減し、良好な電気特
性を実現する半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】半導体素子の微細化に伴い、反応性イオ
ンエッチング（ＲＩＥ）技術の重要性は益々増大してい
る。しかしながら、ドライエッチングは反応性イオンの
衝撃を利用しているため、その原理上エッチング停止層
に損傷を与えてしまう。半導体装置を製造する際、様々
な工程において、この損傷層はそれ自身やその前後工程
による影響によって素子の電気的特性を劣化させる。こ
のため、一般に損傷層を除去する目的で、ＲＩＥ処理を
行った後に、ＣＤＥ（Chamical Dry Etching）と呼ばれ
る等方的で損傷の少ないエッチングやウェットエッチン
グを実施している。以下に図７を参照して素子分離形成
工程における従来の技術による加工方法を説明する。

【０００３】図７は素子分離形成工程における従来技術
によってシリコン窒化膜を加工する際の半導体装置の断
面図で、図７（ａ）はＲＩＥ処理前の状態を、図７
（ｂ）はＲＩＥ処理後の状態を、図７（ｃ）は損傷層を
除去した直後を、図７（ｄ）は素子分離用のシリコン酸
化膜を形成した直後を示す。

【０００４】シリコン基板１上にシリコン酸化膜２、シ
リコン窒化膜３を堆積後、フォトレジスト４を用いてパ
ターニングする（図７（ａ））。次に、フォトレジスト
４をマスクとして、ＲＩＥ技術によりシリコン窒化膜
３、シリコン酸化膜２を同時にエッチングする（図７
（ｂ））。このＲＩＥ処理ではエッチングガスとして、
主に炭素とフッ素を含有したガス（フロロカーボンガ
ス）が用いられる。この際、エッチング停止層であるシ
リコン基板１の開口部表面はプラズマに曝されることに
よって損傷層５が生じる。

【０００５】続いて、レジストを除去し、ＣＤＥを用い
て損傷層５を除去する（図７（ｃ））。その後、酸化技
術を用いて、開口部分にシリコン酸化膜２を成長させる
ことにより、素子分離を形成する（図７（ｄ））。

【０００６】

【発明が解決しようとする課題】しかしながら、この方
法では、損傷層の除去量を設定するためには、除去量を
変化させて半導体装置を製造し特性を評価することが必
要なため、多くの時間と手間がかかるという問題があっ
た。

【０００７】また上記方法では安定して損傷層を除去す
ることが難しいという問題があった。さらに、除去しな
い場合や不十分な場合は、損傷層の損傷度合いや厚みに
よって、シリコン基板中に結晶欠陥が発生しリーク電流
が増大したり、コンタクト抵抗が増加すると言う問題が
あった。

【０００８】本発明は、半導体装置を製造する際に用い
るドライエッチングによって導入される損傷の影響を低
減し、良好な電気特性を実現する半導体装置の製造方法
を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明では、半導体層にプラズマエッチングにより形
成された損傷層に対して、前記損傷層表面のアモルファ
ス層のみを実質的に消失させる工程を備えた半導体装置
の製造方法とする。

【００１０】これにより、ＲＩＥ処理（プラズマエッチ
ング）によって導入される損傷層の内、半導体装置の電
気特性を劣化させるアモルファス層のみを効果的に除去
できるため、ドライエッチングによって導入される損傷
の影響を低減し、良好な電気特性を実現することができ
る。

【００１１】また、アモルファス層を消失させる工程
が、真空雰囲気下での熱処理であってもよい。

【００１２】また、アモルファス層を消失させる工程
が、真空雰囲気下での熱処理する工程と、酸素雰囲気下
で熱処理により炭素を除去する工程とを含む半導体装置
の製造方法とする。

【００１３】また、アモルファス層を消失させる工程
が、前記アモルファス層に酸素を導入する工程と、真空
雰囲気下での熱処理により炭素を除去する工程とを含む
半導体装置の製造方法とする。

【００１４】また、プラズマエッチング時のエッチング
ガスには炭素が含まれている半導体装置の製造方法とす
る。

【００１５】これにより、ＲＩＥ処理（プラズマエッチ
ング）によって導入される損傷層の内、半導体装置の電
気特性を劣化させる炭素を含むアモルファス層を効果的
に除去できるため、ドライエッチングによって導入され
る損傷の影響を低減し、良好な電気特性を実現すること
ができる。

【００１６】また、アモルファス層を消失させる工程
が、チタン、コバルトまたはニッケルを主成分とする金
属層を堆積する工程と、熱処理により前記金属を前記ア
モルファス中に拡散させる工程と、前記金属層を除去す
る工程とを含む半導体装置の製造方法とする。

【００１７】これらの手段により、ＲＩＥ処理（プラズ
マエッチング）によって導入される損傷層の内、半導体
装置の電気特性を劣化させるアモルファス層を効果的に
除去できるため、ドライエッチングによって導入される
損傷の影響を低減し、良好な電気特性を実現することが
できる。

【００１８】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態について説明する。なお、本実施形態で
は、素子分離形成工程において説明するが、他のエッチ
ング工程、例えばサイドウォール形成工程、コンタクト
ホール形成工程等においても同様の効果が期待できる。

【００１９】（実施形態１）以下に、図１を参照して素
子分離形成工程におけるこの発明の第１の実施形態にお
ける半導体装置の製造方法を説明する。

【００２０】図１は素子分離形成工程におけるこの発明
の第１の実施形態における半導体装置の製造方法によっ
てシリコン窒化膜を加工する際の半導体装置の断面図
で、図１（ａ）はＲＩＥ処理前の状態を、図１（ｂ）は
ＲＩＥ処理後の状態を、図１（ｃ）はレジストを除去し
た直後を、図１（ｄ）は真空でアニール処理を実施した
直後を、図１（ｅ）は素子分離用のシリコン酸化膜を形
成した直後を示す。

【００２１】シリコン基板１上にシリコン酸化膜２、シ
リコン窒化膜３を堆積後、フォトレジスト２を用いてパ
ターニングする（図１（ａ））。次に、フォトレジスト
４をマスクとして、ＲＩＥ技術によりシリコン窒化膜
３、シリコン酸化膜２を同時にエッチングする（図１
（ｂ））。このＲＩＥ処理ではエッチングガスとして、
炭素を含まず、主にハロゲン元素を含有したガスが用い
られる。例えば、本実施形態の場合、エッチングガスと
して、臭化水素、塩素、酸素を１０対５対１に混合して
用いている。また、高周波電力は５００Ｗ、圧力は５０
Ｐａでエッチング処理を行う。エッチング停止層である
シリコン基板１の開口部表面はプラズマに曝されること
によって損傷層５が生じる。

【００２２】続いて、レジストを除去する（図１
（ｃ））。その後、高真空下における熱処理を実施する
（図１（ｄ））。最後に酸化技術を用いて、開口部分に
シリコン酸化膜２を成長させることにより、素子分離
（ＬＯＣＯＳ）を形成する（図１（ｅ））。

【００２３】図２にＲＩＥ処理によって導入される損傷
層５の詳細な構造の断面図を示す。６は表面アモルファ
ス層、７は単結晶シリコンである。ＲＩＥ処理によって
シリコン基板１に導入される損傷層５は、大きく２つの
層に分類できる。第１の損傷層５ａは最表面に形成され
るひどく損傷した表面アモルファス層６であり、この層
はプラズマ中のエネルギーの高いイオンが単結晶である
シリコン基板１に入射し、アモルファス化されることに
よって形成される。

【００２４】入射するイオンはエッチングガスが分解し
た元素であり、その一部は表面アモルファス層６に残留
する。とくにエッチングガスに質量の軽い酸素が含まれ
る場合、酸素が表面アモルファス層６中に残留しやす
い。しかも、この酸素はイオンの入射によるため、一般
のシリコン酸化膜であるＳｉＯ₂ではなく、ＳｉＯ等の
不完全な形で残留している。表面アモルファス層６の厚
みはＲＩＥ処理条件によって変化するが、たかだか５ｎ
ｍ以下で、本実施形態では３ｎｍである。

【００２５】第２の損傷層５ｂは表面アモルファス層６
の下に形成される結晶欠陥１０を含んだ単結晶シリコン
層７である。この層はシリコン基板１に結晶欠陥１０が
多数導入された状態である。結晶欠陥１０を含んだ単結
晶シリコン層７の厚みはＲＩＥ処理条件によって変化す
るが、約１０ｎｍから２００ｎｍと思われる。本実施形
態では５０ｎｍである。

【００２６】図３に半導体装置を製造した際の損傷層５
の除去量に対する素子分離の接合リーク電流変化を示
す。この結果より、半導体装置のリーク電流をおさえる
ために必要な損傷層５の除去量は４ｎｍで十分あり、こ
の厚みは損傷層５の内、表面アモルファス層６の厚みと
ほぼ一致する。従って、表面アモルファス層６を有効に
除去することが必要となる。

【００２７】この表面アモルファス層を高真空雰囲気で
アニールすることによって、アモルファス層を固相成長
させ単結晶化出来る。真空度を１×１０^-8Ｔｏｒｒ以
下、熱処理温度を７５０℃以上でアニール処理を実施す
る。例えば、１×１０^-10Ｔｏｒｒ、８５０℃、１０分
の熱処理を行う。真空度この条件でアニールを実施した
場合、表面に形成されているＳｉＯを昇華させることが
できるため、ＳｉＯを含む層も除去できる。

【００２８】以上のように本実施形態によれば、実質的
に損傷層５の表面部に形成された表面アモルファス層６
のみを回復させることによって、リーク電流の少ない半
導体装置を製造することができる。

【００２９】（実施形態２）以下に、図４を参照して素
子分離形成工程におけるこの発明の第２の実施形態にお
ける半導体装置の製造方法を説明する。

【００３０】図４は素子分離形成工程におけるこの発明
の第２の実施形態における半導体装置の製造方法によっ
てシリコン窒化膜を加工する際の半導体装置の断面図
で、図４（ａ）はＲＩＥ処理前の状態を、図４（ｂ）は
ＲＩＥ処理後の状態を、図４（ｃ）はレジストを除去し
た直後を、図４（ｄ）は真空でアニール処理を実施し、
酸化雰囲気下で熱処理を実施した直後を、図４（ｅ）は
素子分離用のシリコン酸化膜を形成した直後を示す。

【００３１】シリコン基板１上にシリコン酸化膜２、シ
リコン窒化膜３を堆積後、フォトレジスト４を用いてパ
ターニングする（図４（ａ））。次に、フォトレジスト
４をマスクとして、ＲＩＥ技術によりシリコン窒化膜
３、シリコン酸化膜２を同時にエッチングする（図４
（ｂ））。このＲＩＥ処理ではエッチングガスとして、
炭素を含むガス、すなわち主に炭素とフッ素を含有した
ガス（フロロカーボンガス）が用いられる。例えば、本
実施形態の場合、エッチングガスとして、フロロカーボ
ンガスであるＣＨＦ₃と酸素を１０対１に混合して用い
ている。また、高周波電力は６００Ｗ、圧力は１００Ｐ
ａでエッチング処理を行う。エッチング停止層であるシ
リコン基板１の開口部表面はプラズマに曝されることに
よって損傷層５が生じる。

【００３２】続いて、レジストを除去する（図４
（ｃ））。その後、高真空下における熱処理を実施する
（図４（ｄ））。最後に酸化技術を用いて、開口部分に
シリコン酸化膜２を成長させることにより、素子分離
（ＬＯＣＯＳ）を形成する（図４（e））。

【００３３】本実施形態の場合、エッチングガス中に炭
素が含まれているため、酸素と、より質量の軽い炭素が
表面アモルファス層６中に残留しやすい。表面アモルフ
ァス層６の厚みはＲＩＥ処理条件によって変化するが、
たかだか５ｎｍ以下で、本実施形態では３ｎｍである。
この表面アモルファス層を高真空雰囲気でアニールする
ことによって、アモルファス層を固相成長させ単結晶化
出来る。真空度を１×１０^-8Ｔｏｒｒ以下、熱処理温度
を７５０℃以上でアニール処理を実施する。例えば、１
×１０^-10Ｔｏｒｒ、８５０℃、１０分の熱処理を行
う。真空度この条件でアニールを実施した場合、表面に
形成されているＳｉＯを昇華させることができるため、
ＳｉＯを含む層も除去できる。

【００３４】その後、減圧酸化雰囲気下でアニールを実
施する。この時、シリコンの酸化が進行しない条件下で
実施することによって、残留している炭素を有効に除去
することが出来る。例えば、圧力２Ｔｏｒｒ、オゾン雰
囲気下で５００℃、５分のアニールを実施する。

【００３５】以上のように本実施形態によれば、損傷層
５の表面部に形成された表面アモルファス層６を結晶に
回復させることができ、また残留炭素を除去することが
できる。なお、炭素除去のためのアニール雰囲気をオゾ
ン雰囲気としたが、酸素プラズマ雰囲気でも同様の効果
が期待できる。酸素プラズマ雰囲気下ではオゾン雰囲気
に比べ、アニール温度を低温化することが出来る。

【００３６】（実施形態３）以下に、図５を参照して素
子分離形成工程におけるこの発明の第３の実施形態にお
ける半導体装置の製造方法を説明する。

【００３７】図５は素子分離形成工程におけるこの発明
の第３の実施形態における半導体装置の製造方法によっ
てシリコン窒化膜を加工する際の半導体装置の断面図
で、図５（ａ）はＲＩＥ処理前の状態を、図５（ｂ）は
ＲＩＥ処理後の状態を、図５（ｃ）はイオン注入した直
後を、図５（ｄ）は真空でアニール処理を実施した直後
を、図５（ｅ）は素子分離用のシリコン酸化膜を形成し
た直後を示す。

【００３８】シリコン基板１上にシリコン酸化膜２、シ
リコン窒化膜３を堆積後、フォトレジスト４を用いてパ
ターニングする（図５（ａ））。次に、フォトレジスト
４をマスクとして、ＲＩＥ技術によりシリコン窒化膜
３、シリコン酸化膜２を同時にエッチングする（図５
（ｂ））。このＲＩＥ処理ではエッチングガスとして、
炭素を含むガス、すなわち主に炭素とフッ素を含有した
ガス（フロロカーボンガス）が用いられる。例えば、本
実施形態の場合、エッチングガスとして、フロロカーボ
ンガスであるＣＨＦ₃と酸素を１０対１に混合して用い
ている。また、高周波電力は６００Ｗ、圧力は１００Ｐ
ａでエッチング処理を行う。エッチング停止層であるシ
リコン基板１の開口部表面はプラズマに曝されることに
よって損傷層５が生じる。次にイオン注入技術を用いて
損傷層５の表面に形成されているアモルファス層に酸素
イオン８を注入する（図５（ｃ））。例えば注入エネル
ギーを１.５ｋｅＶ、ドーズ量１×１０¹⁶／ｃｍ²で酸素
注入を行う。

【００３９】レジストを除去した後、高真空下における
熱処理を実施する（図５（ｄ））。例えば、１×１０^-6
Ｔｏｒｒ、７００℃、１０分の熱処理を行う。最後に従
来例と同様に酸化技術を用いて、開口部分にシリコン酸
化膜２を成長させることにより、素子分離を形成する
（図５（ｅ））。

【００４０】この第３の実施形態では注入した酸素を損
傷層に残留している炭素と反応させ、酸化炭素、もしく
は二酸化炭素として揮発させているため、真空アニール
を第１、第２の実施形態に比べて低温かつ低真空で行う
ことが出来るという特徴を有している。

【００４１】また、本実施形態では酸素の導入方法とし
てイオン注入技術を用いたが、酸素によるプラズマドー
ピング処理によっても同様の効果を得ることが出来る。
例えばプラズマ処理を真空度５Ｐａ、酸素流量５００ｓ
ｃｃｍ、高周波電力１０００Ｗ、の条件下で２分実施す
る。この実施形態ではイオン注入を用いる場合に比べ
て、短時間で多量の酸素を注入することが出来るので、
スループットが向上する特徴を有している。

【００４２】イオン注入を用いる場合、次工程でレジス
トを除去するためのアッシング工程が必要であるが、酸
素プラズマを用いたプラズマドーピング処理の場合、ア
ッシングを兼用できるため、アッシング工程が不要にな
り、工程単価を低減できるという特徴を有している。

【００４３】（実施形態４）以下に、図６を参照して素
子分離形成工程におけるこの発明の第４の実施形態にお
ける半導体装置の製造方法を説明する。

【００４４】図６は素子分離形成工程におけるこの発明
の第４の実施形態における半導体装置の製造方法によっ
てシリコン窒化膜を加工する際の半導体装置の断面図
で、図６（ａ）はＲＩＥ処理前の状態を、図６（ｂ）は
ＲＩＥ処理後の状態を、図６（ｃ）はレジストを除去し
た直後を、図６（ｄ）はＴｉを堆積した直後を、図６
（ｅ）はＴｉを除去した直後を、図６（ｆ）は素子分離
用のシリコン酸化膜を形成した直後を示す。

【００４５】シリコン基板１上にシリコン酸化膜２、シ
リコン窒化膜３を堆積後、フォトレジスト４を用いてパ
ターニングする（図６（ａ））。次に、フォトレジスト
４をマスクとして、ＲＩＥ技術によりシリコン窒化膜
３、シリコン酸化膜２を同時にエッチングする（図６
（ｂ））。このＲＩＥ処理ではエッチングガスとして、
炭素を含むガス、すなわち主に炭素とフッ素を含有した
ガス（フロロカーボンガス）が用いられる。例えば、本
実施形態の場合、エッチングガスとして、フロロカーボ
ンガスであるＣＨＦ₃と酸素を１０対１に混合して用い
ている。また、高周波電力は６００Ｗ、圧力は１００Ｐ
ａでエッチング処理を行う。エッチング停止層であるシ
リコン基板１の開口部表面はプラズマに曝されることに
よって損傷層５が生じる。続いて、レジストを除去する
（図６（ｃ））。

【００４６】その後、シリコンと反応しやすい金属膜を
堆積する。例えば、Ｔｉ９を２ｎｍ堆積する（図６
（ｄ））。その後、アニールを行う。例えば、窒素雰囲
気で、３５０℃、３０分のアニールする。このアニール
において必ずしもシリサイドを形成する必要はない。本
実施形態のアニール条件ではシリサイドは形成されてい
ない。このアニールにおいて、Ｔｉ９は表面アモルファ
ス層中に拡散する。、次に、薬液を用いて、堆積したＴ
ｉ９膜を除去する（図６（ｅ））。例えば、アンモニ
ア：過酸化水素：純水＝１：１：５を用いる。この時同
時にＴｉ９が拡散している表面アモルファス層も除去さ
れる。最後に従来例と同様に酸化技術を用いて、開口部
分にシリコン酸化膜２を成長させることにより、素子分
離を形成する（図６（ｆ））。

【００４７】本実施形態では、第１、第２、第３の実施
形態に比べ、熱処理時に必ずしも真空雰囲気を必要とし
ないことと、熱処理温度を低温化できるという特徴を有
している。なお、本実施形態で金属膜として、チタンを
用いたが、コバルト、ニッケル等でも同様の効果が期待
できる。

【００４８】

【発明の効果】この発明によれば、プラズマエッチング
処理（ＲＩＥ処理）によって導入される損傷層の内、実
質的に表面アモルファス層を除去することにより、半導
体装置の特性に影響を与えないすぐれた半導体装置の製
造方法を実現するものである。

【図面の簡単な説明】

【図１】第１の実施形態における半導体装置の製造方法
を示す工程断面図

【図２】第１の実施形態における損傷層の詳細断面図

【図３】第１の実施形態における損傷層除去量に対する
リーク電流の依存性を示す特性図

【図４】第２の実施形態における半導体装置の製造方法
を示す工程断面図

【図５】第３の実施形態における半導体装置の製造装置
を示す工程断面図

【図６】第４の実施形態における半導体装置の製造装置
を示す工程断面図

【図７】従来の半導体装置の製造方法を示す工程断面図

【符号の説明】

１シリコン基板２シリコン酸化膜３シリコン窒化膜４フォトレジスト５損傷層５ａ第１の損傷層５ｂ第２の損傷層６表面アモルファス層７結晶欠陥を含んだ単結晶シリコン８酸素イオン９チタン１０欠陥

Claims

【特許請求の範囲】

【請求項１】半導体層にプラズマエッチングにより形成
された損傷層に対して、前記損傷層表面のアモルファス
層のみを実質的に消失させる工程を備えた半導体装置の
製造方法。
【請求項２】アモルファス層を消失させる工程が、真空
雰囲気下での熱処理である請求項１に記載の半導体装置
の製造方法。
【請求項３】プラズマエッチング時のエッチングガスに
は炭素が実質的に含まれていない請求項２に記載の半導
体装置の製造方法。
【請求項４】アモルファス層を消失させる工程が、真空
雰囲気下での熱処理する工程と、酸素雰囲気下で熱処理
により炭素を除去する工程とを含む請求項１に記載の半
導体装置の製造方法。
【請求項５】アモルファス層を消失させる工程が、前記
アモルファス層に酸素を導入する工程と、真空雰囲気下
での熱処理により炭素を除去する工程とを含む請求項１
に記載の半導体装置の製造方法。
【請求項６】プラズマエッチング時のエッチングガスに
は炭素が含まれている請求項４または５に記載の半導体
装置の製造方法。
【請求項７】アモルファス層を消失させる工程が、チタ
ン、コバルトまたはニッケルを主成分とする金属層を堆
積する工程と、熱処理により前記金属を前記アモルファ
ス中に拡散させる工程と、前記金属層を除去する工程と
を含む請求項１に記載の半導体装置の製造方法。
【請求項８】シリコン層上に絶縁膜を堆積する工程と、
前記絶縁層を炭素を含むエッチングガスを用いてプラズ
マエッチングすることにより、前記シリコン層を露出さ
せる工程と、前記シリコン層の表面に形成されたアモル
ファス層のみを実質的に除去する工程とを含む半導体装
置の製造方法。