WO2010073434A1 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- WO2010073434A1 WO2010073434A1 PCT/JP2009/004505 JP2009004505W WO2010073434A1 WO 2010073434 A1 WO2010073434 A1 WO 2010073434A1 JP 2009004505 W JP2009004505 W JP 2009004505W WO 2010073434 A1 WO2010073434 A1 WO 2010073434A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- insulating film
- lanthanum
- dielectric constant
- semiconductor device
- gate insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000000034 method Methods 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910052746 lanthanum Inorganic materials 0.000 claims abstract description 98
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 49
- 238000000137 annealing Methods 0.000 claims description 43
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 28
- 230000007423 decrease Effects 0.000 claims description 12
- 238000009826 distribution Methods 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910052735 hafnium Inorganic materials 0.000 claims description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910010037 TiAlN Inorganic materials 0.000 claims description 3
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 95
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 43
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 8
- 238000005121 nitriding Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002604 lanthanum compounds Chemical class 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hcl hcl Chemical compound Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 2
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001552 radio frequency sputter deposition Methods 0.000 description 2
- 238000005546 reactive sputtering Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
- H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Definitions
- the present invention relates to a semiconductor device including a gate insulating film made of a high dielectric constant gate insulating film, in particular, a hafnium or zirconia oxide or a silicon oxide containing them, and a method for manufacturing the same.
- a metal material such as Ti, Mo, or Ta is promising for the n-type MIS transistor
- a metal material such as Pt, RuO 2 , or TiN is promising for the p-type MIS transistor. I know that. Therefore, it is desirable to construct a dual metal gate process by selecting the above materials as the metal gate of the p-type MIS transistor and the metal gate of the n-type MIS transistor.
- a method for obtaining a desired work function as an n-type MIS transistor without using the above-mentioned metal material as a metal gate material of the n-type MIS transistor That is, for example, a metal such as La or Mg having an effect of modulating the work function to the work function on the n-type MIS transistor side is mixed in, for example, the gate insulating film, or inserted between the metal gate and the gate insulating film.
- a method has been proposed.
- the desired work can be achieved as in the case where the above-mentioned promising metal material is used as the metal gate material of the n-type MIS transistor. You can get a function. As a result, a desired transistor threshold value can be obtained as an n-type MIS transistor (see, for example, Patent Document 1).
- an object of the present invention is to realize a semiconductor device having a structure that obtains a desired work function and does not deteriorate the driving force of a transistor.
- a semiconductor device includes a semiconductor substrate, an interface layer formed on the semiconductor substrate, and a high dielectric constant gate insulation formed on the interface layer. And a gate electrode formed on the high dielectric constant gate insulating film.
- the high dielectric constant gate insulating film contains lanthanum and is included in the interface between the high dielectric constant gate insulating film and the gate electrode. The concentration of lanthanum contained is higher than the concentration of lanthanum contained in the interface with the interface layer in the high dielectric constant gate insulating film.
- the lanthanum concentration (atm%) in the interface with the interface layer in the high dielectric constant gate insulating film is preferably 3% or less of the total composition of HfLaSiON. The following is more preferable.
- the bulk lanthanum concentration ratio among all elements constituting the high dielectric constant gate insulating film is preferably 5% or less.
- the lanthanum concentration (atm%) in the interface with the gate electrode in the high dielectric constant gate insulating film is preferably 7% or less.
- the lanthanum concentration (atm%) in the interface layer with the semiconductor substrate in the interface layer is preferably 2% or less, and more preferably 1% or less.
- the concentration distribution of lanthanum contained in the high dielectric constant gate insulating film monotonously decreases from the gate electrode side toward the semiconductor substrate side.
- the concentration distribution of lanthanum contained in the high dielectric constant gate insulating film is steep from the gate electrode side toward the center in the height direction of the high dielectric constant gate insulating film. After the decrease, it is preferable to decrease gently toward the interface layer side.
- the high dielectric constant gate insulating film is preferably made of an oxide film or a silicon oxide film containing hafnium or zirconium.
- the gate electrode is preferably made of titanium nitride (TiN), tantalum nitride (TaN), carbon-containing tantalum (TaC), or aluminum-containing titanium nitride (TiAlN).
- a method of manufacturing a semiconductor device includes a step (a) of forming an interface layer on a semiconductor substrate having a P-type transistor formation region and an N-type transistor formation region; After the step (b) of forming a high dielectric constant gate insulating film, the step (c) of forming a hard mask covering the P-type transistor formation region on the high dielectric constant gate insulating film, and the step (c), the semiconductor A step (d) of forming a lanthanum layer on the substrate, a step (e) of diffusing lanthanum from the lanthanum layer into the high dielectric constant gate insulating film in the N-type transistor formation region by annealing, and a step (e) ) After the step (f) of removing the lanthanum layer remaining after the step (f), and after the step (f), a P-type gate electrode is formed in the P-type transistor formation region via a hard mask on the high dielectric constant gate insulating film.
- the N-type transistor forming region includes a step (g) of forming an N-type gate electrode on the high dielectric constant gate insulating film, and is included in the interface of the high dielectric constant gate insulating film with the gate electrode
- the concentration of lanthanum contained is higher than the concentration of lanthanum contained at the interface with the interface layer in the high dielectric constant gate insulating film.
- the formation of the lanthanum layer in the step (d) is performed by a PVD method, a CVD method, or an atomic layer deposition method using a target made of La or La 2 O 3.
- the annealing process in the step (e) is preferably a step performed at a temperature of 400 ° C. or higher and 800 ° C. or lower.
- a semiconductor device that does not deteriorate the interface characteristics, on-current, and carrier mobility of a transistor while obtaining a desired work function and a desired transistor threshold is realized. As a result, a semiconductor device with excellent reliability is realized.
- FIG. 1A to 1E are cross-sectional views showing a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention in the order of steps.
- 2A to 2D are cross-sectional views showing a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention in the order of steps.
- FIG. 3 is a relationship diagram between the La concentration (/ cm 2 ) in the high-k insulating film and the effective work function ⁇ eWF (eV) in the N-type MIS transistor formed in the N-type MIS transistor formation region.
- FIG. 4 is a relationship diagram between the EOT (equivalent oxide thickness) of the high-k insulating film and the effective work function variation ⁇ eWF (eV) in the N-type MIS transistor formed in the N-type MIS transistor formation region. is there.
- FIG. 5 is a distribution diagram in the depth direction of La in a semiconductor substrate made of a high-k insulating film, an interface layer, and silicon in an N-type MIS transistor formed in an N-type MIS transistor formation region.
- FIG. 6 shows high-k / interface layer interface La concentration (atom%), effective work function variation ⁇ eWF (eV), and carrier movement of the transistor in the N-type MIS transistor formed in the N-type MIS transistor formation region.
- FIG. 7 is a distribution diagram of the lanthanum concentration in the depth direction using the multi-step control in the modification in the N-type MIS transistor formed in the N-type MIS transistor formation region.
- FIGS. 2A to 2E are cross-sectional views showing a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention in the order of steps.
- the region on the left side of the drawing is the p-type MIS transistor formation region 1A
- the region on the right side is the n-type MIS transistor formation region 1B.
- an element isolation insulating film is formed on an upper portion of a semiconductor substrate 1 made of, for example, silicon using a LOCOS (local oxidation of silicon) method or an STI (shallow trench isolation) isolation method. 2 is formed. Subsequently, n-type impurities are ion-implanted into the semiconductor substrate 1 using a mask covering the n-type MIS formation region 1B, thereby forming the n-well region 3 in the p-type MIS transistor formation region 1A in the semiconductor substrate 1.
- LOCOS local oxidation of silicon
- STI shallow trench isolation
- a p-type impurity is ion-implanted into the semiconductor substrate 1 using a mask covering the p-type MIS formation region 1A, thereby forming a p-well region 4 in the n-type MIS transistor formation region 1B in the semiconductor substrate 1.
- the pressure is 5 mTorr (1 mTorr is 1/1000 Torr and 1 Torr is about 1.33 ⁇ 10 2 Pa. The same applies hereinafter) and 1000 mTorr or less, and the mixed gas ratio is Ar / N.
- annealing after nitriding is performed under annealing conditions of a pressure of 0.5 Torr or more and 5 Torr or less, a temperature of 1000 ° C., an oxygen atmosphere, and a time of about 15 seconds. In this way, it is possible to promote the desorption of atomic nitrogen existing in the thermal oxide film as the interface layer 5 and repair incomplete bonds or defects.
- TEMAH tetrakisethylmethylaminohafnium
- SiH 4 silane
- the physical film thickness is preferably about 2 nm or more and about 3 nm or less in order to realize a range of 1.0 nm or more and about 1.5 nm or less as EOT.
- the high-k insulating film 6 can be an oxide film containing hafnium or zirconium or a silicon oxide film.
- a plasma nitriding process is performed on the high-k insulating film 6.
- the conditions for the plasma nitriding treatment are the same as the conditions for the plasma nitriding treatment for the interface layer 5 described above.
- the high-k insulating film 6 is annealed in an oxygen or nitrogen atmosphere. In this way, impurity removal and defect repair in the high-k insulating film 6 and adhesion with the interface layer 5 can be improved.
- a TiN layer 8 as a hard mask is formed on the high-k insulating film 6.
- the TiN layer 8 as a hard mask is formed on the high-k insulating film 6 without directly forming the La material, which is a material that modulates the work function, because the La material is made of high-k insulation. This is because the speed of diffusion into the film 6 is high, so that the work function is prevented from deteriorating due to the La material diffusing into the high-k insulating film 6 in the p-type MIS formation region 1A.
- the TiN layer 8 may be formed by any film formation method such as sputtering, CVD (Chemical Vapor Deposition), or ALD (Atomic Layer Deposition).
- a film is formed by sputtering, Ti is used as a target, the pressure is 1 Torr or less, the DC power supply (DC power) is 1 kW or less, the DC voltage is about 100 V, Ar / N 2 or N 2
- the film is formed by reactive sputtering under conditions in a plasma atmosphere.
- the film thickness is preferably 4 nm or more and 20 nm or less in view of processing.
- a method of forming a Ti film using a source gas composed of titanium chloride (TiCl 4 ) and a nitriding species (for example, NH 3 ) and nitriding is used. be able to.
- the film is formed by alternately supplying a source gas such as titanium chloride (TiCl 4 ) and a nitriding species (for example, NH 3 ).
- hydrochloric acid having a concentration of about 1/100 to 1/1000, which is a mixture of dilute hydrochloric acid (dHCl) or hydrogen peroxide (H 2 O 2 ) and hydrochloric acid (HCl) of about 1/1000 to 1/100.
- HPM sulfuric acid hydrogen peroxide solution
- SPM sulfuric acid hydrogen peroxide solution
- a lanthanum layer 9 which is a material for modulating the work function is formed on the front surface of the semiconductor substrate 1 by using a sputtering method or an ALD method.
- the lanthanum layer 9 can be formed by direct current discharge using Ar gas using a lanthanum target.
- the lanthanum layer 9 made of a lanthanum oxide layer can be formed by reactive sputtering using oxygen gas.
- the lanthanum layer 9 made of a lanthanum oxide layer can be formed by RF sputtering using a target made of lanthanum oxide (La 2 O 3 ).
- the lanthanum layer 9 can be formed by sequentially performing a purge process, oxidation, and organic substance removal.
- the RF power is 300 W or more and 1000 W or less
- the discharge pressure is about 0.1 Torr
- the DC discharge voltage is about 100 V, so that the film forming rate is controlled to 40 sec or more and 100 sec or less per nm. be able to.
- the lanthanum layer 9 having a thickness of 0.1 or more and about 1 nm, preferably 0.1 nm or more and about 2 nm is formed on the high-k insulating film 6 in the N-type MIS transistor formation region 1B. Film.
- the lanthanum element 9 in the lanthanum layer 9 is thermally diffused and mixed into the high-k insulating film 6 by annealing the lanthanum layer 9.
- the temperature ranges from about 600 ° C. to 900 ° C., preferably from about 600 ° C. to 800 ° C., more preferably from about 600 ° C. to about 700 ° C.
- Annealing is performed at a temperature in a nitrogen atmosphere.
- the annealing time is in the range of several milliseconds or more and several minutes or less, preferably about 1 second or more and about 20 minutes or less.
- the unreacted lanthanum compound on the high-k insulating film 6 and the TiN layer 8 is removed. This is because, when the unreacted lanthanum compound is left and the process proceeds to the next step such as formation of the gate electrode, the breakdown voltage and reliability decrease due to excess lanthanum are problems as the characteristics of the N-type MIS transistor. On the other hand, as an influence on the P-type MIS transistor side, a decrease in element yield due to an etch stop during gate etching and a device delay due to an increase in interface resistance become problems.
- hydrochloric acid having a concentration of about 1/100 to 1/1000, which is a mixture of dilute hydrochloric acid (dHCl) or hydrogen peroxide (H 2 O 2 ) and hydrochloric acid (HCl) of about 1/1000 to 1/100.
- Hydrogen peroxide water (HPM) or sulfuric acid hydrogen peroxide water (SPM) having a concentration of about 1/100 to 1/1000 mixed with sulfuric acid (H 2 SO 4 ) and hydrogen peroxide water (H 2 O 2 ) is used. It is preferable.
- the diffusion length of La into the TiN layer 8 after the annealing treatment depends on the annealing temperature, and in the case of the annealing treatment at 800 ° C., it is regarded as about 3 nm. For this reason, it is preferable to remove the unreacted lanthanum by cleaning at least over about 3 to 5 nm of the surface of the TiN layer 8.
- the unreacted lanthanum compound and the surface layer of the TiN layer 8 in the P-type MIS transistor formation region 1A are removed while minimizing damage to the high-k insulating film 6 in the N-type MIS transistor formation region 1B. Is preferred. However, if the damage to the high-k insulating film 6 is within an allowable range, TiN can be removed entirely.
- a TiN layer 10 which is a gate electrode material in the N-type MIS transistor formation region 1B is formed on the entire surface of the semiconductor substrate 1.
- the PVD method, the CVD method, or the ALD method can be used similarly to the formation of the TiN layer 8 as the hard mask described above.
- the thickness of the TiN layer 10 is preferably 4 nm or more and 20 nm or less.
- TiN titanium nitride
- TaN tantalum nitride
- TaC carbon-containing tantalum
- TiAlN aluminum-containing titanium nitride
- a polysilicon film doped with phosphorus having a concentration of 1 ⁇ 10 14 or more and about 2 ⁇ 10 15 / cm 2 is deposited in a thickness of 80 or more and 150 nm (not shown).
- a doped polysilicon film, a TiN layer 10, a TiN layer 8, a high-k insulating film 6 and the interface layer 5 are patterned to form a P-type gate electrode.
- the doped polysilicon film, the TiN layer 10, the high-k insulating film 6, and the interface layer 5 are patterned to form an N-type gate electrode.
- the P-type impurity diffusion layer 11a, the sidewall 12, and the junction depth are compared with each other in the P-type MIS transistor formation region 1A by a known method.
- a deep P-type impurity diffusion layer 13a and a silicide layer 14 are formed.
- the N-type impurity diffusion layer 11b, the sidewall 12, the N-type impurity diffusion layer 13b, and the silicide layer 14 having a relatively shallow junction depth are formed.
- an interlayer insulating film 15 made of, for example, a silicon oxide film is formed on the semiconductor substrate 1 so as to cover the P-type gate electrode and the N-type gate electrode by a known method. Form. Subsequently, a contact plug 16 made of, for example, tungsten, which reaches the silicide layer 14 through the interlayer insulating film 15 is formed. Thereafter, wiring and the like (not shown) are formed.
- the structure of the semiconductor device according to the exemplary embodiment of the present invention can be manufactured through the steps described with reference to FIGS. 1A to 1E and FIGS. 2A to 2D.
- FIG. 3 shows a lanthanum concentration (area density) (/ cm 2 ) and an effective work function variation ⁇ eWF in the high-k insulating film 6 for the N-type MIS transistor formed in the N-type MIS transistor formation region 1B.
- the relationship with (eV) is shown.
- the effective work function variation ⁇ eWF increases in proportion to the increase in the lanthanum concentration in the high-k insulating film 6 in the N-type MIS transistor.
- FIG. 4 shows the relationship between the EOT (equivalent equivalent film thickness) of the high-k insulating film 6 and the effective work function eWF (eV) for the N-type MIS transistor formed in the N-type MIS transistor formation region 1B. Show.
- the amount of lanthanum introduced into the high-k insulating film 6 in the lanthanum layer (for example, LaO layer) 9 is increased as the annealing temperature is increased by the process of FIG.
- the EOT is thinned and the effective work function is also reduced.
- the dielectric constant is further improved by mixing lanthanum into the high-k insulating film 6, for example, the HfSiON film.
- the annealing temperature is increased, for example, when the lanthanum layer 9 made of a 1 nm LaO layer is applied, the EOT thinning becomes extremely slow at the annealing temperature of 600 ° C.
- the effective work function is greatly reduced.
- the lanthanum layer 9 made of, for example, a 2 nm LaO layer is applied, the effective work function is greatly reduced at the annealing temperature of 800 ° C., but the EOT is greatly increased. .
- FIG. 5 shows the depth of La in the high-k insulating film 6, the interface layer 5, and the semiconductor substrate (silicon substrate) made of silicon for the N-type MIS transistor formed in the N-type MIS transistor formation region 1B.
- the distribution state of the density (atom%) in the vertical direction is shown.
- the film thickness of lanthanum oxide (LaO) as the lanthanum layer 9 is 0.5 nm, 1 nm, and 2 nm, according to the result of high-temperature annealing at 600 ° C. or 800 ° C. (however, Spike annealing is not performed), and lanthanum from the lanthanum layer 9 diffuses deeply into the high-k insulating film 6, interfaces with the interface layer 5, and further between the silicon substrate (semiconductor substrate 1) and the interface layer 5. It can be seen that it diffuses across the interface.
- LaO lanthanum oxide
- the film thickness of lanthanum oxide is 1 nm or 2 nm and the temperature of the high-temperature annealing is 800 ° C.
- annealing temperature 600 ° C. with lanthanum oxide 2 nm, annealing temperature 800 with lanthanum oxide 0.5 nm The lanthanum is diffused at a higher concentration and deeper than the annealing temperature of 600 ° C. at 1 ° C. and 1 nm of lanthanum oxide.
- This result corresponds to the decrease in the thickness of the EOT film and the increase in the film thickness as well as the decrease in the effective work function in the case of lanthanum oxide 1 nm or 2 nm at 800 ° C. in FIG.
- the annealing temperature is 800 ° C. or higher and the film thickness of lanthanum oxide as the lanthanum layer 9 is 1 nm or more, La diffused deeply at a high concentration reacts with the silicon substrate or the interface layer 5 to increase the EOT. This is thought to be due to the tendency.
- the interface lanthanum concentration between the interface layer thermal oxide film 5 and the high-k insulating film 6 with respect to each LaO film formation and annealing conditions (Atom%)
- the amount of change ⁇ eWF (eV) in the effective work function of the N-type MIS transistor and the degree of mobility degradation ⁇ / ⁇ (%) with respect to the LaO film-free condition of the transistor are shown in the following [Table 1 ].
- FIG. 6 is a plot based on the results of [Table 1], with the interfacial lanthanum concentration (atom%) as the horizontal axis and the ⁇ eWF (eV) and the mobility degradation degree ⁇ / ⁇ (%) as the vertical axis. is there.
- the lanthanum concentration at the interface between the interface thermal oxide film 5 and the high-k insulating film 6 increases and the effective work function shift amount increases, but the carrier mobility also deteriorates.
- the lanthanum concentration at the interface between the interface layer 5 and the high-k insulating film 6 is about 3% in terms of the composition ratio, and the effective work function is improved.
- the carrier mobility is significantly deteriorated.
- the degradation of mobility further progresses at LaO 2 nm.
- control of the annealing temperature and the diffusion concentration of lanthanum from the high-k insulating film 5 to the interface layer 6 is important.
- the lanthanum concentration (atm%) in the interface between the high-k insulating film 6 and the interface layer 5 is preferably 3% or less.
- the effective work function starts to decrease as the thinning of the EOT decreases.
- it is 2% or less.
- the bulk lanthanum concentration ratio among all elements constituting the high-k insulating film 6 is preferably 5% or less (in terms of surface density, about 2 ⁇ 10 13 / cm 2 ).
- the step of diffusing lanthanum in the lanthanum layer 9 into the high-k insulating film 6 by annealing after forming the lanthanum layer 9 on the high-k insulating film 6 has been described.
- the lanthanum layer 9 is formed by multi-stage film formation and annealing is performed in multi-stages, and other processes are the same as described above.
- a thin lanthanum layer (thickness: 0.3 nm) is deposited and then annealed at a high temperature (annealing temperature of 800 ° C. or more), and as a second stage, a thickness is increased.
- annealing temperature 800 ° C. or more
- a thickness is increased.
- annealing is performed at a medium temperature (annealing temperature of 700 ° C. or higher)
- a thick lanthanum layer film thickness: 1.0 nm
- annealing is performed at a low temperature (annealing temperature of 600 ° C. or higher).
- the annealing treatment is preferably performed in a nitrogen gas atmosphere.
- the distribution of lanthanum in the high-k insulating film 6 is controlled in detail by controlling the deposited film thickness of the lanthanum layer 9 and the annealing temperature in multiple stages.
- FIG. 7 shows the distribution of lanthanum concentration in the depth direction for the N-type MIS transistor formed in the N-type MIS transistor formation region 1B.
- the first stage 7d, the second stage 7c of the intermediate temperature annealing, the third stage 7b of the low temperature annealing, and the distribution 7a of the lanthanum concentration obtained by integrating all the stages are shown.
- the concentration of lanthanum is high-k insulating film. 6 is 7% at the interface with the n-type gate electrode, 2.5% at the interface with the interface layer 5 in the high-k insulating film 6, and 1% at the interface with the silicon substrate in the interface layer 5. Obtained.
- the lanthanum is formed on the surface side of the high-k insulating film 6 (the interface side with the n-type gate electrode).
- a lanthanum concentration (atom%) 2% (more preferably 1%) at the interface with the silicon substrate.
Abstract
半導体装置は、半導体基板と、半導体基板の上に形成された界面層と、界面層の上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜6上に形成されたゲート電極とを備える。高誘電率ゲート絶縁膜はランタンを含有し、高誘電率ゲート絶縁膜におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
Description
本発明は、高誘電率のゲート絶縁膜、特に、ハフニウム若しくはジルコニア酸化物又はそれらを含むシリコン酸化物からなるゲート絶縁膜を備えた半導体装置及びその製造方法に関する。
32nm世代のCMOSにおける低消費電力化及び高性能化を達成するため、単位面積当たりのゲート容量の増大、つまりゲート絶縁膜の更なる薄膜化が要求されている。しかしながら従来のシリコン酸化膜系材料をゲート絶縁膜に用いた場合、薄膜化によるリーク電流の増大が許容範囲を超えている。このため、従来のシリコン酸化膜系材料に比べて高い比誘電率を有するhigh-k絶縁膜をゲート絶縁膜に用いる技術が進展している。high-k絶縁膜の材料の候補としては、1000℃以上の熱的安定性を有すると共に13以上の比誘電率を有するHfSiON膜が第一候補として有望視されている。ところが、HfSiON膜をゲート絶縁膜に用いると共に、ポリシリコンからなるゲート電極を用いる従来の構造では、特にP型MIS(metal-insulator-semiconductor)トランジスタにおいて、空乏化によるEOT(等価換算膜厚)の増加に加えて、フェルミレベルピニングによる閾値電圧の上昇が無視できない。
これらの問題に対し、ゲート電極としてポリシリコン電極の代わりに金属電極を用いたゲートスタック技術の開発が盛んに行われている。バルクCMOS向けに、メタルゲートを適用する場合、n型MISトランジスタにはSiの伝導帯近傍の実効仕事関数、p型MISトランジスタには価電子帯近傍の実効仕事関数を有する金属を選定する必要がある。具体的には、p型MISトランジスタには4.8eV以上の実効仕事関数、n型MISトランジスタには4.3eV以下の実効仕事関数を有する金属を選定する必要がある。
これに関して金属材料と仕事関数との公知の関係から、n型MISトランジスタには、Ti、Mo、又はTaといった金属材料、p型MISトランジスタには、Pt、RuO2、又はTiNといった金属材料が有望であることが分かっている。したがって、p型MISトランジスタのメタルゲート、及び、n型MISトランジスタのメタルゲートとして、上記の材料を選択しデュアルメタルゲートプロセスを構築することが望ましい。
しかしながら、n型MISトランジスタの仕事関数に対して有望な上記材料(Ti,Mo,Ta)は加工性に難があると共に、700℃以上の熱負荷に対して特性が不安定なるなど、インテグレーション上の課題を多く抱えている。
一方で、n型MISトランジスタのメタルゲートの材料として、上記の金属材料を用いることなく、n型MISトランジスタとして所望の仕事関数を得る方法が提案されている。すなわち、仕事関数をn型MISトランジスタ側の仕事関数に変調させる効果を有する例えばLa又はMgといった金属を、例えばゲート絶縁膜中に混入させる、又は、メタルゲートとゲート絶縁膜との間に挿入する方法が提案されている。このように、例えば、メタルゲートとゲート絶縁膜との間にこの金属を挿入した構造では、n型MISトランジスタのメタルゲート材料に上記の有望な金属材料を用いた場合と同様に、所望の仕事関数を得ることができる。その結果、n型MISトランジスタとして所望のトランジスタ閾値を得ることができる(例えば、特許文献1参照)。
しかしながら、上記La又はマグネシウムなどの金属をゲート絶縁膜に混入させることにより、所望の仕事関数を得ることが可能となる一方で、トランジスタのオン電流の低下、移動度の低下、及び信頼性の低下という問題が生じる。このように、仕事関数の変調量とトランジスタの駆動力とはトレードオフの関係になっている。
前記に鑑み、本発明の目的は、所望の仕事関数を得ると共にトランジスタの駆動力を劣化させない構造を有する半導体装置を実現することである。
前記の目的を達成するために、本発明の例示的一形態の半導体装置は、半導体基板と、半導体基板の上に形成された界面層と、界面層の上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜上に形成されたゲート電極とを備え、高誘電率ゲート絶縁膜はランタンを含有しており、高誘電率ゲート絶縁膜におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜における界面層との界面中のランタンの濃度(atm%)は、HfLaSiON全組成の3%以下であることが好ましく、2%以下であることがより好ましい。なお、高誘電率ゲート絶縁膜を構成する全元素の中のバルクランタン濃度比にすると、5%以下であることが好ましい。
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜におけるゲート電極との界面中のランタンの濃度(atm%)は、7%以下であることが好ましい。
本発明の例示的一形態の半導体装置において、界面層における半導体基板との界面中のランタンの濃度(atm%)は、2%以下であることが好ましく、1%以下であることがより好ましい。
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜中に含有されるランタンの濃度分布は、ゲート電極側から半導体基板側に向かって単調に減少していることが好ましい。
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜中に含有されるランタンの濃度分布は、ゲート電極側から高誘電率ゲート絶縁膜の高さ方向の中央部に向かって急峻に減少した後、界面層側に向かってなだらかに減少していることが好ましい。
本発明の例示的一形態の半導体装置において、高誘電率ゲート絶縁膜は、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜からなることが好ましい。
本発明の例示的一形態の半導体装置において、ゲート電極は、窒化チタン(TiN)、窒化タンタル(TaN)、炭素含有タンタル(TaC)、又はアルミニウム含有窒化チタン(TiAlN)からなることが好ましい。
本発明の例示的一形態の半導体装置の製造方法は、P型トランジスタ形成領域とN型トランジスタ形成領域とを有する半導体基板の上に界面層を形成する工程(a)と、界面層の上に高誘電率ゲート絶縁膜を形成する工程(b)と、高誘電率ゲート絶縁膜上に、P型トランジスタ形成領域を覆うハードマスクを形成する工程(c)と、工程(c)の後に、半導体基板上に、ランタン層を形成する工程(d)と、アニール処理により、N型トランジスタ形成領域における高誘電率ゲート絶縁膜中にランタン層からのランタンを拡散させる工程(e)と、工程(e)の後に残存しているランタン層を除去する工程(f)と、工程(f)の後に、P型トランジスタ形成領域には、高誘電率ゲート絶縁膜上にハードマスクを介してP型ゲート電極を形成する一方で、N型トランジスタ形成領域には、高誘電率ゲート絶縁膜上にN型ゲート電極を形成する工程(g)とを備え、高誘電率ゲート絶縁膜におけるゲート電極との界面に含まれているランタンの濃度は、高誘電率ゲート絶縁膜における界面層との界面に含まれているランタンの濃度よりも大きい。
本発明の例示的一形態の半導体装置の製造方法において、工程(d)におけるランタン層の形成は、La若しくはLa2O3からなるターゲットを用いたPVD法、CVD法、又は、原子層堆積法を用いて行う工程であり、工程(e)におけるアニール処理は、400℃以上で且つ800℃以下の温度で行う工程であることが好ましい。
本発明の例示的一形態によると、所望の仕事関数及び所望のトランジスタ閾値を得ながら、トランジスタの界面特性、オン電流、及びキャリアの移動度を劣化させない半導体装置が実現される。その結果、信頼性に優れた半導体装置が実現される。
以下に、本発明の例示的一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図1(a)~(e)及び図2(a)~(e)は、本発明の例示的一実施形態に係る半導体装置を製造する方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域が、p型MISトランジスタ形成領域1Aであり、同右側の領域が、n型MISトランジスタ形成領域1Bである。
まず、図1(a)に示すように、例えばシリコンからなる半導体基板1における上部に、LOCOS(local oxidation of silicon)法、又はSTI(shallow trench isolation)分離法等を用いて、素子分離絶縁膜2を形成する。続いて、n型MIS形成領域1Bを覆うマスクを用いて、半導体基板1にn型不純物をイオン注入することにより、半導体基板1におけるp型MISトランジスタ形成領域1Aにnウェル領域3を形成する。また、p型MIS形成領域1Aを覆うマスクを用いて、半導体基板1にp型不純物をイオン注入することにより、半導体基板1におけるn型MISトランジスタ形成領域1Bにpウェル領域4を形成する。
次に、図1(b)に示すように、半導体基板1の全面に、極薄膜の界面層である膜厚0.5以上で且つ1.5nm程度の熱酸化膜5を形成する。続いて、圧力が、5mTorr(1mTorrは1/1000Torrであって、1Torrは約1.33×102Paである。以下同様である。)以上で且つ1000mTorr以下、混合ガスの割合がAr/N2=1000/40、直流電源パワー(DCパワー)が0.5kW以上で且つ3kW以下、ステージ温度が室温以上で且つ400℃程度以下の条件にて、プラズマ窒化処理を行う。このようにすると、後に形成するhigh-k絶縁膜6のアニール時に、界面層である熱酸化膜5が増膜することを防止できる。
続いて、圧力が、0.5Torr以上で且つ5Torr以下、温度が1000℃、酸素雰囲気下、時間が15sec程度のアニール条件にて、窒化処理後のアニールを行う。このようにすると、界面層5である熱酸化膜の膜中に存在している原子状窒素の脱離を促進させると共に、不完全な結合又は欠陥を修復することができる。
続いて、熱酸化膜5の上に、原料ガスとして、TEMAH(テトラキスエチルメチルアミノハフニウム)とSiH4(シラン)とを用い、成膜温度が500℃以上で且つ600℃以下の範囲、混合ガスの流量が、TEMAH/SiH4/O2=50/50/1000sccmである条件下で、ハフニウムシリケート膜からなるhigh-k絶縁膜6を形成する。また、膜厚については、EOTとして1.0nm以上で且つ1.5nm程度以下の範囲を実現しようとするのであれば、物理膜厚は2nm以上で且つ3nm以下程度であることが好ましい。なお、high-k絶縁膜6としては、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜を用いることができる。
続いて、high-k絶縁膜6の結晶化を防止するために、high-k絶縁膜6に対してプラズマ窒化処理を行う。なお、ここでのプラズマ窒化処理の条件としては、上述した界面層5に対するプラズマ窒化処理の条件と同様である。続いて、high-k絶縁膜6に対して、酸素又は窒素雰囲気下でアニールを行う。このようにすると、high-k絶縁膜6の膜中の不純物除去及び欠陥の修復、並びに界面層5との密着性を向上させることができる。
続いて、high-k絶縁膜6の上に、ハードマスクとしてのTiN層8を形成する。ここで、high-k絶縁膜6の上に、仕事関数を変調させる材料であるLa材料を直接形成せずに、ハードマスクとしてのTiN層8を形成するのは、La材料がhigh-k絶縁膜6中へ拡散する速度が速いため、p型MIS形成領域1Aにおいてhigh-k絶縁膜6中へLa材料が拡散することによる仕事関数の劣化を防止するためである。
また、TiN層8の形成は、スパッタ法、CVD(Chemical Vapor Deposition)法又はALD(Atomic Layer Deposition)法のいずれの成膜方法を用いてもよい。ここでは、例えばスパッタ法を用いて成膜する場合には、Tiをターゲットとして用い、圧力が1Torr以下、直流電源パワー(DCパワー)が1kW以下、直流電圧100V程度、Ar/N2もしくはN2プラズマ雰囲気下の条件にて、反応性スパッタにより成膜する。また、膜厚として、4nm以上で且つ20nm以下程度であることが、加工上望ましい膜厚である。
なお、CVD法を用いてTiN膜を成膜する場合には、塩化チタン(TiCl4)及び窒化種(例えばNH3など)からなる原料ガスを用いてTi膜を形成して窒化する方法を用いることができる。また、ALD法を用いてTiN膜を成膜する場合には、塩化チタン(TiCl4)等の原料ガスと窒化種(例えばNH3など)とを交互に供給することによって成膜する。ALD法を用いることにより、膜厚および不純物の制御を向上できるのみならず、CVD法に比較してプロセスの低温化が可能となるなどの利点が多い。
次に、リソグラフィ及びエッチング技術を用いて、TiN膜8におけるn型MISトランジスタ形成領域1Bの部分をエッチング除去する。この場合、TiN膜8の下層のhigh-k絶縁膜6が、TiN膜8の除去に用いる薬液に曝されてダメージを与えないような条件設定が必要である。具体的には、1/1000~1/100程度の希塩酸(dHCl)若しくは過酸化水素水(H2O2)と塩酸(HCl)とを混合した濃度1/100~1/1000程度の塩酸過水(HPM)、又は硫酸(H2SO4)と過酸化水素水(H2O2)とを混合した濃度1/100~1/1000程度の硫酸過酸化水素水(SPM)を用いることが好ましい。
次に、図1(d)に示すように、スパッタ法又はALD法を用いて、半導体基板1の前面に、仕事関数を変調させる材料であるランタン層9を形成する。スパッタ法を用いる場合には、ランタンターゲットを用い、Arガスを用いた直流放電により、ランタン層9を形成することができる。また、酸素ガスを用いた反応性スパッタによって酸化ランタン層からなるランタン層9を形成することができる。さらには、酸化ランタン(La2O3)からなるターゲットを用いたRFスパッタによって酸化ランタン層からなるランタン層9を形成することができる。また、ランタンを含む有機材料を気化させ、堆積した後、パージ処理、酸化、及び、有機物除去を順に行ってランタン層9を形成することができる。
ここでは、一例として、上記RFスパッタを用いて酸化ランタンからなるランタン層9を成膜する条件について具体的に説明する。具体的な条件として、RFパワーが300W以上でかつ1000W以下、放電圧力が0.1Torr程度、直流放電電圧100V程度とすることで、成膜レートが1nmあたり40sec以上で且つ100sec以下程度に制御することができる。このようにして、N型MISトランジスタ形成領域1Bにおけるhigh-k絶縁膜6上にて、膜厚0.1以上で且つ1nm程度、好ましくは0.1nm以上で且つ2nm程度のランタン層9を成膜する。
次に、図1(e)に示すように、ランタン層9に対してアニール処理を行うことにより、ランタン層9中のランタン元素をhigh-k絶縁膜6中に熱拡散させて混入させる。具体的には、温度が約600℃以上で且つ900℃以下の範囲、好ましくは約600℃以上で且つ800℃以下の範囲、より好ましくは、約600℃以上で且つ約700℃以下の範囲の温度にて、窒素雰囲気下でアニール処理を行う。また、アニール時間は、数ミリ秒以上で且つ数分以下、好ましくは、約1秒以上で且つ約20分以下の範囲である。
続いて、アニール処理後、high-k絶縁膜6及びTiN層8上の未反応のランタン化合物を除去する。このようにするのは、未反応のランタン化合物を残存させた状態で、ゲート電極の形成などの次工程に進行すると、N型MISトランジスタの特性として、過剰ランタンによる耐圧及び信頼性の低下が問題となる一方で、P型MISトランジスタ側への影響として、ゲートエッチング時のエッチストップによる素子歩留まりの低下、及び界面抵抗の上昇によるデバイスの遅延が問題になる。
また、ここでは、未反応のランタンを洗浄除去する際は、n型MISトランジスタ形成領域1Bにおけるhigh-k絶縁膜6が薬液に曝されてダメージを与えないような条件設定とすることが必要である。具体的には、1/1000~1/100程度の希塩酸(dHCl)若しくは過酸化水素水(H2O2)と塩酸(HCl)とを混合した濃度1/100~1/1000程度の塩酸過酸化水素水(HPM)、又は硫酸(H2SO4)と過酸化水素水(H2O2)とを混合した濃度1/100~1/1000程度の硫酸過酸化水素水(SPM)を用いることが好ましい。
また、アニール処理後のTiN層8へのLaの拡散長がアニール温度に依存し、800℃でのアニール処理の場合には3nm程度とみなされる。このため、未反応ランタンの除去は、少なくともTiN層8の表面の3~5nm程度をオーバーエッチングする程度の洗浄を行うことが好ましい。この場合、N型MISトランジスタ形成領域1Bにおけるhigh-k絶縁膜6に対するダメージを最小限に押さえながら、P型MISトランジスタ形成領域1Aにおける未反応のランタン化合物とTiN層8の表面層を除去することが好ましい。もっともhigh-k絶縁膜6へのダメージが許容できる範囲内であれば、TiNを全面除去することも可能である。
次に、図2(a)に示すように、半導体基板1の全面に、N型MISトランジスタ形成領域1Bにおけるゲート電極材料であるTiN層10を形成する。ここでは、上述したハードマスクとしてのTiN層8の形成と同様に、PVD法、CVD法、又はALD法を用いることができる。TiN層10の膜厚としては、4nm以上で且つ20nm以下であることが好ましい。また、ゲート電極材料としては、上記窒化チタン(TiN)の他に、窒化タンタル(TaN)、炭素含有タンタル(TaC)、又はアルミニウム含有窒化チタン(TiAlN)を用いることができる。
続いて、濃度が1×1014以上で且つ2×1015/cm2程度のリンがドーピングされたポリシリコン膜を膜厚80以上で且つ150nmの範囲で堆積する(図示せず)。
次に、図2(b)に示すように、リソグラフィ及びエッチング技術を用いて、P型MISトランジスタ形成領域1Aでは、ドーピングされたポリシリコン膜、TiN層10、TiN層8、high-k絶縁膜6、及び界面層5をパターニングしてP型ゲート電極を形成する。また、N型MISトランジスタ形成領域1Bでは、ドーピングされたポリシリコン膜、TiN層10、high-k絶縁膜6、及び界面層5をパターニングしてN型ゲート電極を形成する。
次に、図2(c)に示すように、公知の方法により、P型MISトランジスタ形成領域1Aでは、接合深さが比較的浅いP型不純物拡散層11a、サイドウォール12、接合深さが比較的深いP型不純物拡散層13a、及び、シリサイド層14を形成する。同様に、N型MISトランジスタ形成領域1Bでは、接合深さが比較的浅いN型不純物拡散層11b、サイドウォール12、接合深さが比較的深いN型不純物拡散層13b、及び、シリサイド層14を形成する。
次に、図2(d)に示すように、公知の方法により、半導体基板1の上に、P型ゲート電極及びN型ゲート電極を覆うように、例えばシリコン酸化膜からなる層間絶縁膜15を形成する。続いて、層間絶縁膜15を貫通してシリサイド層14に到達する例えばタングステンからなるコンタクトプラグ16を形成する。その後、図示しない配線などを形成する。
以上の図1(a)~(e)及び図2(a)~(d)を用いて説明した工程により、本発明の例示的一実施形態に係る半導体装置の構造を製造することができる。
以下に、本発明の例示的一実施形態に係る半導体装置の特性について、具体的に説明する。
まず、図3は、N型MISトランジスタ形成領域1Bに形成されるN型MISトランジスタについて、high-k絶縁膜6中のランタン濃度(面密度)(/cm2)と実効仕事関数の変化量ΔeWF(eV)との関係を示している。
図3に示すように、N型MISトランジスタにおけるhigh-k絶縁膜6中のランタン濃度の上昇に比例して、実効仕事関数の変化量ΔeWFが増大していることが分かる。
次に、図4は、N型MISトランジスタ形成領域1Bに形成されるN型MISトランジスタについて、high-k絶縁膜6のEOT(等価換算膜厚)と実効仕事関数eWF(eV)との関係を示している。
図4に示すように、上述した図2(d)の工程によりランタン層(例えばLaO層)9中のランタンのhigh-k絶縁膜6への導入量をアニール温度の上昇に伴って増大させることにより、EOTは薄膜化し、かつ実行仕事関数も低減していくことが分かる。このことは、ランタンがhigh-k絶縁膜6、例えばHfSiON膜へ混入されることにより、比誘電率がさらに改善することが分かる。一方で、図4から、アニール温度を高温化すると、例えば1nmのLaO層からなるランタン層9を適用した場合には、アニール温度600℃を境にして、EOTの薄膜化が極端に鈍化すると共に、実効仕事関数が大幅に減少することが分かる。同様に、例えば2nmのLaO層からなるランタン層9を適用した場合には、アニール温度800℃を境にして、実効仕事関数が大幅に減少するものの、EOTは大幅に増膜化することが分かる。
次に、図5は、N型MISトランジスタ形成領域1Bに形成されるN型MISトランジスタについて、high-k絶縁膜6、界面層5、及びシリコンからなる半導体基板(シリコン基板)中におけるLaの深さ方向の濃度(atom%)の分布状態を示している。
図5に示すように、ランタン層9としての酸化ランタン(LaO)の膜厚が0.5nm、1nm、2nmである場合に、600℃又は800℃の高温アニールを行った結果によると(但し、スパイクアニールは行っていない)、ランタン層9からのランタンが、high-k絶縁膜6中に深く拡散し、界面層5との界面、さらにはシリコン基板(半導体基板1)と界面層5との界面を越えて拡散していることが分かる。ただし、酸化ランタンの膜厚が1nm又は2nmであって高温アニールの温度が800℃であった場合には、他の場合(酸化ランタン2nmでアニール温度600℃、酸化ランタン0.5nmでアニール温度800℃、酸化ランタン1nmでアニール温度600℃)に比べて高濃度で且つ深くランタンが拡散している。この結果は、上述の図4にて酸化ランタン1nm又は2nmで800℃の場合に、実効仕事関数の低下とともに、EOTの薄膜化の鈍化及び増膜化に対応している。つまり、アニール温度が800℃以上となって且つランタン層9としての酸化ランタンの膜厚が1nm以上となると、高濃度に深く拡散するLaがシリコン基板又は界面層5と反応してEOTが増膜傾向となることが原因と考えられる。
次に、N型MISトランジスタ形成領域1Bに形成されるN型MISトランジスタについて、各LaOの成膜及びアニール条件に対して、界面層熱酸化膜5とhigh-k絶縁膜6との界面ランタン濃度(atom%)、N型MISトランジスタの実効仕事関数の変化量ΔeWF(eV)及び同トランジスタのLaO成膜なし条件に対する移動度劣化度合いΔμ/μ(%)を示したものが、下記[表1]である。
[表1]の結果に基づいて、界面ランタン濃度(atom%)を横軸にして、上記ΔeWF(eV)、移動度劣化度合いΔμ/μ(%)を縦軸にとってプロットしたものが図6である。
図6に示すように、アニール温度を高温にすると、界面層熱酸化膜5とhigh-k絶縁膜6界面のランタン濃度が上昇し、実効仕事関数シフト量が増加するが、キャリア移動度も劣化することが分かる。つまり、LaO1nmでかつアニール温度が800℃の場合において、界面層5とhigh-k絶縁膜6との界面のランタンの濃度が組成比で3%程度となり、実効仕事関数の改善は得られるが、キャリア移動度が顕著に劣化していることが分かる。またLaO2nmでは、さらに移動度の劣化がより進行していることが分かる。このように、アニール温度とhigh-k絶縁膜5から界面層6へのランタンの拡散濃度の制御が重要であることが分かる。
以上の図3~図6の結果から分かるように、実効仕事関数(eWF)を最大化しながら、EOTの増膜及びキャリア移動度の劣化を抑制するためには、図4及び図5に示すように、high-k絶縁膜6における界面層5との界面中のランタン濃度(atm%)として3%以下であることが好ましい。また、アニール温度が800℃でランタン層9としてのLaO層の膜厚1nmの場合には、図4に示すように、EOTの薄膜化の鈍化と共に実効仕事関数が低下し始めていることから、より好ましくは、2%以下であることが好ましい。なお、high-k絶縁膜6を構成する全元素の中のバルクランタン濃度比にすると、5%(面密度にして2×1013/cm2程度)以下であることが好ましい。
-変形例-
ここで、上述した本発明の例示的一実施形態の半導体装置及びその製造方法の変形例について説明する。
ここで、上述した本発明の例示的一実施形態の半導体装置及びその製造方法の変形例について説明する。
上述した半導体装置の製造方法においては、high-k絶縁膜6上にランタン層9を形成した後、アニール処理によってhigh-k絶縁膜6へランタン層9中のランタンを拡散させる工程について説明した。本変形例では、ランタン層9を多段階成膜により形成すると共にアニール処理を多段階で行うものであり、その他の工程は、上述と同様である。
具体的には、例えば、第1の段階として、薄膜のランタン層(膜厚0.3nm)を堆積した後に高温(アニール温度800℃以上)でのアニール処理を行い、第2の段階として、厚膜のランタン層(膜厚1.0nm)を堆積した後に中温(アニール温度700℃以上)でのアニール処理を行い、第3の段階として、厚膜のランタン層(膜厚1.0nm)を堆積した後に低温(アニール温度600℃以上)でのアニール処理を行う。なお、アニール処理では、窒素ガス雰囲気下であることが好ましい。このように、ランタン層9の堆積膜厚とアニール温度とを多段階に制御することにより、high-k絶縁膜6中のランタンの分布制御を詳細に行う。
このようにするのは、high-k絶縁膜6中へランタンが固相拡散する場合、高温アニールが適用されると、ランタンとhigh-k絶縁膜6との反応がほぼ拡散律速で進行することから、ランタンの供給量を抑えるために、ランタン層の成膜量を少なくすることが好ましいからである。一方で、低温アニールが適用されると、ランタンとhigh-k絶縁膜6との反応が、high-k絶縁膜6中へのランタンの拡散速度が遅い反応律速で進行することから、ランタンの供給量を多くするために、ランタン層9の成膜量を多くすることが好ましいからである。
図7は、N型MISトランジスタ形成領域1Bに形成されるN型MISトランジスタについて、深さ方向におけるランタン濃度の分布について、上記第1~第3の段階におけるランタン濃度の分布7b~7d(高温アニールの第1の段階7d、中温アニールの第2の段階7c、低温アニールの第3の段階7b)と全段階を積算したランタン濃度の分布7aとを示している。
図7に示すように、上記第1~第3の段階による多段階制御を行って、high-k絶縁膜6中へのランタンの拡散を行った場合、ランタンの濃度は、high-k絶縁膜6におけるn型ゲート電極との界面において7%、high-k絶縁膜6における界面層5との界面において2.5%、界面層5におけるシリコン基板との界面において1%程度であるランタン分布が得られた。
以上のようにすると、high-k絶縁膜6と界面層5との界面へのランタンの拡散を制御しながら、high-k絶縁膜6の表面側(n型ゲート電極との界面側)にランタンを高濃度に分布させることができる。つまり、好ましくは、high-k絶縁膜6におけるn型ゲート電極との界面において7%、high-k絶縁膜6における界面層5との界面において3%(より好ましくは2%)、界面層5におけるシリコン基板との界面において2%(より好ましくは1%)のランタンの濃度(atom%)を得るとよい。このようにすると、本変形例では、EOTをさらに向上させることができると共に実効仕事関数を低下させることができる。また、トランジスタの閾値電圧Vtを最大限に低く抑えることができる。同時に、キャリアの移動度の劣化などの信頼性の低下を招来することのないデバイス特性を得ることができる。なお、本変形例では、多段階制御として3段階である場合について説明したが、段階数はこれに限定されるものではないことは言うまでもない。
なお、以上で説明した例示的一実施形態は、本発明を実施するにあたって好ましい具体例であることから、技術的に種々の限定がなされているが、特に本発明を限定する旨の明記がなされていない限り、これらの形態に限定されるものではなく、本発明の技術的思想の範囲に含まれる全ての変更及び改変された態様に及ぶものである。
1 半導体基板
2 分離絶縁膜
3 nウェル領域
4 pウェル領域
5 界面層
6 high-k絶縁膜
8 TiN層
9 ランタン層
10 TiN層
11a 接合深さが比較的浅いp型不純物拡散層
11b 接合深さが比較的浅いn型不純物拡散層
12 サイドウォール
13a 接合深さが比較的深いp型不純物拡散層
13b 接合深さが比較的深いn型不純物拡散層
14 シリサイド層
15 層間絶縁膜
16 コンタクトプラグ
2 分離絶縁膜
3 nウェル領域
4 pウェル領域
5 界面層
6 high-k絶縁膜
8 TiN層
9 ランタン層
10 TiN層
11a 接合深さが比較的浅いp型不純物拡散層
11b 接合深さが比較的浅いn型不純物拡散層
12 サイドウォール
13a 接合深さが比較的深いp型不純物拡散層
13b 接合深さが比較的深いn型不純物拡散層
14 シリサイド層
15 層間絶縁膜
16 コンタクトプラグ
Claims (11)
- 半導体基板と、
前記半導体基板の上に形成された界面層と、
前記界面層の上に形成された高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極とを備え、
前記高誘電率ゲート絶縁膜はランタンを含有しており、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面に含まれている前記ランタンの濃度は、前記高誘電率ゲート絶縁膜における前記界面層との界面に含まれている前記ランタンの濃度よりも大きく、
前記高誘電率ゲート絶縁膜における前記界面層との界面中の前記ランタンの濃度(atm%)は、3%以下である、半導体装置。 - 請求項1に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記界面層との界面中の前記ランタンの濃度(atm%)は、2%以下である、半導体装置。 - 請求項1に記載の半導体装置において、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面中の前記ランタンの濃度(atm%)は、7%以下である、半導体装置。 - 請求項1に記載の半導体装置において、
前記界面層における前記半導体基板との界面中の前記ランタンの濃度(atm%)は、2%以下である、半導体装置。 - 請求項4に記載の半導体装置において、
前記界面層における前記半導体基板との界面中の前記ランタンの濃度(atm%)は、1%以下である、半導体装置。 - 請求項1に記載の半導体装置において、
前記高誘電率ゲート絶縁膜中に含有される前記ランタンの濃度分布は、前記ゲート電極側から前記半導体基板側に向かって単調に減少している、半導体装置。 - 請求項6に記載の半導体装置において、
前記高誘電率ゲート絶縁膜中に含有される前記ランタンの濃度分布は、前記ゲート電極側から前記高誘電率ゲート絶縁膜の高さ方向の中央部に向かって急峻に減少した後、前記界面層側に向かってなだらかに減少している、半導体装置。 - 請求項1に記載の半導体装置において、
前記高誘電率ゲート絶縁膜は、ハフニウム若しくはジルコニウムを含む酸化膜又はシリコン酸化膜からなる、半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート電極は、窒化チタン(TiN)、窒化タンタル(TaN)、炭素含有タンタル(TaC)、又はアルミニウム含有窒化チタン(TiAlN)からなる、半導体装置。 - P型トランジスタ形成領域とN型トランジスタ形成領域とを有する半導体基板の上に界面層を形成する工程(a)と、
前記界面層の上に高誘電率ゲート絶縁膜を形成する工程(b)と、
前記高誘電率ゲート絶縁膜上に、前記P型トランジスタ形成領域を覆うハードマスクを形成する工程(c)と、
前記工程(c)の後に、前記半導体基板上に、ランタン層を形成する工程(d)と、
アニール処理により、前記N型トランジスタ形成領域における前記高誘電率ゲート絶縁膜中に前記ランタン層からのランタンを拡散させる工程(e)と、
前記工程(e)の後に残存している前記ランタン層を除去する工程(f)と、
前記工程(f)の後に、前記P型トランジスタ形成領域には、前記高誘電率ゲート絶縁膜上に前記ハードマスクを介してP型ゲート電極を形成する一方で、前記N型トランジスタ形成領域には、前記高誘電率ゲート絶縁膜上にN型ゲート電極を形成する工程(g)とを備え、
前記高誘電率ゲート絶縁膜における前記ゲート電極との界面に含まれている前記ランタンの濃度は、前記高誘電率ゲート絶縁膜における前記界面層との界面に含まれている前記ランタンの濃度よりも大きい、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記工程(d)における前記ランタン層の形成は、La若しくはLa2O3からなるターゲットを用いたPVD法、CVD法、又は、原子層堆積法を用いて行う工程であり、
前記工程(e)における前記アニール処理は、400℃以上で且つ800℃以下の温度で行う工程である、半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/949,464 US8288833B2 (en) | 2008-12-26 | 2010-11-18 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008-333088 | 2008-12-26 | ||
JP2008333088A JP5127694B2 (ja) | 2008-12-26 | 2008-12-26 | 半導体装置及びその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US12/949,464 Continuation US8288833B2 (en) | 2008-12-26 | 2010-11-18 | Semiconductor device and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2010073434A1 true WO2010073434A1 (ja) | 2010-07-01 |
Family
ID=42287099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2009/004505 WO2010073434A1 (ja) | 2008-12-26 | 2009-09-10 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8288833B2 (ja) |
JP (1) | JP5127694B2 (ja) |
WO (1) | WO2010073434A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013258424A (ja) * | 2013-08-21 | 2013-12-26 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5464853B2 (ja) * | 2008-12-29 | 2014-04-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
DE102011005718B4 (de) * | 2011-03-17 | 2012-10-31 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Verfahren zum Verringern der Äquivalenzdicke von Dielektriika mit großem ε in Feldeffekttranistoren durch Ausführen eines Ausheizprozesses bei geringer Temperatur |
US20130256802A1 (en) * | 2012-03-27 | 2013-10-03 | International Business Machines Corporation | Replacement Gate With Reduced Gate Leakage Current |
US8846543B2 (en) * | 2012-05-24 | 2014-09-30 | Jinhong Tong | Methods of atomic layer deposition of hafnium oxide / erbium oxide bi-layer as advanced gate dielectrics |
US10181427B2 (en) | 2017-02-06 | 2019-01-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
US10720516B2 (en) * | 2017-06-30 | 2020-07-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate stack structure and method for forming the same |
US11342188B2 (en) * | 2019-09-17 | 2022-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for doping high-k metal gates for tuning threshold voltages |
DE102020119609A1 (de) * | 2020-01-31 | 2021-08-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Neue gatestrukturen zur einstellung der grenzspannung |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005534163A (ja) * | 2002-03-15 | 2005-11-10 | フリースケール セミコンダクター インコーポレイテッド | 高k誘電体膜及びその形成方法 |
JP2008166713A (ja) * | 2006-10-20 | 2008-07-17 | Interuniv Micro Electronica Centrum Vzw | 複数の誘電体を備えた半導体装置の製造方法 |
JP2008219006A (ja) * | 2007-02-28 | 2008-09-18 | Samsung Electronics Co Ltd | Cmos半導体素子及びその製造方法 |
JP2008243994A (ja) * | 2007-03-26 | 2008-10-09 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2009141168A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Corp | 半導体装置及びその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6541280B2 (en) * | 2001-03-20 | 2003-04-01 | Motorola, Inc. | High K dielectric film |
TWI282814B (en) * | 2002-09-13 | 2007-06-21 | Daikin Ind Ltd | Etchant and etching method |
US20050224897A1 (en) * | 2004-03-26 | 2005-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics |
EP1863072A1 (en) | 2006-05-29 | 2007-12-05 | Interuniversitair Microelektronica Centrum ( Imec) | Method for modulating the effective work function |
US8735243B2 (en) * | 2007-08-06 | 2014-05-27 | International Business Machines Corporation | FET device with stabilized threshold modifying material |
-
2008
- 2008-12-26 JP JP2008333088A patent/JP5127694B2/ja active Active
-
2009
- 2009-09-10 WO PCT/JP2009/004505 patent/WO2010073434A1/ja active Application Filing
-
2010
- 2010-11-18 US US12/949,464 patent/US8288833B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005534163A (ja) * | 2002-03-15 | 2005-11-10 | フリースケール セミコンダクター インコーポレイテッド | 高k誘電体膜及びその形成方法 |
JP2008166713A (ja) * | 2006-10-20 | 2008-07-17 | Interuniv Micro Electronica Centrum Vzw | 複数の誘電体を備えた半導体装置の製造方法 |
JP2008219006A (ja) * | 2007-02-28 | 2008-09-18 | Samsung Electronics Co Ltd | Cmos半導体素子及びその製造方法 |
JP2008243994A (ja) * | 2007-03-26 | 2008-10-09 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2009141168A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Corp | 半導体装置及びその製造方法 |
Non-Patent Citations (2)
Title |
---|
H.N.ALSHAREEF ET AL.: "Thermally Stable N-Metal Gate MOSFETs Using La-Incorporated HfSiO Dielectric", SYMPOSIUM ON VLSI TECHNOLOGY DIGEST OF TECHNICAL PAPERS, pages 7 - 8 * |
H.N.ALSHAREEF ET AL.: "Work function engineering using lanthanum oxide interfacial layers", APPLIED PHYSICS LETTERS, vol. 89, 2006, pages 232103-1 - 232103-3 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013258424A (ja) * | 2013-08-21 | 2013-12-26 | Renesas Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20110062530A1 (en) | 2011-03-17 |
JP2010153752A (ja) | 2010-07-08 |
JP5127694B2 (ja) | 2013-01-23 |
US8288833B2 (en) | 2012-10-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5127694B2 (ja) | 半導体装置及びその製造方法 | |
US8836039B2 (en) | Semiconductor device including high-k/metal gate electrode | |
JP4492783B2 (ja) | 半導体装置及びその製造方法 | |
JP4165076B2 (ja) | 高誘電率絶縁膜を有する半導体装置 | |
JP5157450B2 (ja) | 半導体装置およびその製造方法 | |
JP2011014689A5 (ja) | ||
US20100148280A1 (en) | Semiconductor device and method for fabricating the same | |
US20150140838A1 (en) | Two Step Deposition of High-k Gate Dielectric Materials | |
US8404575B2 (en) | Semiconductor device and method for manufacturing same | |
JPWO2007142010A1 (ja) | 半導体装置およびその製造方法 | |
JP2012186259A (ja) | 半導体装置の製造方法および半導体装置 | |
US8633119B2 (en) | Methods for manufacturing high dielectric constant films | |
US8008728B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2013232470A (ja) | 半導体装置およびその製造方法 | |
JP2008205065A (ja) | 半導体装置及びその製造方法 | |
US8633114B2 (en) | Methods for manufacturing high dielectric constant films | |
JP5387173B2 (ja) | 半導体装置及びその製造方法 | |
JP2012049181A (ja) | 半導体装置の製造方法 | |
JP2008072001A (ja) | 半導体装置及びその製造方法 | |
JP2011103330A (ja) | 半導体装置の製造方法 | |
JP2011103329A (ja) | 半導体装置及びその製造方法 | |
JP2004247474A (ja) | 半導体装置及びその製造方法並びに成膜方法 | |
JP5195421B2 (ja) | 半導体装置 | |
JP2009038229A (ja) | 半導体装置 | |
US7439105B2 (en) | Metal gate with zirconium |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 09834252 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 09834252 Country of ref document: EP Kind code of ref document: A1 |