JP2011014689A5 - - Google Patents
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Description
本発明は、半導体装置に関し、詳細には、高誘電体ゲート絶縁膜を有したゲート電極構造の改良を目的とした半導体装置及びその製造方法に関する。
半導体装置の高速化・高集積化に伴い、トランジスタ形状の微細化が進められている。
半導体装置のうち、相補型MOS(CMOS、Complementary Metal Oxide Semiconductor)デバイスでは、NMOS(n-channel MOS)とPMOS(p-channel MOS)との二種類のトランジスタが用いられ、NMOSトランジスタは電子の移動によって、PMOSトランジスタは正孔の移動によって、それぞれ電流のオン・オフを制御する。
従来、CMOSデバイスに用いられるゲート絶縁膜は一般的にシリコン酸化膜により形成され、誘電率は3.9程度を示す。しかし、トランジスタの微細化に伴ってゲート絶縁膜が薄膜化されると、リーク電流が増大し、消費電力・待機電力の高いデバイスとなってしまう。そこで、4.0以上の誘電率を有するゲート絶縁膜を用いることにより、実際の膜厚はシリコン酸化膜より厚くても、実効的な膜厚(EOT)を薄くできるHigh-k(高誘電体)ゲート絶縁膜の開発が進んでいる。
しかしながら、従来のポリシリコンゲート電極とHigh-kゲート電極とを組み合わせただけでは、ゲート電極の空乏化と呼ばれる現象が生じる。これは、High-kゲート絶縁膜とポリシリコンゲート電極との間に空乏層容量が形成され、EOTが薄いというHigh-kゲート絶縁膜の利点が失われる現象である。ゲート電極の空乏化を防ぐためには、ポリシリコンゲート電極に代えて金属ゲート電極を組み合わることが必須である。更に、High-kゲート絶縁膜/金属ゲート電極による適正な閾値電圧(Vt)の制御がCMOSデバイスを構築する上で重要になっている。
従来のシリコン酸化膜ゲート絶縁膜/ポリシリコンゲート電極の場合、ポリシリコン中にホウ素、リン等の不純物をイオン注入し、熱処理によって活性化することで、ポリシリコンの仕事関数を向上することができる。例えば、ノンドープ状態の仕事関数は4.65eVであるのに対し、ホウ素をイオン注入することにより、5.15eVまで向上することができる。これを利用してNMOS及びPMOSのVtを制御することが可能であった。
しかし、High-kゲート絶縁膜を用いる場合、High-kゲート絶縁膜中に存在する高密度のトラップにより、フェルミレベルが固定されてしまうフェルミレベルピニング現象が起きる。このため、イオン注入によるドーピングレベルでは仕事関数を変化させることができず、閾値電圧の制御は不可能であった。更に、金属ゲート電極とポリシリコンゲート電極とを組み合わせたMIPS(Metal-Inserted-Poly-Si Stack)と呼ばれる構造においても、イオン注入による仕事関数の調整は難しく、ゲート電極に用いられる金属の仕事関数がVt制御に対して支配的になる。
このようなHigh-kゲート絶縁膜と金属ゲート電極との組み合わせにおける仕事関数の研究においては、チタン、タングステン、タンタル、モリブデンの窒化物が用いられている。特に、DRAM電極材料として、従来から用いられてきたチタンやタングステンの窒化物が、ドライエッチング、ウェットエッチング等の加工特性を考える上で、金属ゲート電極材料としては扱いやすい。
チタン窒化膜(TiN)の仕事関数は、膜厚に大きく依存する。このため、大きな仕事関数が必要なpチャネルゲート電極はTiN膜厚を厚く、小さな仕事関数が必要なnチャネルではTiN膜厚を薄く形成することにより、仕事関数を変化させることが可能である。
しかし、膜厚15nm付近において仕事関数が飽和するため、PMOS側に要求される4.8eV以上の高い仕事関数を安定に実現することが難しい。よって、この解決が課題となっている。
また、High-kメタルゲート構造を採用した場合、High-kゲート絶縁膜中の欠陥によって、又は、TiNメタルゲート電極膜が持つ大きな内部応力によって誘起されうるHigh-kゲート絶縁膜とSi基板と間の界面準位の悪化により、NBTI(Negative Bias Temparature Instability、負バイアス温度不安定性)を悪化させることが懸念される。この点の解決も課題となっている
以上に鑑み、本発明の目的は、TiN等のメタルゲート電極を用い、PMOS側の仕事関数を高くする(例えば4.8eV以上とする)と共に、NBTI等の信頼性が改善したHigh-kゲート絶縁膜を有する半導体素子を提供することにある。
以上に鑑み、本発明の目的は、TiN等のメタルゲート電極を用い、PMOS側の仕事関数を高くする(例えば4.8eV以上とする)と共に、NBTI等の信頼性が改善したHigh-kゲート絶縁膜を有する半導体素子を提供することにある。
前記の目的を達成するため、本発明の半導体装置は、基板上に形成された高誘電体ゲート絶縁膜と、高誘電体ゲート絶縁膜上に形成されたメタルゲート電極とを備え、メタルゲート電極には、結晶状態部位とアモルファス状態部位とが存在し、アモルファス状態部位にハロゲン元素が偏析している。
このような半導体装置によると、メタルゲート電極にハロゲン元素が偏析していることにより、ハロゲン元素を含まない場合に比べて大きな仕事関数を実現することができる。また、ハロゲン元素は、メタルゲート電極が有する結晶状態部位とアモルファス状態部位のうちのアモルファス状態部位に存在している。ハロゲン元素が偏析したメタルゲート電極は、このように実現される。
尚、ハロゲン元素は、塩素及びフッ素のうちの少なくとも一つであることが好ましい。塩素及びフッ素は窒素よりも電気陰性度が高いため、仕事関数をより確実に高めることができる。更に、フッ素を用いる場合、NBTIを改善することができる。
また、ハロゲン元素は、1×1019atoms/cm3 以上偏析していることが好ましい。このような濃度にハロゲン元素が偏析していると、仕事関数がより確実に向上する。
また、ハロゲン元素は、厚さ5nm以下の範囲に偏析していることが好ましい。メタルゲート電極においてハロゲン元素の偏析した層が厚くなると、抵抗値が増大してしまう。よって、これを避けることが好ましく、特に、厚さ5nm以下とするのが良い。
また、高誘電体ゲート絶縁膜は、ハフニウムシリケート又はハフニウム酸化膜からなることが好ましい。
また、高誘電体ゲート絶縁膜は、La、Mg、Al及びTaのうちの少なくとも一つを含んでいることが好ましい。これにより、閾値電圧を制御することができる。
また、メタルゲート電極は、TiNからなることが好ましい。
また、高誘電体ゲート絶縁膜及びメタルゲート電極を含むpチャネルトランジスタが構成されていることが好ましい。これにより、pチャネルトランジスタにおいて高い仕事関数を実現することができる。
また、高誘電体ゲート絶縁膜及びメタルゲート電極をそれぞれ含むpチャネルトランジスタ及びnチャネルトランジスタが構成されており、pチャネルトランジスタの高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極の側に、ハロゲン元素は1×1019atoms/cm3 以上偏析しており、nチャネルトランジスタの高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極の側において、ハロゲン元素の濃度は1×1018atoms/cm3 以下であることが好ましい。
このような位置及び濃度にハロゲンを偏析させることにより、pチャネルトランジスタにおいて仕事関数を高めると共に、nチャネルトランジスタにおいてはpチャネルトランジスタよりも仕事関数を低く抑えることができる。
前記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に高誘電体ゲート絶縁膜を形成する工程(a)と、高誘電体ゲート絶縁膜上にメタルゲート電極を形成する工程(b)とを備え、工程(b)において、メタルゲート電極には、結晶状態部位とアモルファス状態部位とが形成され、アモルファス状態部位にハロゲン元素を偏析させる。
本発明の半導体装置の製造方法によると、メタルゲート電極にハロゲン元素が偏析していることにより仕事関数の高められた半導体装置を製造することができる。また、メタルゲート電極は結晶状態部位とアモルファス状態部位とを有するように形成され、そのうちのアモルファス状態部位にハロゲン元素を局在させる。これにより、ハロゲン元素が偏析したメタルゲート電極を実現することができる。
尚、ハロゲン元素は塩素であり、メタルゲート電極はTiNからなり、工程(b)において、メタルゲート電極は、塩化系チタンと窒素ソースとを交互に供給する原子層蒸着法を用いて形成されることが好ましい。
ハロゲン元素として塩素を用いる場合に、このようにしても良い。
また、工程(b)は、メタルゲート電極の膜厚が5nmに達するまでの成膜初期過程と、その後、所定の膜厚に達するまでの後期過程とを含み、成膜初期過程において、窒素ソースの反応が飽和状態となる時間の十分の一以下の時間だけ窒素ソースを供給することによりTiN中の残留塩素を増加させる不飽和な反応を繰り返し行ない、後期過程において、窒素ソースの反応が飽和状態となる時間まで窒素ソースを供給する反応を繰り返し行なうことが好ましい。
このようにすると、高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極側に、厚さ5nmの範囲に塩素を偏析させることができる。
また、ハロゲン元素はフッ素であり、メタルゲート電極はTiNからなり、工程(b)において、メタルゲート電極は、塩化系チタンと窒素ソースとを交互に供給する原子層蒸着法を用いて形成されると共に、フッ素ソースを供給することにより高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極の側にフッ素を偏析させることが好ましい。
ハロゲン元素としてフッ素を用いる場合に、このようにしても良い。
また、工程(b)は、メタルゲート電極の膜厚が5nmに達するまでの成膜初期過程と、その後、所定の膜厚に達するまでの後期過程とを含み、成膜初期過程において、塩化系チタンを供給した後に不活性ガスにより残留ガスを排気する行程と、400℃以上で且つ500℃以下、1Torr(133Pa)以下の条件下にて0.5秒以下の時間、フッ素ソースを曝露して塩化チタンフッ化物を形成する工程と、窒素ソースを供給することにより塩化チタンフッ化物を窒化してフッ素が残留したTiNを形成する工程とを繰り返し行ない、後期過程において、塩化系チタンと供給と窒素ソースの供給とを繰り返し行なうことが好ましい。
このようにすると、高誘電体ゲート絶縁膜とメタルゲート電極との界面におけるメタルゲート電極側に、厚さ5nmの範囲にフッ素を偏析させることができる。
また、フッ素ソースは、NF3 及びF2 の少なくとも一つあることが好ましい。また、塩化系チタンは四塩化チタンであり、窒素ソースはアンモニアであることが好ましい。
また、高誘電体ゲート絶縁膜及びメタルゲート電極をそれぞれ含むpチャネルトランジスタ及びnチャネルトランジスタが形成され、工程(b)において、ハロゲン元素が偏析されたメタルゲート電極を膜厚10nm以上で且つ20nm以下に形成し、nチャネルトランジスタとなる領域において、ハロゲン元素が偏析されたメタルゲート電極を除去した後、ハロゲン元素を含まない他のメタルゲート電極を膜厚5nm以上で且つ10nm以下に形成する工程を備えることが好ましい。
これにより、pチャネルトランジスタにおいて仕事関数を高めると共に、nチャネルトランジスタにおいてはpチャネルトランジスタよりも仕事関数を低く抑えられた半導体装置を製造することができる。
本発明によると、High-kゲート絶縁膜とTiN等のメタルゲート電極との界面に、高い電気陰性度を有するフッ素、塩素等のハロゲン元素を偏析させることにより、ハロゲン元素を含まないメタルゲート電極よりも大きな仕事関数を得ることができる。また、フッ素を用いる場合、High-kゲート絶縁膜の界面特性を改善し、High-kゲート絶縁膜/メタルゲート電極構造におけるpチャネルトランジスタの高機能化・高信頼性化が可能となる。
(第1の実施形態)
以下、第1の実施形態に係る半導体装置、半導体製造装置及び半導体装置の製造方法について、図面を参照しながら説明する。図1は、本発明の第1の実施形態の例示的半導体装置100が有するCMOS構造の断面を概略として示す図である。
以下、第1の実施形態に係る半導体装置、半導体製造装置及び半導体装置の製造方法について、図面を参照しながら説明する。図1は、本発明の第1の実施形態の例示的半導体装置100が有するCMOS構造の断面を概略として示す図である。
図1に示す通り、半導体装置100は、シリコン基板101を用いて形成されている。シリコン基板101の表面部は、STI(Shallow Trench Isolation)形状のシリコン酸化膜からなる素子分離層104によって区画され、各区画にはイオン注入によって形成されたn型ウェル領域102及びp型ウェル領域103が配置されている。
n型ウェル領域102には、pチャネルトランジスタ105が形成されている。pチャネルトランジスタ105は、n型ウェル領域102上に形成されたHigh-k(高誘電体)ゲート絶縁膜であるゲート絶縁膜109と、その上に形成されたPMOS用のTiN電極110と、TiN電極110の両側部分のn型ウェル領域102にイオン注入により形成されたp型拡散層107及びp型エクステンション層108とを有する。更に、TiN電極110上にホウ素等の不純物がイオン注入されたポリシリコン電極111が形成され、TiN電極110及びポリシリコン電極111の側壁を覆うようにシリコン酸化膜又はシリコン窒化膜からなるサイドウォール112が形成されている。
また、p型拡散層107及びp型エクステンション層108により形成されるソース・ドレイン領域上と、ポリシリコン電極111上とについては、ニッケルシリサイド(NiSi)又はニッケル白金シリサイド(NiPtSi)によりシリサイド化されている(図示は省略)。更に、前記p型のソース・ドレイン領域には、ゲルマニウム(Ge)を10%〜30%含んだSiGeエピタキシャル層(図示省略)が形成されていても良い。
同様に、p型ウェル領域103には、nチャネルトランジスタ106が形成されている。これは、High-kゲート絶縁膜であるゲート絶縁膜115と、その上のNMOS用のTiN電極116と、TiN電極116の両側部分のp型ウェル領域103に形成されたn型拡散層113及びn型エクステンション層114とを有する。更に、TiN電極116上にホウ素等の不純物がイオン注入されたポリシリコン電極117が形成され、TiN電極116及びポリシリコン電極117の側壁を覆うように、サイドウォール118が形成されている。
また、n型拡散層113及びn型エクステンション層114により形成されたソース・ドレイン領域上と、ポリシリコン電極117上とは、ニッケルシリサイド(NiSi)又はニッケル白金シリサイド(NiPtSi)によりシリサイド化されている(図示は省略)。更に、前記n型ソース・ドレイン領域には、炭素を1%〜3%含んだカーボンドープSiエピタキシャル層(図示省略)が形成されていても良い。
尚、pチャネルトランジスタ105におけるゲート絶縁膜109は、Hf、Si及びZrを含む酸化膜により構成されたHigh-k膜中に、仕事関数を制御するためのAl、Ta等を含んでいる。また、nチャネルトランジスタのゲート絶縁膜115は、Hf、Si及びZrを含む酸化膜により構成されたHigh-k膜中に、仕事関数を制御するためのLa、Mg等を含んでいる。
ここで、前述の通り、TiNゲート電極の技術については特許文献1に記載がある。しかしながら、特許文献1はTiNの物性値について一切言及していない。また、仮にスパッタ等によりTiNゲート電極を形成した場合、膜厚20nm程度とすることにより4.7eV程度の仕事関数を実現可能であるが、それ以上TiN膜を厚膜化したとしても仕事関数は変化しない。
これに対し、本実施形態の例示的半導体装置100における特徴の一つは、TiN電極と、High-kゲート絶縁膜との界面に、窒素よりも電気陰性度の高いCl(塩素)を偏析させることにより仕事関数を向上させる点にある。尚、Clの偏析は、結晶状態部位とアモルファス状態部位とを有するようにメタルゲート電極を形成すると共に、アモルファス状態部位にClを存在させることにより実現される。この点については、後により詳しく述べる。
一つの例として、TiとNとの組成比N/Tiを1.0以上で且つ1.2以下に設定し、TiNを結晶状態として用いた。更に、本願発明者らは、ALD(Atomic Layer Deposition )法により成膜初期段階(例えば、膜厚が5nm程度となるまでの段階)において塩素含有量を増加させて仕事関数を増加できることを見出し、これをCMOSトランジスタに適用した。これらのことについて、以下に更に説明する。
図2に、TiN電極とHigh-kゲート絶縁膜との界面(より正確には、該界面におけるTiN電極側)に偏析した塩素の濃度と、仕事関数との関係を示す。当該箇所における塩素濃度が1×1018atoms/cm3 以下である比較例の場合には仕事関数が4.7eV付近であるのに対し、塩素濃度を高めて1×1018atoms/cm3 以上としている本実施形態の場合、4.8eV以上の仕事関数を得ることができる。
また、図3は、Si基板上に形成した膜厚15nmのTiN薄膜(塩素の偏析を行なっていない膜)において、深さ方向の塩素の分布を調べたSMIS(2次イオン質量分析法)の結果を示す。測定方法について、Cs+ の一次イオン種を用い、Clの検出には35Clを用いた。また、加速エネルギーは500eVである。
図3の横軸はスパッタリングレートから換算された膜厚であり、横軸の左側から右側に向かってTiN膜上部側からTiN膜下部側を示す。また、左の縦軸はClの単位体積あたりの原子の個数(atoms/cm3 )、右の縦軸はTi、Si、Oの2次イオン強度(count/sec )を示す。
図3の通り、塩素を含有しないTiNの場合、Si基板と同等である2×1017atoms/cm3 程度の塩素濃度が検出される。つまり、このSMIS定量において、検出限界が2×1017atoms/cm3 程度であることを示す。
ALD法を用いてTiN膜を形成する場合、図4に示すように、例えば、塩化チタン(TiCl4 )等のTiソースとアンモニア(NH3 )等の窒素ソースとを不活性ガスであるN2 を介して交互に供給する。言い換えると、Tiソースの供給、不活性ガスの供給、窒素ソースの供給、不活性ガスの供給を1サイクルとして、これを繰り返す。これにより、原子層蒸着を繰り返しながら成膜を行なう。これらの原料ガスを用いてALD−TiN膜を形成する場合、気相成長を抑え、シート抵抗を実用的な範囲である100Ω/□以下とするためには、成膜温度帯域を400℃〜600℃程度とするのが好ましい。
但し、400℃〜600℃では、TiN膜中の塩素濃度をダイナミックに変化させることはできない。そこで、塩素濃度を上げるためには、TiCl4 の分解を抑制するようにALDサイクルを調整する。図4のようなサイクルを行なった場合、図5に示すように、TiCl4 が熱分解されて表面に吸着し、更に、Ti未結合手と基板表面とが化学反応して化学結合する。
この後、残留ガス(Cl2 )をAr、N2 等の不活性ガスによって排気した後、窒素源となるNH3 を供給する。
このとき、図6に示すように、NH3 反応が不飽和な状態になるように、NH3 を供給する時間を調整する。例えば、1秒以下とする。また、反応が飽和領域に達するNH3 パージ時間の十分の一の時間とするのが好ましい。これにより、TiN中に残留する塩素濃度を制御することができる。尚、NH3 ガスの流量を低減することによっても塩素濃度の制御が可能である。
また、成膜チャンバ内の圧力は、膜厚均一性の観点から、0.3Torr〜3Torr(40Pa〜400Pa)が最適である。この範囲において圧力条件を変えるだけでは、塩素濃度をダイナミックに変化させることはできない。
図7(a)に、TiN電極とHigh-kゲート絶縁膜との界面に塩素を偏析させるALDシーケンスを示す。横軸には成膜のサイクル数(ここでは150サイクル)、縦軸にはアンモニアパージを行なう時間を示している。ALD−TiNのデポレートは0.1nm/cycleと非常に遅いため、例えば、15nm成膜する場合には150サイクル以上必要となる。
図7(a)に示す通り、成膜初期にはNH3 パージ時間を0.2秒にまで短くすることにより、TiCl4 とNH3 との反応を不飽和状態とし、TiN膜中に残留する塩素を増加させる。
しかし、塩素濃度の高いTiNを15nmにまで成膜した場合、メタルゲート電極として必要とされる抵抗値を得ることができない。つまり、TiNメタルゲート電極としては、シート抵抗にして高くとも100Ω/□以下の抵抗値であることが必要となる。このため、塩素濃度が高く抵抗の大きい層を厚くすることはできない。そこで、成膜初期の0.5nm〜5nm程度の膜厚のTiN層について、高い塩素濃度を持たせるようにする。
このように、本願発明者らは、成膜初期段階において塩素が偏析するようにALDシーケンスを工夫することにより、TiN電極とHigh-kゲート絶縁膜との界面に塩素を高濃度に偏析できることを見出した。
図7(b)は、Si基板上にHfSiONにより形成したHigh-kゲート絶縁膜上に、上記の方法により膜厚15nmのTiN膜を成膜し、更にPoly−Siを堆積させた後、1000℃で1秒の活性化アニールを行なったMOSキャパシタのSMIS測定結果である。測定方法及び縦軸は、図3の場合と同様である。横軸は、左から右に向かってPoly−Si上部からSi基板側を示す。
丸(○)がSi強度、三角(△)がTi強度、バツ(×)が酸素強度を示している。また、黒の実線が塩素の膜中濃度を示している。
黒の実線である塩素の深さ方向プロファイルに注目すると、High-kゲート絶縁膜に由来する酸素ピークが出現するよりも前に、塩素濃度のピークが出現する。このことから、塩素は、TiNゲート電極とHigh-kゲート絶縁膜との界面におけるTiNゲート電極の側(TiNゲート電極の下部)に偏析できていることが分かる。また、TiNゲート電極下部における塩素が偏析した部分におけるピーク濃度が1×1020atoms/cm3 以上と高濃度であるのに対し、TiNゲート電極の上部及び中部においては4×1018atoms/cm3 程度の比較的一定の値を取ることが分かる。このように、TiN膜において塩素の深さ方向プロファイルを変化させる方法は、本願発明者らによって実現されたものである。
尚、TiN膜の形成方法としては、ALDの他に、MOCVD(Metal Organic Chemical Vapor Deposition)法、PVD(Physical Vapor Deposition)法等も考えられる。しかしながら、膜厚5nm以下の塩素が偏析した層を制御する目的のためには、原子層の制御が可能であるため、以上に説明したALD法が好ましい。
TiNゲート電極下部における塩素の偏析濃度と仕事関数との関係については、既に図2に示した通りである。
TiNの仕事関数は膜厚依存性が大きく、また、膜厚15nm程度で仕事関数が飽和することが知られている。これに対し、電気陰性度が窒素の3.04に比べて3.16と高い塩素をゲート電極とHigh-kゲート絶縁膜との界面に偏析させることにより、(塩素が無い場合には飽和している)仕事関数を更に増加させることができる。
但し、塩素の偏析量も1×1021atoms/cm3 程度において飽和すると考えられ、また、それ以上過剰に偏析させたとしても、後工程におけるアニール等により拡散してしまうと考えられるため、塩素の偏析量には限度がある。この結果、仕事関数の増加についても限界があるが、4.85eV程度までは実現可能と考えられる。
また、図7(b)に示すキャパシタのSMIS分析は、ウェハ上に2mm角に作成したMOSキャパシタを評価しており、仕事関数を評価したMOSキャパシタは同じウェハ上に0.1mm角に作成したキャパシタである。これは、SIMS分析の場合、2次イオン強度を向上させるためには最小でも1mm角程度のスポットのサイズを必要とするためである。このため、ゲート長が50nm以下のトランジスタにおけるTiNゲート電極をSMIS分析により評価するのは難しい。しかし、近年、Atom Probe顕微鏡を用いて、容易にトランジスタ構造中の偏析元素を観察することが可能となっている。
図8(a)に、Atom Probe顕微鏡により観察したTiNの平面像を示す。また、図8(b)は、TiNのTEMによる平面像であり、TiNが結晶粒界を持つことが分かる。図8(a)において、塩素は丸(●)により示され、Ti及びNは小さな四角(■)により示されている。Ti及びNの色が薄い部分は結晶状態の箇所であり、濃い部分はアモルファス状態である箇所である。塩素はアモルファス状態の部分に局在していることが分かり、結晶粒界に存在することが明らかになった。これについて、図8(c)に模式的に示している。つまり、結晶状態の箇所Cとその間のアモルファス状態の箇所Aとがあり、塩素原子Clは、結晶粒界であるアモルファス状態の箇所Aに局在している。
以上から、TiN中の塩素の偏析量が増える際には、結晶粒界に塩素が入り込んでいることを示している。また、本実施形態の例のようにアンモニアパージの時間を短縮して塩素の偏析量を増やすことは、TiNの結晶粒を小さくして、塩素が存在できる結晶粒界を相対的に多くすることと同義である。
以上のように、TiNゲート電極とHigh-kゲート絶縁膜との界面に塩素を偏析させることにより、塩素を偏析させていないTiNによって実現されていた仕事関数を越える仕事関数を得ることができる。このように高い仕事関数が得られることから、フラットバンドシフト量を増やすことにより、pチャネルトランジスタにおける閾値電圧調整が容易になる。
次に、半導体装置100の製造方法について、その工程断面を模式的に示す図である図9(a)〜(d)を参照して説明する。
まず、図9(a)に示すように、シリコン基板101上に、STI状のシリコン酸化膜からなる素子分離層104によって絶縁分離されたn型ウェル領域102及びp型ウェル領域103を形成する。更に、n型ウェル領域102及びp型ウェル領域103上にわたって、高誘電体膜151及びTiN膜152を順次積層する。
ここで、高誘電体膜151は、例えば水蒸気、一酸化窒素雰囲気によりシリコン基板101を酸化したシリコン酸化膜上に、High-k材料からなる膜が積層されたHigh-kゲート絶縁膜として形成する。High-k材料としては、例えば、Hf、Zr等の4族元素を主成分とした酸化物であってもよい。また、シリケートと称されるHf、Zr等とSiとの酸化物であってもよい。また、アルミネートと称されるHf、Zr等とAlの酸化物であっても良い。更には、以上の材料に、プラズマ窒化、アンモニア窒化等により窒素添加した酸窒化物であっても良い。
また、このようなHigh-k絶縁膜の形成には、MOCVD法、ALD法、PVD法等を用いることができる。窒化処理を加えた場合には、1000℃以上の熱処理を行なうことが好ましい。
尚、nチャネル及びpチャネルのHigh-kゲート絶縁膜中には、閾値電圧を制御するために、それぞれ異なったHigh-k材料を混ぜることが好ましい。例えば、nチャネル側にLaO、MgO等を、pチャネル側にAlO、TaO等を混ぜることが好ましい。
次に、TiN膜152の形成について説明する。TiN膜152は、図10に要部を模式的に示すような枚葉式の成膜装置を用いて、ALD法により形成する。図10の枚葉式成膜装置において、複数のガス供給口(201及び202)を有するシャワープレート203が、シリコン基板101の備えられたステージヒータ204に平行に配置されている。ガス供給口は、Tiソースガスの供給口201と窒素ソースガスの供給口202とが独立に配置されている。更に、Tiソースガス及び窒素ソースガスの流量を調整するマスフローコントローラー208及び207と、液体ソースをバブリングするための液体ガスバブラーキャビネット209が備えられている。
また、ステージヒータ204とシャワープレート203との間隔206は、例えば5mmから50mmまで可変であり、この間隔206を変更することによりチャンバー内の容積を自在に変えることができる。
各ソースガスの供給については、0.01秒以上の間隔(例えば、間隔206が5mm〜50mmの場合に0.01秒〜0.5秒)で開閉を制御できる差圧調整弁により、ガス流量及びガス供給時間が制御されている。例えば、図4のようなガス供給のサイクルを繰り返すことにより、原子層レベルに制御された成膜を実現することができる。また、非常に速いガスの切替が必要であるから、チャンバー容積はできるだけ小さい方が好ましい。よって、ステージヒータ204とシャワープレート203との間隔206を変えて、膜種等に応じて最適になるように設定する。
ガス供給のためには、例えば、Tiソースとして塩化チタン(TiCl4 )等の液体ソースをAr等の不活性ガスによってバブリングすることにより気化させる。気化したTiCl4 ガスをチャンバー内にt1=0.05秒だけ供給し(図4)、High-kゲート絶縁膜上にTiを吸着させる。
次に、チャンバー内に充満したTiCl4 ガスを排出するために、例えば、窒素ガスを1000sccm(標準状態においてml/分)の流速にてt2=0.3秒だけ供給する。続いて、窒素ソースガスであるアンモニアを、例えば1000sccmの流量にてt3=1秒だけ供給する。これにより、既に吸着しているTiに結合させる。
その後、チャンバー内に充満しているアンモニアガスを取り除くために、窒素を1000sccmの流量にてt2=0.3秒だけ供給する。
以上の一連のガス供給1サイクルによって成膜される膜厚を、デポレート(Depo Rate 、成膜速度)と呼ぶ。
図7(a)に示すように、NH3 パージ時間について、成膜開始直後〜30サイクルまでは0.2秒、31〜60サイクルでは1秒、61サイクル以降は3秒としてTiN膜を成膜する。これにより、図7(b)に示すようなTiN中のClプロファイルを有するTiN膜152を形成する。
次に、図9(b)の工程を行なう。まず、TiN膜152上に形成された自然酸化膜、レジストの塗布・除去により変質したTiN層等を除去するために、過酸化水素水により表面を洗浄する。続いて、TiN膜152上に、ポリシリコン電極111及び117に加工するためのポリシリコン膜を100nmの膜厚に形成する。TiN膜152とポリシリコン膜との界面に酸化層が存在すると界面抵抗が上昇するため、前記の過酸化水素水による洗浄を行なった方が良い。
ポリシリコン膜は、例えば、シラン(SiH4 )、ジシラン(Si2H6)を用いて500℃〜550℃の温度にて形成した後、熱処理を加えてポリシリコン化してもよい。また、600℃〜630℃にてポリシリコンを形成する方法もある。更に、シランとゲルマン(GeH4 )を用い、ポリシリコンに代えてシリコンゲルマニウムからなる電極を形成しても良い。
次に、フォトリソグラフィ技術及びエッチング技術を用い、ゲート電極レジストパターン(図示省略)を形成する。続いて、ハロゲン系のエッチングガスを用い、ポリシリコン膜及びTiN膜について異方性エッチングを行なう。その後、フッ素系洗浄により、ゲート電極のエッチングの際に残ったポリマーと、ゲート電極下方の必要な部分を除く高誘電体膜151を除去する。これにより、n型ウェル領域102にゲート絶縁膜109、TiN電極110及びポリシリコン電極111を形成すると共に、p型ウェル領域103にゲート絶縁膜115、TiN電極116及びポリシリコン電極117を形成する。
次に、図9(c)の工程を行なう。まず、600℃以下の成膜温度にて、シリコン窒化膜を形成する(図示省略)。これには、ALD法を用いるのが最適であり、例えば、ジクロロシラン(SiH2Cl2)とアンモニアとを交互に供給することにより、5〜10nmの膜厚に形成する。続いて、ハロゲン系のガスにて異方性のドライエッチングを行ない、ゲート電極の側壁のみにシリコン窒化膜を残す(図示省略)。
その後、n型ウェル領域102をレジストにより保護し、p型ウェル領域103に、n型の不純物であるリン、ヒ素、アンチモン等をイオン注入する。続いて、n型ウェル領域102のレジストを除去する。その後、今度はp型ウェル領域103をレジストにより保護し、n型ウェル領域102に、p型の不純物であるボロン、インジウム等をイオン注入し、1000℃以上の熱処理によりイオン種を活性化させる。これにより、n型エクステンション層114及びp型エクステンション層108を形成する。
次に、図9(d)の工程を行なう。まず、膜厚5nm〜10nmのシリコン酸化膜と、膜厚10nm〜30nmのシリコン窒化膜とを積層する。続いて、異方性のドライエッチングを行なうことにより、n型ウェル領域102及びp型ウェル領域103において、ゲート電極の側壁にサイドウォール112及びサイドウォール118を形成する。但し、該サイドウォールが2層構造であることは必須ではなく、シリコン酸化膜の一層構造、又は、シリコン窒化膜の一層構造であっても良い。
次に、n型ウェル領域102の上部をレジストにより保護し、p型ウェル領域103にn型不純物であるリン、ヒ素、アンチモン等をイオン注入してn型拡散層113を形成する。続いて、n型ウェル領域102のレジストを除去し、代わってp型ウェル領域103をレジストにより保護する。この状態にて、p型の不純物であるボロン、インジウム等をイオン注入することによりp型拡散層107を形成する。この後、900℃〜1050℃にてn型拡散層113及びp型拡散層107のイオン種を活性化し、ソース・ドレイン領域を形成する。
この後、ソース・ドレイン領域上部とポリシリコン電極111及び117上部とについて、Ni、Ptによるシリサイド化を行なう。また、コンタクトホールエッチングストッパーとなるシリコン窒化膜(図示せず)と、層間絶縁膜(図示せず)となるシリコン酸化膜とを形成し、平坦化処理等の通常の工程を経て、半導体装置100が形成される。
(第2の実施形態)
以下、第2の実施形態に係る半導体装置、半導体製造装置及び半導体装置の製造方法について、図面を参照しながら説明する。
以下、第2の実施形態に係る半導体装置、半導体製造装置及び半導体装置の製造方法について、図面を参照しながら説明する。
図11は、本実施形態にて用いる半導体製造装置の特徴を概略的に示す図である。該半導体製造装置は、図10に示す半導体製造装置と同様に枚葉式の成膜装置であり、NF3 、F2 等のフッ素系ガスを導入可能である点を大きな特徴とする。フッ素系のガスは、シャワープレート203の複数のガス供給口201及び202から供給可能であり、TiNフッ化物の蒸気圧を考慮した圧力・温度に設定して供給する。尚、図11では図示していないが、Tiソースガス及び窒素ソースガスについても供給できるようになっている。
本実施形態の場合、TiNをウェハ一枚に堆積する毎にチャンバ内をフッ素によって満たすことにより、TiNを成膜する際にチャンバ内に残留しているフッ素をTiN膜中に取り込む。これにより、High-kゲート絶縁膜とTiNゲート電極との界面に、電気陰性度が塩素よりも更に高い3.98であるフッ素を導入することができる。結果として、TiNゲート電極の仕事関数を向上することができる。
図12に、TiN電極とHigh-kゲート絶縁膜との界面に偏析したフッ素の濃度と、仕事関数との関係を示す。当該箇所におけるフッ素濃度が1×1018atoms/cm3 以下である比較例の場合には仕事関数が4.8eV以下であるのに対し、フッ素濃度を高めて1×1018atoms/cm3 以上としている本実施形態の場合、およそ4.9eVの仕事関数を得ることができる。尚、図12には、第1の実施形態の場合(塩素を偏析した場合)についても示している。
また、図13は、膜厚10nmのTiN薄膜において、深さ方向のフッ素の分布を調べたSIMSの測定結果である。より詳しくは、シリコン基板上に、High-kゲート絶縁膜を介してTiN膜が形成され、更にその上にPoly−Si膜が形成された構造についてのSIMS測定結果である。測定方法について、Cs+ の一次イオン種を用い、Fの検出には19Fを用いた。また、加速エネルギーは500eVである。
図13の横軸はスパッタリングレートから換算された膜厚であり、横軸の左側から右側に向かってTiN膜上部側からTiN膜下部側を示す。また、左の縦軸はフッ素及び酸素について単位体積あたりの原子の個数(atoms/cm3 )を示す。
酸素は2つのピークを有している。一つは、酸素を含む材料からなるHigh-kゲート絶縁膜に位置している。また、もう一つは、TiN膜が自然酸化された際に形成されるPoly−Si膜とTiN膜との界面に位置している。
また、Fについては、Fa、Fb及びFcの3つの場合を示している。High-kゲート絶縁膜における酸素のピーク位置に対し、フッ素の偏析ピーク位置(Fa及びFbの場合)がTiN膜側にずれていることから、フッ素はTiN下部に偏析していることがわかる。
Faは、フッ素の導入を行なわず、TiCl4 及びNH3 を用いたALD法によって成膜した際のフッ素の深さ方向プロファイルである。この場合、フッ素は1×1018atoms/cm3 程度しか含有されていないことが分かる。
Fbは、チャンバ内に200sccmのNF3 をヒータ温度550℃、チャンバ圧力0.3Torr(40Pa)の条件下にて供給し、チャンバ内をフッ素雰囲気にした後、ALD法によってTiN膜を成膜した際のフッ素の深さ方向プロファイルである。この場合、2×1019atoms/cm3 程度のフッ素がTiN膜とHigh-kゲート絶縁膜との界面に偏析していることが分かる。
Fcは、更にフッ素を高濃度に充填するために、成膜初期段階(例えば、膜厚が5nm以下の段階が望ましい)である10サイクル分のみ、図14に示すようにガスを供給した(つまり、TiCl4 パージ後、N2 パージとNH3 パージとの間に、NF3 を0.1秒パージした)場合のフッ素の深さ方向プロファイルである。このとき、チャンバ温度を500℃、チャンバ圧力を0.3Torr(40Pa)に制御すると、フッ素はTiに吸着するだけであり、Tiフッ化物として気化することは抑制される。このため、残留フッ素層を形成することができる。成膜初期段階の後は、図4に示すサイクルにてALD成膜を繰り返している。尚、フッ素を偏析させるためには、図14に示すタイミングにおいてNF3 をパージするのが望ましいことを本願発明者らが見出している。
以上のように、TiN膜(TiN電極)とHigh-kゲート絶縁膜との界面(より正確には、外界面のTiN電極側)にフッ素を偏析させることにより、仕事関数を向上させることができる。
更に、本実施形態の半導体装置によると、TiN電極が有する大きな内部応力によりHigh-kゲート絶縁膜とSi基板との間の界面準位が悪化することを原因とするNBTI劣化を改善することができる。これについて以下に説明する。
図15に示すように、NBTIは、PMOSトランジスタをオン状態にした際に、High-kゲート絶縁膜自身の劣化及びHigh-kゲート絶縁膜とSi基板との界面の劣化に伴い、トランジスタの閾値電圧がマイナス側にずれてしまう減少である。NBTIが生じると、閾値電圧のシフトによってPMOSトランジスタの動作時の駆動電流が減り、性能が劣化することが問題となる。
NBTIは、ゲート絶縁膜にかかる電界及びその電界をかける時間と、温度とに依存することが分かっている。また、これを利用して加速試験を行ない、実動作条件下における劣化量を見積もることでトランジスタの寿命予測が行なわれる。
特許文献2にある通り、SiON/Poly−Siゲート構造において、NBTIは、Si基板側へのフッ素注入と、Poly−Siゲート電極へのフッ素注入により改善されていた。しかし、TiN等のメタルゲート電極を用いる場合には、TiNゲート電極上のPoly−Siゲート電極上からフッ素注入を行なったとしても、メタルゲート電極によってSi基板へのフッ素注入が阻害される。このため、NBTI劣化のフッ素注入による改善効果は、期待されるほどには現れない。
これに対し、本実施形態の半導体製造装置によると、TiN電極とHigh-kゲート絶縁膜との界面に高濃度にフッ素を偏析させることにより、図16に示すように、NBTI劣化を改善することができる。これは、フッ素の偏析により、High-kゲート絶縁膜中の欠陥、TiN電極が有する大きな内部応力によって誘起されるHigh-kゲート絶縁膜とSi基板との間の界面準位の悪化を抑制することができるためである。
以上のように、本実施形態の半導体製造装置によると、従来のTiN電極による飽和仕事関数以上の仕事関数を得ると共に、NBTI劣化を改善することができる。
(第3の実施形態)
以下、第3の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図17は、本実施形態の例示的半導体製造100aの概略構成を示す断面図である。
以下、第3の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図17は、本実施形態の例示的半導体製造100aの概略構成を示す断面図である。
図17に示す本実施形態の半導体装置100aは、図1に示す第1の実施形態の半導体装置100と類似した構造を有する。よって、以下には相違点を詳しく説明し、同じ構成要素には図1と同じ符号を付すことにより詳しい説明を省略する。
図17の半導体装置100aが図1の半導体装置100と異なる点の一つは、n型ウェル領域102に設けられたpチャネルトランジスタ105において、TiNからなるゲート電極が2層構造を有する点である。つまり、pチャネルトランジスタ105のHigh-kゲート絶縁膜であるゲート絶縁膜109上には、下から順に、下層TiN電極301、上層TiN電極302、ポリシリコン電極111が積層されている。
上層TiN電極302は、nチャネルトランジスタ106におけるTiN電極303とフッ素、塩素を含まない点で同様であり、また、膜厚も同じである。これに対し、下層TiN電極301は、第1の実施形態及び第2の実施形態において説明したTiN電極と同様に、下層TiN電極301とゲート絶縁膜109との界面に仕事関数を向上させるハロゲン元素が偏析している。
このような積層構造のTiN電極において、ゲート絶縁膜109と下層TiN電極301との界面におけるハロゲン元素の偏析量が仕事関数には大きな影響を有している。
pチャネルトランジスタ105とは異なり、nチャネルトランジスタ106については、仕事関数を下げることが望まれる。このため、nチャネルトランジスタ106側のTiN電極はハロゲン元素を含む必要が無く、スパッタ等により形成したTiN電極を用いるのが適している。
次に、半導体装置100aの製造方法について、その製造工程の断面を模式的に示す図18(a)〜(d)を参照して説明する。
まず、図18(a)のように、シリコン基板101上に素子分離層104、n型ウェル領域102、p型ウェル領域103、高誘電体膜151を形成する。これは、第1の実施形態において図9(a)を参照して説明した内容と同様である。
次に、図18(b)に示すように、高誘電体膜151上に膜厚15nm以上に第1のTiN膜304を形成する。この際、高誘電体膜151と第1のTiN膜304との界面にハロゲン元素が偏析するように、第1及び第2の実施形態にて説明した方法を用いる。
続いて、図18(c)の工程を行なう。まず、pチャネルトランジスタ105側に、レジスト、シリコン酸化膜、シリコン窒化膜等を用いた保護膜(図示省略)を形成し、nチャネルトランジスタ106側の第1のTiN膜304を除去する。これには、例えば、硫酸と過酸化水素水との混合液によるエッチングを行なう。続いて、保護膜を除去した後、ハロゲン元素を含まない第2のTiN膜305を膜厚5nm程度に形成する。これには、例えば、反応性スパッタを利用すればよい。
この後、第1の実施形態において図9(b)〜(d)を参照して説明した内容と同様にして、図18(d)の構造を得る。尚、pチャネルトランジスタ105において、高誘電体膜151、第1のTiN膜304及び第2のTiN膜305は、順に、ゲート絶縁膜109、下層TiN電極301及び上層TiN電極302となる。また、nチャネルトランジスタ106において、高誘電体膜151及び第2のTiN膜305が順にゲート絶縁膜109及びTiN電極303となる。
以上に説明した本実施形態の半導体装置100aによると、nチャネルトランジスタ106におけるTiN電極303については仕事関数の増加を抑えながら、pチャネルトランジスタ105における下層TiN電極301については仕事関数を増加させた効率の良い構造を実現できる。このような半導体装置100aによると、pチャネルトランジスタ及びnチャネルトランジスタの両方について、シリコンバンドエッジ付近に仕事関数を持つことから低域値で動作可能なHigh-kゲート絶縁膜/メタルゲート電極構造を有する高速トランジスタを実現することができる。
本発明に係る半導体装置及び半導体装置の製造方法は、低域値にて動作可能であり、高速且つ高信頼性の半導体装置として、半導体集積回路を用いる種々の電子機器にも有用である。
100 半導体装置
100a 半導体装置
101 シリコン基板
102 n型ウェル領域
103 p型ウェル領域
104 素子分離層
105 pチャネルトランジスタ
106 nチャネルトランジスタ
107 p型拡散層
108 p型エクステンション層
109 ゲート絶縁膜
110 TiN電極
111 ポリシリコン電極
112 サイドウォール
113 n型拡散層
114 n型エクステンション層
115 ゲート絶縁膜
116 TiN電極
117 ポリシリコン電極
118 サイドウォール
151 高誘電体膜
152 TiN膜
201 ガス供給口
202 ガス供給口
203 シャワープレート
204 ステージヒータ
206 間隔
301 下層TiN電極
302 上層TiN電極
303 TiN電極
304 第1のTiN膜
305 第2のTiN膜
100a 半導体装置
101 シリコン基板
102 n型ウェル領域
103 p型ウェル領域
104 素子分離層
105 pチャネルトランジスタ
106 nチャネルトランジスタ
107 p型拡散層
108 p型エクステンション層
109 ゲート絶縁膜
110 TiN電極
111 ポリシリコン電極
112 サイドウォール
113 n型拡散層
114 n型エクステンション層
115 ゲート絶縁膜
116 TiN電極
117 ポリシリコン電極
118 サイドウォール
151 高誘電体膜
152 TiN膜
201 ガス供給口
202 ガス供給口
203 シャワープレート
204 ステージヒータ
206 間隔
301 下層TiN電極
302 上層TiN電極
303 TiN電極
304 第1のTiN膜
305 第2のTiN膜
Claims (17)
- 基板上に形成された高誘電体ゲート絶縁膜と、
前記高誘電体ゲート絶縁膜上に形成されたメタルゲート電極とを備え、
前記メタルゲート電極には、結晶状態部位とアモルファス状態部位とが存在し、前記アモルファス状態部位にハロゲン元素が偏析していることを特徴とする半導体装置。 - 請求項1において、
前記ハロゲン元素は、塩素及びフッ素のうちの少なくとも一つであることを特徴とする半導体装置。 - 請求項1又は2において、
前記ハロゲン元素は、1×1019atoms/cm3 以上偏析していることを特徴とする半導体装置。 - 請求項1〜3のいずれか一つにおいて、
前記ハロゲン元素は、厚さ5nm以下の範囲に偏析していることを特徴とする半導体装置。 - 請求項1〜4のいずれか一つにおいて、
前記高誘電体ゲート絶縁膜は、ハフニウムシリケート又はハフニウム酸化膜からなることを特徴とする半導体装置。 - 請求項5において、
前記高誘電体ゲート絶縁膜は、La、Mg、Al及びTaのうちの少なくとも一つを含んでいることを特徴とする半導体装置。 - 請求項1〜6のいずれか一つにおいて、
前記メタルゲート電極は、TiNからなることを特徴とする半導体装置。 - 請求項1〜7のいずれか一つにおいて、
前記高誘電体ゲート絶縁膜及び前記メタルゲート電極を含むpチャネルトランジスタが構成されていることを特徴とする半導体装置。 - 請求項1〜7のいずれか一つにおいて、
前記高誘電体ゲート絶縁膜及び前記メタルゲート電極をそれぞれ含むpチャネルトランジスタ及びnチャネルトランジスタが構成されており、
前記pチャネルトランジスタの前記高誘電体ゲート絶縁膜と前記メタルゲート電極との界面における前記メタルゲート電極の側に、ハロゲン元素は1×1019atoms/cm3 以上偏析しており、
前記nチャネルトランジスタの前記高誘電体ゲート絶縁膜と前記メタルゲート電極との界面における前記メタルゲート電極の側において、ハロゲン元素の濃度は1×1018atoms/cm3 以下であることを特徴とする半導体装置。 - 基板上に高誘電体ゲート絶縁膜を形成する工程(a)と、
前記高誘電体ゲート絶縁膜上にメタルゲート電極を形成する工程(b)とを備え、
前記工程(b)において、
前記メタルゲート電極には、結晶状態部位とアモルファス状態部位とが形成され、前記アモルファス状態部位にハロゲン元素を偏析させることを特徴とする半導体装置の製造方法。 - 請求項10において、
前記ハロゲン元素は塩素であり、
前記メタルゲート電極はTiNからなり、
前記工程(b)において、前記メタルゲート電極は、塩化系チタンと窒素ソースとを交互に供給する原子層蒸着法を用いて形成されることを特徴とする半導体装置の製造方法。 - 請求項11において、
前記工程(b)は、前記メタルゲート電極の膜厚が5nmに達するまでの成膜初期過程と、その後、所定の膜厚に達するまでの後期過程とを含み、
前記成膜初期過程において、窒素ソースの反応が飽和状態となる時間の十分の一以下の時間だけ窒素ソースを供給することによりTiN中の残留塩素を増加させる不飽和な反応を繰り返し行ない、
前記後期過程において、窒素ソースの反応が飽和状態となる時間まで窒素ソースを供給する反応を繰り返し行なうことを特徴とする半導体装置の製造方法。 - 請求項10において、
前記ハロゲン元素はフッ素であり、
前記メタルゲート電極はTiNからなり、
前記工程(b)において、前記メタルゲート電極は、塩化系チタンと窒素ソースとを交互に供給する原子層蒸着法を用いて形成されると共に、フッ素ソースを供給することにより前記高誘電体ゲート絶縁膜と前記メタルゲート電極との界面における前記メタルゲート電極の側にフッ素を偏析させることを特徴とする半導体装置の製造方法。 - 請求項13において、
前記工程(b)は、前記メタルゲート電極の膜厚が5nmに達するまでの成膜初期過程と、その後、所定の膜厚に達するまでの後期過程とを含み、
前記成膜初期過程において、塩化系チタンを供給した後に不活性ガスにより残留ガスを排気する行程と、400℃以上で且つ500℃以下、133Pa以下の条件下にて0.5秒以下の時間、フッ素ソースを曝露して塩化チタンフッ化物を形成する工程と、窒素ソースを供給することにより前記塩化チタンフッ化物を窒化してフッ素が残留したTiNを形成する工程とを繰り返し行ない、
前記後期過程において、塩化系チタンと供給と窒素ソースの供給とを繰り返し行なうことを特徴とする半導体装置の製造方法。 - 請求項13又は14において、
フッ素ソースは、NF3 及びF2 の少なくとも一つあることを特徴とする半導体装置の製造方法。 - 請求項11〜15のいずれか一つにおいて、
塩化系チタンは四塩化チタンであり、
窒素ソースはアンモニアであることを特徴とする半導体装置の製造方法。 - 請求項10〜16のいずれか一つにおいて、
前記高誘電体ゲート絶縁膜及び前記メタルゲート電極をそれぞれ含むpチャネルトランジスタ及びnチャネルトランジスタが形成され、
前記工程(b)において、ハロゲン元素が偏析された前記メタルゲート電極を膜厚10nm以上で且つ20nm以下に形成し、
前記nチャネルトランジスタとなる領域において、ハロゲン元素が偏析された前記メタルゲート電極を除去した後、ハロゲン元素を含まない他のメタルゲート電極を膜厚5nm以上で且つ10nm以下に形成する工程を備えることを特徴とする半導体装置の製造方法。
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