JPH0778981A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH0778981A JPH0778981A JP22152593A JP22152593A JPH0778981A JP H0778981 A JPH0778981 A JP H0778981A JP 22152593 A JP22152593 A JP 22152593A JP 22152593 A JP22152593 A JP 22152593A JP H0778981 A JPH0778981 A JP H0778981A
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- polycide
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Abstract
(57)【要約】 （修正有）
【目的】 ポリサイドゲートの形成方法及び構造に関
し、工程中におけるゲート酸化膜の膜厚増加が防止でき
る形成方法、及び合わせてショートチャネル効果に対す
る耐性及び駆動能力の向上が図れる構造を提供する。 【構成】 Ｗポリサイドゲート電極15を構成するＳｉ膜
を、ドープドアモルファスＳｉ膜13を堆積しそれを加熱
結晶化113 することにより形成するか、若しくは、結晶
化Ｓｉ膜とポリＳｉ膜の、界面に横一線の高密度な結晶
粒界を有する２層Ｓｉ膜構造にするポリサイドゲートの
形成方法、及びポリサイドゲートを構成するＳｉ膜内に
不純物としてＰとＢをほぼ同程度のトータル濃度で共存
せしめ、ＰとＢの濃度比を、ゲート酸化膜の近傍で最も
大きく、ゲート酸化膜から離れるに従って順次小さくな
るようにする。
し、工程中におけるゲート酸化膜の膜厚増加が防止でき
る形成方法、及び合わせてショートチャネル効果に対す
る耐性及び駆動能力の向上が図れる構造を提供する。 【構成】 Ｗポリサイドゲート電極15を構成するＳｉ膜
を、ドープドアモルファスＳｉ膜13を堆積しそれを加熱
結晶化113 することにより形成するか、若しくは、結晶
化Ｓｉ膜とポリＳｉ膜の、界面に横一線の高密度な結晶
粒界を有する２層Ｓｉ膜構造にするポリサイドゲートの
形成方法、及びポリサイドゲートを構成するＳｉ膜内に
不純物としてＰとＢをほぼ同程度のトータル濃度で共存
せしめ、ＰとＢの濃度比を、ゲート酸化膜の近傍で最も
大きく、ゲート酸化膜から離れるに従って順次小さくな
るようにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法及
び半導体装置、特にＬＳＩ等に用いられるポリサイド構
造のゲート電極や配線の形成方法及びポリサイドゲート
電極の細部構造に関する。
び半導体装置、特にＬＳＩ等に用いられるポリサイド構
造のゲート電極や配線の形成方法及びポリサイドゲート
電極の細部構造に関する。
【０００２】ＬＳＩ等においては、高集積化に伴う電極
配線幅の縮小による配線抵抗の増大を防止するために、
従来のポリシリコン（ポリＳｉ）による電極配線に替わ
ってポリサイドによる電極配線が用いられるようになっ
てきている。中でも、ポリＳｉ膜上にタングステンシリ
サイド（ＷＳｉx ）膜が積層された タングステン
（Ｗ）ポリサイドは、従来プロセスへの適用が容易であ
り且つ熱的な安定性も比較的よいために、一般に実用化
されはじめている。
配線幅の縮小による配線抵抗の増大を防止するために、
従来のポリシリコン（ポリＳｉ）による電極配線に替わ
ってポリサイドによる電極配線が用いられるようになっ
てきている。中でも、ポリＳｉ膜上にタングステンシリ
サイド（ＷＳｉx ）膜が積層された タングステン
（Ｗ）ポリサイドは、従来プロセスへの適用が容易であ
り且つ熱的な安定性も比較的よいために、一般に実用化
されはじめている。
【０００３】一方、Ｗポリサイドをゲート電極に用いる
場合、その形成工程においてゲート酸化膜の膜厚が増加
するという問題があるので、その対策が望まれている。
また別に、従来のポリサイドゲートを有するｐチャネル
ＭＯＳＦＥＴは、ショートチャネル効果に弱いという問
題もあり、改善が望まれている。
場合、その形成工程においてゲート酸化膜の膜厚が増加
するという問題があるので、その対策が望まれている。
また別に、従来のポリサイドゲートを有するｐチャネル
ＭＯＳＦＥＴは、ショートチャネル効果に弱いという問
題もあり、改善が望まれている。
【０００４】
【従来の技術】従来、Ｗポリサイドを形成するには、先
ずポリＳｉまたはアモルファスＳｉを化学気相成長（Ｃ
ＶＤ）手段で堆積し、アモルファスＳｉの場合には 650
℃程度の温度で結晶化アニールを行い、次いでＷＳｉx
をＣＶＤ法により堆積し、ポリＳｉとＷＳｉx の２層構
造とする。
ずポリＳｉまたはアモルファスＳｉを化学気相成長（Ｃ
ＶＤ）手段で堆積し、アモルファスＳｉの場合には 650
℃程度の温度で結晶化アニールを行い、次いでＷＳｉx
をＣＶＤ法により堆積し、ポリＳｉとＷＳｉx の２層構
造とする。
【０００５】その際ＷＳｉx は、通常、モノシラン（Ｓ
ｉＨ4 ）ガスと６弗化タングステン（ＷＦ6 ）ガスを流
し、以下に示す熱分解反応によるＣＶＤ堆積によって形
成される。
ｉＨ4 ）ガスと６弗化タングステン（ＷＦ6 ）ガスを流
し、以下に示す熱分解反応によるＣＶＤ堆積によって形
成される。
【０００６】ＳｉＨ4 →Ｓｉ＋２Ｈ2 ＷＦ6 →Ｗ＋３Ｆ3 この反応によれば、堆積したＷＳｉx 膜中に本来必要の
ない弗素（Ｆ）原子が約1016atoms cm-3程度の高濃度の
オーダーで取り込まれることがわかっている。また、続
いてＷＳｉx 膜を結晶化して低抵抗にするための熱処理
が行われるが、この熱処理中における前記ＦのＷＳｉx
やＳｉ中での拡散速度は非常に速いが、酸化Ｓｉ膜中で
の拡散速度は遅いことも確認されている。
ない弗素（Ｆ）原子が約1016atoms cm-3程度の高濃度の
オーダーで取り込まれることがわかっている。また、続
いてＷＳｉx 膜を結晶化して低抵抗にするための熱処理
が行われるが、この熱処理中における前記ＦのＷＳｉx
やＳｉ中での拡散速度は非常に速いが、酸化Ｓｉ膜中で
の拡散速度は遅いことも確認されている。
【０００７】そのため、上記従来のＷポリサイドの形成
方法をＭＯＳＦＥＴのゲート電極の形成にそのまま応用
した場合には、ゲート電極下のゲート酸化膜中に多量の
Ｆ原子が残留することになる。そして、ゲート酸化膜中
に多量に取り込まれた上記のＦは、Ｓｉとの結合力が強
いために、ゲート酸化膜を構成している酸化ＳｉのＳｉ
と酸素（Ｏ）の結合を切断してＳｉと結合し、余ったＯ
がゲート酸化膜に接するポリＳｉやＳｉ基板と結合して
新たに酸化Ｓｉを生成する。その結果、ゲート酸化膜厚
が増加するという問題を生じていた。更にまた、ゲート
酸化膜中のＦは電気的特性にも悪影響を及ぼすことが知
られている。
方法をＭＯＳＦＥＴのゲート電極の形成にそのまま応用
した場合には、ゲート電極下のゲート酸化膜中に多量の
Ｆ原子が残留することになる。そして、ゲート酸化膜中
に多量に取り込まれた上記のＦは、Ｓｉとの結合力が強
いために、ゲート酸化膜を構成している酸化ＳｉのＳｉ
と酸素（Ｏ）の結合を切断してＳｉと結合し、余ったＯ
がゲート酸化膜に接するポリＳｉやＳｉ基板と結合して
新たに酸化Ｓｉを生成する。その結果、ゲート酸化膜厚
が増加するという問題を生じていた。更にまた、ゲート
酸化膜中のＦは電気的特性にも悪影響を及ぼすことが知
られている。
【０００８】なお、図５は上記ゲート酸化膜厚の増加の
作用を示すモデル図で、(a) はＦの拡散を示す図、(b)
はゲート酸化膜膜厚の増加の状態を示す図である。図５
の(a) に示すように、Ｐｏｌｙ−ＳｉからＦが拡散して
来る前のゲート酸化膜即ちＯｘｉｄｅ中には酸化Ｓｉを
構成しているＯが多量に存在するが、図５(b) に示すよ
うにＦがＯｘｉｄｅ中に拡散してくると、酸化Ｓｉを構
成しているＯの一部がＦで置換され、余ったＯがＯｘｉ
ｄｅ即ちゲート酸化膜に接するＳｉ−ｓｕｂ即ちＳｉ基
板及びゲート電極下層のＰｏｌｙ−Ｓｉを酸化し、鎖線
ｇ1−ｇ2 の厚さであったゲート酸化膜を実線Ｇ1 −Ｇ
2 の厚さに増加させる。
作用を示すモデル図で、(a) はＦの拡散を示す図、(b)
はゲート酸化膜膜厚の増加の状態を示す図である。図５
の(a) に示すように、Ｐｏｌｙ−ＳｉからＦが拡散して
来る前のゲート酸化膜即ちＯｘｉｄｅ中には酸化Ｓｉを
構成しているＯが多量に存在するが、図５(b) に示すよ
うにＦがＯｘｉｄｅ中に拡散してくると、酸化Ｓｉを構
成しているＯの一部がＦで置換され、余ったＯがＯｘｉ
ｄｅ即ちゲート酸化膜に接するＳｉ−ｓｕｂ即ちＳｉ基
板及びゲート電極下層のＰｏｌｙ−Ｓｉを酸化し、鎖線
ｇ1−ｇ2 の厚さであったゲート酸化膜を実線Ｇ1 −Ｇ
2 の厚さに増加させる。
【０００９】また、図６は、上記作用におけるＯとＦの
置換反応を示す図で、(a) は反応前、(b) は反応後を示
す。(a) に示すようにＳｉと結合しているＯのところに
拡散してきたＦは、(b) に示すようにＯと置換してＯを
共有していた片方のＳｉと結合し、他方のＳｉにはダン
グリングボンドＤが形成される。このようにして余った
Ｏが図５(b) に示すようにＯｘｉｄｅの膜厚を増加させ
る。
置換反応を示す図で、(a) は反応前、(b) は反応後を示
す。(a) に示すようにＳｉと結合しているＯのところに
拡散してきたＦは、(b) に示すようにＯと置換してＯを
共有していた片方のＳｉと結合し、他方のＳｉにはダン
グリングボンドＤが形成される。このようにして余った
Ｏが図５(b) に示すようにＯｘｉｄｅの膜厚を増加させ
る。
【００１０】また別に、ポリサイドゲートを有するｐチ
ャネルＭＯＳＦＥＴにおいて、金属シリサイド膜下のＳ
ｉ膜に、ｎ型を用いた場合には、チャネルが埋込み型に
なってショートチャネル効果に弱くなり、またｐ型を用
いた場合には、チャネルが表面型になって駆動能力が小
さくなるという問題があり、この点も改善が望まれてい
る。
ャネルＭＯＳＦＥＴにおいて、金属シリサイド膜下のＳ
ｉ膜に、ｎ型を用いた場合には、チャネルが埋込み型に
なってショートチャネル効果に弱くなり、またｐ型を用
いた場合には、チャネルが表面型になって駆動能力が小
さくなるという問題があり、この点も改善が望まれてい
る。
【００１１】
【発明が解決しようとする課題】本発明に係る半導体装
置の製造方法は、上記問題点に鑑み、ポリサイドゲート
の形成に際してゲート酸化膜中に取り込まれるハロゲン
元素例えばＦの量を大幅に減少させ、ゲート酸化膜厚の
増加やゲート酸化膜中に存在するＦに起因する特性の劣
化を防止して、信頼性の高いＭＯＳＦＥＴを提供するこ
とを目的とする。また本発明に係る半導体装置は上記目
的に加えて、ポリサイドゲートを有するｐチャネル型Ｍ
ＯＳＦＥＴのショートチャネル効果に対する耐性及び駆
動能力を共に向上せしめることを目的とする。
置の製造方法は、上記問題点に鑑み、ポリサイドゲート
の形成に際してゲート酸化膜中に取り込まれるハロゲン
元素例えばＦの量を大幅に減少させ、ゲート酸化膜厚の
増加やゲート酸化膜中に存在するＦに起因する特性の劣
化を防止して、信頼性の高いＭＯＳＦＥＴを提供するこ
とを目的とする。また本発明に係る半導体装置は上記目
的に加えて、ポリサイドゲートを有するｐチャネル型Ｍ
ＯＳＦＥＴのショートチャネル効果に対する耐性及び駆
動能力を共に向上せしめることを目的とする。
【００１２】
【課題を解決するための手段】上記課題の解決は、Ｓｉ
基板(11)の表面に熱酸化手段を用いて酸化Ｓｉ膜(12)を
形成する工程、該酸化Ｓｉ膜(12)上に化学気相成長手段
を用いてドープドアモルファスＳｉ膜(13)（燐ドープド
アモルファスＳｉの場合、燐濃度は望ましくは５×1020
cm-3以下）を形成する工程、第１の熱処理により該ドー
プドアモルファスＳｉ膜(13)を結晶化する工程、該結晶
化されたドープドＳｉ膜(113) 上に金属のハロゲン化合
物を含む成長ガスを用い化学気相成長手段により該金属
のシリサイド膜(14)を形成する工程、第２の熱処理によ
り該金属シリサイド膜(14)を結晶化する工程、を含む本
発明による第１の半導体装置の製造方法、若しくは、Ｓ
ｉ基板(11)の表面に熱酸化手段を用いて酸化Ｓｉ膜(12)
を形成する工程、次いで該酸化Ｓｉ膜(12)上に化学気相
成長手段を用いて１層目のＳｉ膜(23)を形成する工程、
次いで第１の熱処理により該１層目のＳｉ膜(23)を結晶
化する工程、次いで該結晶化された１層目のＳｉ膜(12
3) 上に化学気相成長手段を用いて２層目のＳｉ膜(17)
を形成する工程、次いで該２層目のＳｉ膜(17)上に金属
のハロゲン化合物を含む成長ガスを用い化学気相成長手
段により該金属のシリサイド膜(14)を形成する工程、次
いで第２の熱処理により該金属シリサイド膜(14)を結晶
化する工程を有し、望ましくは、前記１層目のシリコン
膜(23)の化学気相成長が、550〜 570℃の温度でモノシ
ランまたはジシランを熱分解することによってなされ、
前記第１の熱処理が 600℃以上の温度でなされ、前記２
層目のＳｉ膜(17)の形成が、 600℃以上の温度でモノシ
ランを熱分解する化学気相成長手段によりＳｉを堆積す
ることによってなされるか、若しくは、 550℃以下の温
度でモノシランまたはジシランを熱分解する化学気相成
長手段によってシリコン膜を堆積し、次いで該シリコン
膜を 600℃以上の温度で熱処理することによってなされ
る本発明による第２の半導体装置の製造方法、若しく
は、ゲート酸化膜上に前記第１或いは第２の方法で形成
されるポリサイドからなるゲート電極を有するｐチャネ
ル型の半導体装置であって、該ポリサイドゲート電極(1
5)を構成する金属シリサイド膜(14)下のＳｉ膜(113)
が、不純物として燐及び硼素を含み、該燐の濃度が該ゲ
ート酸化膜(12)近傍領域で最も高く、該ゲート酸化膜(1
2)から離れるに従って順次低くなるか、或いは、該硼素
の濃度が該ゲート酸化膜(12)近傍領域で最も低く、該ゲ
ート酸化膜(12)から離れるに従って順次高くなるか、或
いは、該燐と硼素の濃度比が、該ゲート酸化膜(12)の近
傍領域で最も大きく、該ゲート酸化膜(12)から離れるに
従って順次小さくなる本発明による半導体装置によって
達成される。
基板(11)の表面に熱酸化手段を用いて酸化Ｓｉ膜(12)を
形成する工程、該酸化Ｓｉ膜(12)上に化学気相成長手段
を用いてドープドアモルファスＳｉ膜(13)（燐ドープド
アモルファスＳｉの場合、燐濃度は望ましくは５×1020
cm-3以下）を形成する工程、第１の熱処理により該ドー
プドアモルファスＳｉ膜(13)を結晶化する工程、該結晶
化されたドープドＳｉ膜(113) 上に金属のハロゲン化合
物を含む成長ガスを用い化学気相成長手段により該金属
のシリサイド膜(14)を形成する工程、第２の熱処理によ
り該金属シリサイド膜(14)を結晶化する工程、を含む本
発明による第１の半導体装置の製造方法、若しくは、Ｓ
ｉ基板(11)の表面に熱酸化手段を用いて酸化Ｓｉ膜(12)
を形成する工程、次いで該酸化Ｓｉ膜(12)上に化学気相
成長手段を用いて１層目のＳｉ膜(23)を形成する工程、
次いで第１の熱処理により該１層目のＳｉ膜(23)を結晶
化する工程、次いで該結晶化された１層目のＳｉ膜(12
3) 上に化学気相成長手段を用いて２層目のＳｉ膜(17)
を形成する工程、次いで該２層目のＳｉ膜(17)上に金属
のハロゲン化合物を含む成長ガスを用い化学気相成長手
段により該金属のシリサイド膜(14)を形成する工程、次
いで第２の熱処理により該金属シリサイド膜(14)を結晶
化する工程を有し、望ましくは、前記１層目のシリコン
膜(23)の化学気相成長が、550〜 570℃の温度でモノシ
ランまたはジシランを熱分解することによってなされ、
前記第１の熱処理が 600℃以上の温度でなされ、前記２
層目のＳｉ膜(17)の形成が、 600℃以上の温度でモノシ
ランを熱分解する化学気相成長手段によりＳｉを堆積す
ることによってなされるか、若しくは、 550℃以下の温
度でモノシランまたはジシランを熱分解する化学気相成
長手段によってシリコン膜を堆積し、次いで該シリコン
膜を 600℃以上の温度で熱処理することによってなされ
る本発明による第２の半導体装置の製造方法、若しく
は、ゲート酸化膜上に前記第１或いは第２の方法で形成
されるポリサイドからなるゲート電極を有するｐチャネ
ル型の半導体装置であって、該ポリサイドゲート電極(1
5)を構成する金属シリサイド膜(14)下のＳｉ膜(113)
が、不純物として燐及び硼素を含み、該燐の濃度が該ゲ
ート酸化膜(12)近傍領域で最も高く、該ゲート酸化膜(1
2)から離れるに従って順次低くなるか、或いは、該硼素
の濃度が該ゲート酸化膜(12)近傍領域で最も低く、該ゲ
ート酸化膜(12)から離れるに従って順次高くなるか、或
いは、該燐と硼素の濃度比が、該ゲート酸化膜(12)の近
傍領域で最も大きく、該ゲート酸化膜(12)から離れるに
従って順次小さくなる本発明による半導体装置によって
達成される。
【００１３】
【作用】本発明の請求項１〜２に記載されている製造方
法においては、ポリサイドを構成する金属シリサイド膜
下のＳｉ膜を、不純物の例えば燐を含んだＳｉの成長ガ
スを用いたＣＶＤ手段により、不純物である例えば燐が
望ましくは５×1020cm-3以下の濃度で均一にドープされ
たドープドアモルファスＳｉ膜として形成する。アモル
ファスＳｉの方がポリＳｉよりも、熱処理により成長す
るＳｉ結晶の粒径は大きくなる性質があり、更にまた、
Ｓｉ膜に電導性を付与するためのアモルファスＳｉ膜へ
の例えば前記燐等の不純物の導入が、イオン注入や拡散
によらず成長時にドープドされることによって均一にな
されるので、熱処理時に不純物の偏析が生じ難く、前記
熱処理によって結晶化されるＳｉの粒径はより一層拡大
する。そのため、Ｓｉ膜の上面から下面に達する結晶粒
界の数は大幅に減少するので、上記Ｓｉ膜の結晶粒界を
介して金属シリサイド膜からゲート酸化膜へ向かって拡
散するハロゲン元素（例えばＦ）の量は減少し、該金属
シリサイド膜成長時に該膜中に含まれるハロゲン元素
（例えばＦ）に起因するゲート酸化膜厚の増大は抑制さ
れる。
法においては、ポリサイドを構成する金属シリサイド膜
下のＳｉ膜を、不純物の例えば燐を含んだＳｉの成長ガ
スを用いたＣＶＤ手段により、不純物である例えば燐が
望ましくは５×1020cm-3以下の濃度で均一にドープされ
たドープドアモルファスＳｉ膜として形成する。アモル
ファスＳｉの方がポリＳｉよりも、熱処理により成長す
るＳｉ結晶の粒径は大きくなる性質があり、更にまた、
Ｓｉ膜に電導性を付与するためのアモルファスＳｉ膜へ
の例えば前記燐等の不純物の導入が、イオン注入や拡散
によらず成長時にドープドされることによって均一にな
されるので、熱処理時に不純物の偏析が生じ難く、前記
熱処理によって結晶化されるＳｉの粒径はより一層拡大
する。そのため、Ｓｉ膜の上面から下面に達する結晶粒
界の数は大幅に減少するので、上記Ｓｉ膜の結晶粒界を
介して金属シリサイド膜からゲート酸化膜へ向かって拡
散するハロゲン元素（例えばＦ）の量は減少し、該金属
シリサイド膜成長時に該膜中に含まれるハロゲン元素
（例えばＦ）に起因するゲート酸化膜厚の増大は抑制さ
れる。
【００１４】また、請求項３〜６に記載されている方法
においては、ポリサイド構造例えばＷポリサイド構造
の、例えばゲート電極を構成するＷシリサイド膜下のポ
リＳｉ膜を２層構造にすることにより、ポリＳｉ膜中に
１層目のＳｉ膜と２層目のＳｉ膜の界面に沿って横一線
の結晶粒界を形成させ、結晶化熱処理に際してＷシリサ
イド膜中からゲート酸化膜に向かって拡散してくる高濃
度のハロゲン元素（例えばＦ）を上記結晶粒界に偏析さ
せて捕捉し、これによってゲート酸化膜内に到達するハ
ロゲン元素（例えばＦ）の量を大幅に減少させて、該ハ
ロゲン元素（例えばＦ）に起因するゲート酸化膜厚の増
加を防止する。
においては、ポリサイド構造例えばＷポリサイド構造
の、例えばゲート電極を構成するＷシリサイド膜下のポ
リＳｉ膜を２層構造にすることにより、ポリＳｉ膜中に
１層目のＳｉ膜と２層目のＳｉ膜の界面に沿って横一線
の結晶粒界を形成させ、結晶化熱処理に際してＷシリサ
イド膜中からゲート酸化膜に向かって拡散してくる高濃
度のハロゲン元素（例えばＦ）を上記結晶粒界に偏析さ
せて捕捉し、これによってゲート酸化膜内に到達するハ
ロゲン元素（例えばＦ）の量を大幅に減少させて、該ハ
ロゲン元素（例えばＦ）に起因するゲート酸化膜厚の増
加を防止する。
【００１５】また、本発明の請求項７〜９に記載されて
いる半導体装置は、原理説明図である図１の(a) に示す
ように、上記請求項１〜７に記載された方法により形成
されるポリサイドゲート電極（Ｇ）を有するｐチャネル
型の半導体装置（ＭＯＳＦＥＴ）において、金属シリサ
イド膜４下のＳｉ膜３にｎ型不純物の燐（Ｐ）とｐ型不
純物の硼素（Ｂ）とを同程度のトータル不純物濃度に含
有せしめ、且つＰ濃度とＢ濃度に逆の濃度勾配を付け、
ＰとＢの相対濃度をゲート酸化膜２の近傍でＰが高く、
金属シリサイド膜４の近傍でＢが高く形成する。なお、
図中の、１はｎ型Ｓｉ基板、5A、5Bは第１、第２のソー
ス／ドレイン（Ｓ／Ｄ）領域を示す。
いる半導体装置は、原理説明図である図１の(a) に示す
ように、上記請求項１〜７に記載された方法により形成
されるポリサイドゲート電極（Ｇ）を有するｐチャネル
型の半導体装置（ＭＯＳＦＥＴ）において、金属シリサ
イド膜４下のＳｉ膜３にｎ型不純物の燐（Ｐ）とｐ型不
純物の硼素（Ｂ）とを同程度のトータル不純物濃度に含
有せしめ、且つＰ濃度とＢ濃度に逆の濃度勾配を付け、
ＰとＢの相対濃度をゲート酸化膜２の近傍でＰが高く、
金属シリサイド膜４の近傍でＢが高く形成する。なお、
図中の、１はｎ型Ｓｉ基板、5A、5Bは第１、第２のソー
ス／ドレイン（Ｓ／Ｄ）領域を示す。
【００１６】このようにすると、Ｖth近傍（例えばＶＧ
＝０〜−１Ｖ付近）のサブスレッシュホールド領域での
ゲート電極（Ｇ）側が僅かに負になっている動作領域で
は、図１(b) に示すように、ゲート酸化膜２近傍の上記
Ｓｉ膜３中にホール（＋）が存在でき、そのため、基板
１面との仕事関数差が小さくなって、チャネル(ch)が基
板１表面にできるようになる。その結果、パンチスルー
耐圧の劣化が抑えられて、ショートチャネル効果に強く
なる。また、サチュレーション領域（例えばＶＧ＝−３
〜−５Ｖ付近）では、図１(c) に示すように、ゲート酸
化膜２近傍の前記Ｓｉ膜３中にホール（＋）は存在せ
ず、電子（−）が存在しており、そのため、基板１表面
との仕事関数の差が大きくなって、チャネル(ch)は埋め
込み型になる。その結果、電流駆動能力が大きくなる。
以上により請求項８〜9に記載された発明によれば、シ
ョートチャネル効果に強く、且つ電流駆動能力の大きい
ポリサイドゲート構造のｐチャネルＭＯＳＦＥＴが形成
できる。
＝０〜−１Ｖ付近）のサブスレッシュホールド領域での
ゲート電極（Ｇ）側が僅かに負になっている動作領域で
は、図１(b) に示すように、ゲート酸化膜２近傍の上記
Ｓｉ膜３中にホール（＋）が存在でき、そのため、基板
１面との仕事関数差が小さくなって、チャネル(ch)が基
板１表面にできるようになる。その結果、パンチスルー
耐圧の劣化が抑えられて、ショートチャネル効果に強く
なる。また、サチュレーション領域（例えばＶＧ＝−３
〜−５Ｖ付近）では、図１(c) に示すように、ゲート酸
化膜２近傍の前記Ｓｉ膜３中にホール（＋）は存在せ
ず、電子（−）が存在しており、そのため、基板１表面
との仕事関数の差が大きくなって、チャネル(ch)は埋め
込み型になる。その結果、電流駆動能力が大きくなる。
以上により請求項８〜9に記載された発明によれば、シ
ョートチャネル効果に強く、且つ電流駆動能力の大きい
ポリサイドゲート構造のｐチャネルＭＯＳＦＥＴが形成
できる。
【００１７】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図２は本発明の方法の一実施例の工程断面図、
図３は本発明の方法の他の実施例の工程断面図、図４は
本発明の半導体装置の一実施例に係る製造工程断面図で
ある。全図を通じ、同一対象物は同一符号で示す。
明する。図２は本発明の方法の一実施例の工程断面図、
図３は本発明の方法の他の実施例の工程断面図、図４は
本発明の半導体装置の一実施例に係る製造工程断面図で
ある。全図を通じ、同一対象物は同一符号で示す。
【００１８】本発明の請求項１〜２に記載された製造方
法の発明を、図２の工程断面図を参照し、実施例につい
て具体的に説明する。 図２(a) 参照 上記請求項１〜２に記載された製造方法により、例えば
Ｗポリサイドゲート電極を有するｎチャネル型ＭＯＳＦ
ＥＴを形成するに際しては、ｐ型Ｓｉ基板11上に通常通
り熱酸化手段により厚さ 150Å程度のゲート酸化膜12を
形成した後、この基板上に、例えばＳｉＨ4 とフォスフ
ィン（ＰＨ3 ）との混合ガスを成長ガスに用いるＣＶＤ
手段により、燐（Ｐ）のドープされた厚さ1500Å程度の
ドープドアモルファスＳｉ膜13を堆積形成する。このＰ
ドープドアモルファスＳｉ膜13のＰ濃度は１〜５×1020
cm-3の範囲が望ましい。それは、Ｐ濃度１×1020cm-3未
満ではＳｉ膜が部分的に空乏化される恐れがあること、
及び５×1020cm-3以上では過剰濃度のためＰの粒界析出
が促進される恐れが生ずることによる。
法の発明を、図２の工程断面図を参照し、実施例につい
て具体的に説明する。 図２(a) 参照 上記請求項１〜２に記載された製造方法により、例えば
Ｗポリサイドゲート電極を有するｎチャネル型ＭＯＳＦ
ＥＴを形成するに際しては、ｐ型Ｓｉ基板11上に通常通
り熱酸化手段により厚さ 150Å程度のゲート酸化膜12を
形成した後、この基板上に、例えばＳｉＨ4 とフォスフ
ィン（ＰＨ3 ）との混合ガスを成長ガスに用いるＣＶＤ
手段により、燐（Ｐ）のドープされた厚さ1500Å程度の
ドープドアモルファスＳｉ膜13を堆積形成する。このＰ
ドープドアモルファスＳｉ膜13のＰ濃度は１〜５×1020
cm-3の範囲が望ましい。それは、Ｐ濃度１×1020cm-3未
満ではＳｉ膜が部分的に空乏化される恐れがあること、
及び５×1020cm-3以上では過剰濃度のためＰの粒界析出
が促進される恐れが生ずることによる。
【００１９】ＰドープドアモルファスＳｉ膜13のＣＶＤ
条件は、例えば次の通りである。 成長ガス SiH4 50 cc/min PH3 （フォスフィン） 1 cc/min 成長ガス圧 0.2 torr 成長温度 500 ℃ 図２(b) 参照 次いで、600 ℃程度の温度で熱処理を行う。この熱処理
により上記アモルファスＳｉ膜13は結晶化され通常のポ
リＳｉよりも大きな結晶粒を有するＰドープド結晶化Ｓ
ｉ膜113 となる。
条件は、例えば次の通りである。 成長ガス SiH4 50 cc/min PH3 （フォスフィン） 1 cc/min 成長ガス圧 0.2 torr 成長温度 500 ℃ 図２(b) 参照 次いで、600 ℃程度の温度で熱処理を行う。この熱処理
により上記アモルファスＳｉ膜13は結晶化され通常のポ
リＳｉよりも大きな結晶粒を有するＰドープド結晶化Ｓ
ｉ膜113 となる。
【００２０】図２(c) 参照 次いで、上記結晶化Ｓｉ膜113 の表面を弗酸(HF)液で洗
浄した後、この結晶化Ｓｉ膜113 上にＣＶＤ法を用い例
えば厚さ1500Å程度のＷＳｉx 膜14を堆積形成する。Ｗ
Ｓｉx 膜14のＣＶＤ条件は、例えば次の通りである。
浄した後、この結晶化Ｓｉ膜113 上にＣＶＤ法を用い例
えば厚さ1500Å程度のＷＳｉx 膜14を堆積形成する。Ｗ
Ｓｉx 膜14のＣＶＤ条件は、例えば次の通りである。
【００２１】 成長ガス SiH4 1000 cc/min WF6 8 cc/min He 360 cc/min 成長ガス圧 0.2 torr 成長温度 500 ℃ なお、上記成長ガスを用いて気相成長させたＷＳｉx 膜
14中にはSiH4とWF6 との反応により生成したF が多量に
含まれる。
14中にはSiH4とWF6 との反応により生成したF が多量に
含まれる。
【００２２】図２(d) 参照 次いで、エッチングガスに例えば塩素(Cl)と酸素(O2)と
の混合ガスを用いる通常のフォトリソグラフィー手段に
より、上記結晶化Ｓｉ膜113 とＷＳｉx 膜14との積層膜
をパターニングし、Ｗポリサイドゲート電極15を形成す
る。
の混合ガスを用いる通常のフォトリソグラフィー手段に
より、上記結晶化Ｓｉ膜113 とＷＳｉx 膜14との積層膜
をパターニングし、Ｗポリサイドゲート電極15を形成す
る。
【００２３】図２(e) 参照 次いで、通常通り上記ゲート電極15をマスクにし基板11
面に砒素(As)を高濃度にイオン注入し、例えば 800 〜
900 ℃程度の熱処理を行って、前記注入Asを活性化して
ｎ+ 型ソース領域16S 、ｎ+ 型ドレイン領域16D を形成
すると同時に、Ｗポリサイドゲート電極15を構成するＷ
Ｓｉx 膜14を結晶化し低抵抗化して、Ｗポリサイドゲー
ト電極15を有するｎチャネルＭＯＳＦＥＴが完成する。
面に砒素(As)を高濃度にイオン注入し、例えば 800 〜
900 ℃程度の熱処理を行って、前記注入Asを活性化して
ｎ+ 型ソース領域16S 、ｎ+ 型ドレイン領域16D を形成
すると同時に、Ｗポリサイドゲート電極15を構成するＷ
Ｓｉx 膜14を結晶化し低抵抗化して、Ｗポリサイドゲー
ト電極15を有するｎチャネルＭＯＳＦＥＴが完成する。
【００２４】この実施例において、上記工程を完了した
時点において、ゲート酸化膜12の初期の厚さに対する膜
厚の増加12´は３〜５Åの範囲に抑えられた。この値
は、従来、ポリサイドゲート電極の形成にポリＳｉ膜を
用いていて発生していた10Å程度のゲート酸化膜の膜厚
増加に対して大幅に改善された値である。
時点において、ゲート酸化膜12の初期の厚さに対する膜
厚の増加12´は３〜５Åの範囲に抑えられた。この値
は、従来、ポリサイドゲート電極の形成にポリＳｉ膜を
用いていて発生していた10Å程度のゲート酸化膜の膜厚
増加に対して大幅に改善された値である。
【００２５】なお、上記方法において、ＷＳｉx 膜14の
結晶化はソース／ドレイン領域16S、16D の活性化と別
に行ってもよい。また上記方法は、アモルファスＳｉの
ドーパントに、ｐ型のドーパントである硼素（Ｂ）を用
いても、上記同様の効果を生ずる。また、上記ＷＳｉx
以外の、F を含む成長ガスを用いて化学気相成長する金
属シリサイドをポリサイドゲート電極に用いる際にも、
上記同様の効果を生ずる。
結晶化はソース／ドレイン領域16S、16D の活性化と別
に行ってもよい。また上記方法は、アモルファスＳｉの
ドーパントに、ｐ型のドーパントである硼素（Ｂ）を用
いても、上記同様の効果を生ずる。また、上記ＷＳｉx
以外の、F を含む成長ガスを用いて化学気相成長する金
属シリサイドをポリサイドゲート電極に用いる際にも、
上記同様の効果を生ずる。
【００２６】次に本発明の請求項３〜６に記載された製
造方法の発明を、図３の工程断面図を参照し、実施例に
ついて具体的に説明する。 図３(a) 参照 上記請求項３〜６に記載された製造方法により、例えば
Ｗポリサイドゲート電極を有するｎチャネル型ＭＯＳＦ
ＥＴを形成するに際しては、ｐ型Ｓｉ基板11上に通常通
り熱酸化手段により例えば厚さ 100Å程度のゲート酸化
膜12を形成した後、この基板上に、ＳｉＨ4 またはジシ
ラン（ＳｉＨ6 ）を 550〜570 ℃で熱分解させるＣＶＤ
手段により、１層目のＳｉ膜として例えば厚さ 500Å程
度のアモルファスＳｉ膜23を堆積形成する。上記条件で
堆積されるアモルファスＳｉ膜23は成長初期のみポリＳ
ｉ23´になる。
造方法の発明を、図３の工程断面図を参照し、実施例に
ついて具体的に説明する。 図３(a) 参照 上記請求項３〜６に記載された製造方法により、例えば
Ｗポリサイドゲート電極を有するｎチャネル型ＭＯＳＦ
ＥＴを形成するに際しては、ｐ型Ｓｉ基板11上に通常通
り熱酸化手段により例えば厚さ 100Å程度のゲート酸化
膜12を形成した後、この基板上に、ＳｉＨ4 またはジシ
ラン（ＳｉＨ6 ）を 550〜570 ℃で熱分解させるＣＶＤ
手段により、１層目のＳｉ膜として例えば厚さ 500Å程
度のアモルファスＳｉ膜23を堆積形成する。上記条件で
堆積されるアモルファスＳｉ膜23は成長初期のみポリＳ
ｉ23´になる。
【００２７】図３(b) 参照 次いで、上記試料を、窒素雰囲気中において 600℃以上
の温度例えば 650℃で30分程度熱処理し、上記アモルフ
ァスＳｉ膜23を結晶化させて、通常のポリＳｉよりも結
晶粒径の大きい結晶化Ｓｉ膜123 とする。
の温度例えば 650℃で30分程度熱処理し、上記アモルフ
ァスＳｉ膜23を結晶化させて、通常のポリＳｉよりも結
晶粒径の大きい結晶化Ｓｉ膜123 とする。
【００２８】図３(c) 参照 次いで、 600℃以上例えば 625℃でＳｉＨ4 を熱分解さ
せるＣＶＤ手段により前記結晶化Ｓｉ膜123 上に、厚さ
500Å程度の２層目Ｓｉ膜を堆積形成する。かかる熱分
解温度で堆積された２層目のＳｉ膜は通常のポリＳｉ膜
17となり、１層目の前記結晶化Ｓｉ膜123 とこの２層目
のポリＳｉ膜17との界面には、横一線の高密度な結晶粒
界18が形成される。
せるＣＶＤ手段により前記結晶化Ｓｉ膜123 上に、厚さ
500Å程度の２層目Ｓｉ膜を堆積形成する。かかる熱分
解温度で堆積された２層目のＳｉ膜は通常のポリＳｉ膜
17となり、１層目の前記結晶化Ｓｉ膜123 とこの２層目
のポリＳｉ膜17との界面には、横一線の高密度な結晶粒
界18が形成される。
【００２９】なお、２層目のＳｉ膜は、ＳｉＨ4 または
ＳｉＨ6 を 550℃以下の温度で熱分解する方法によりア
モルファスＳｉとして堆積させ、これを 600℃以上の温
度で熱処理することによってポリＳｉ膜として形成して
もよい。
ＳｉＨ6 を 550℃以下の温度で熱分解する方法によりア
モルファスＳｉとして堆積させ、これを 600℃以上の温
度で熱処理することによってポリＳｉ膜として形成して
もよい。
【００３０】図３(d) 参照 次いで、例えばＷＦ6 とＳｉＨ4 とを10sccm対100sccm
の割合で流し、625 ℃の温度で熱分解を行うＣＶＤ手段
により、前記ポリＳｉ膜17上に厚さ1000Å程度のＷＳｉ
x 膜14を堆積形成する。なお、このＷＳｉx 膜14中に
は、上記熱分解により生成したＦが多量に含まれる。
の割合で流し、625 ℃の温度で熱分解を行うＣＶＤ手段
により、前記ポリＳｉ膜17上に厚さ1000Å程度のＷＳｉ
x 膜14を堆積形成する。なお、このＷＳｉx 膜14中に
は、上記熱分解により生成したＦが多量に含まれる。
【００３１】図３(e) 参照 次いで、通常の方法により、上記ＷＳｉx 膜14上に厚さ
100Å程度のＣＶＤ酸化Ｓｉ(CVD-SiO2)膜19を形成し、
次いで窒素中で 850〜900 ℃、30分程度のアニール熱処
理を行う。この熱処理によりＷＳｉx 膜14は結晶化され
たＷＳｉx 膜114 となり低抵抗化される。
100Å程度のＣＶＤ酸化Ｓｉ(CVD-SiO2)膜19を形成し、
次いで窒素中で 850〜900 ℃、30分程度のアニール熱処
理を行う。この熱処理によりＷＳｉx 膜14は結晶化され
たＷＳｉx 膜114 となり低抵抗化される。
【００３２】なお、この熱処理に際して、ＷＳｉx 膜14
中に多量に含まれていた前記Ｆは２層目のＳｉ膜即ちポ
リＳｉ膜17中に拡散して行くが、その多くが、１層目の
Ｓｉ膜即ち結晶化Ｓｉ膜123 との界面に形成されている
前記横一線の高密度な結晶粒界18中に偏析補足されるの
で、１層目の結晶化Ｓｉ膜123 中を拡散してゲート酸化
膜12に到達するＦの量は大幅に減少し、前記Ｆに起因す
るゲート酸化膜厚の増加は著しく抑制される。
中に多量に含まれていた前記Ｆは２層目のＳｉ膜即ちポ
リＳｉ膜17中に拡散して行くが、その多くが、１層目の
Ｓｉ膜即ち結晶化Ｓｉ膜123 との界面に形成されている
前記横一線の高密度な結晶粒界18中に偏析補足されるの
で、１層目の結晶化Ｓｉ膜123 中を拡散してゲート酸化
膜12に到達するＦの量は大幅に減少し、前記Ｆに起因す
るゲート酸化膜厚の増加は著しく抑制される。
【００３３】図３(f) 参照 次いで、前記実施例と同様の方法により上記結晶化Ｓｉ
膜123 とポリＳｉ膜17と結晶化されたＷＳｉx 膜114 と
の積層膜をゲート電極形状にパターニングし、形成され
た上記積層膜からなるＷポリサイドゲート電極15をマス
クにし、通常通りAsをイオン注入してｎ+ 型ソース領域
16S 及びｎ+ 型ドレイン領域16D を形成し、Ｗポリサイ
ドゲートを有するｎチャネル型ＭＯＳＦＥＴが完成す
る。
膜123 とポリＳｉ膜17と結晶化されたＷＳｉx 膜114 と
の積層膜をゲート電極形状にパターニングし、形成され
た上記積層膜からなるＷポリサイドゲート電極15をマス
クにし、通常通りAsをイオン注入してｎ+ 型ソース領域
16S 及びｎ+ 型ドレイン領域16D を形成し、Ｗポリサイ
ドゲートを有するｎチャネル型ＭＯＳＦＥＴが完成す
る。
【００３４】次に本発明の請求項７〜９に記載された半
導体装置の発明を、一実施例について、図４の製造工程
断面図に示す製造方法を参照して具体的に説明する。 図４(a) 参照 前に図１を参照して説明した作用を有する上記本発明の
ｐチャネル型ＭＯＳＦＥＴを形成するに際しては、ｎ型
Ｓｉ基板11の表面に通常の熱酸化手段により例えば厚さ
150Å程度のゲート酸化膜12を形成した後、その基板上
にＣＶＤ手段により例えばＰが１〜５×1020cm-3程度に
ドープされた厚さ1000Å程度のＰドープドアモルファス
Ｓｉ膜を堆積形成し、次いで前記実施例同様に 600℃程
度の温度で熱処理を行い、前記Ｐドープドアモルファス
Ｓｉ膜を結晶粒の大きなＰドープド結晶化Ｓｉ膜113 と
する。なお、ＰドープドアモルファスＳｉ膜のＣＶＤ条
件は、図２を参照して示した実施例と同様である。この
ようにＣＶＤ手段により形成したＰドープドアモルファ
スＳｉ膜を結晶化して得られるＰドープド結晶化Ｓｉ膜
113 内には、図中に○で略示するようにＰは均一な濃度
に分布している。
導体装置の発明を、一実施例について、図４の製造工程
断面図に示す製造方法を参照して具体的に説明する。 図４(a) 参照 前に図１を参照して説明した作用を有する上記本発明の
ｐチャネル型ＭＯＳＦＥＴを形成するに際しては、ｎ型
Ｓｉ基板11の表面に通常の熱酸化手段により例えば厚さ
150Å程度のゲート酸化膜12を形成した後、その基板上
にＣＶＤ手段により例えばＰが１〜５×1020cm-3程度に
ドープされた厚さ1000Å程度のＰドープドアモルファス
Ｓｉ膜を堆積形成し、次いで前記実施例同様に 600℃程
度の温度で熱処理を行い、前記Ｐドープドアモルファス
Ｓｉ膜を結晶粒の大きなＰドープド結晶化Ｓｉ膜113 と
する。なお、ＰドープドアモルファスＳｉ膜のＣＶＤ条
件は、図２を参照して示した実施例と同様である。この
ようにＣＶＤ手段により形成したＰドープドアモルファ
スＳｉ膜を結晶化して得られるＰドープド結晶化Ｓｉ膜
113 内には、図中に○で略示するようにＰは均一な濃度
に分布している。
【００３５】図４(b) 参照 次いで、上記Ｐドープド結晶化Ｓｉ膜113 の表面を弗酸
(HF)液で洗浄した後、この結晶化Ｓｉ膜113 上にＣＶＤ
法を用い例えば厚さ1500Å程度のＷＳｉx 膜14を堆積形
成する。ＷＳｉx のＣＶＤ条件は、図２を参照して示し
た実施例と同様である。従って、ＷＳｉx 膜14中には，
前記実施例同様に熱分解反応で生成した多量のＦが含ま
れる。
(HF)液で洗浄した後、この結晶化Ｓｉ膜113 上にＣＶＤ
法を用い例えば厚さ1500Å程度のＷＳｉx 膜14を堆積形
成する。ＷＳｉx のＣＶＤ条件は、図２を参照して示し
た実施例と同様である。従って、ＷＳｉx 膜14中には，
前記実施例同様に熱分解反応で生成した多量のＦが含ま
れる。
【００３６】図４(c) 参照 次いで、 (Cl＋O2) ガスによるドライエッチング手段を
含むフォトリソグラフィー手段により上記結晶化Ｓｉ膜
113 とＷＳｉx 膜14との積層膜をパターニングし、Ｗポ
リサイドゲート電極15を形成する。
含むフォトリソグラフィー手段により上記結晶化Ｓｉ膜
113 とＷＳｉx 膜14との積層膜をパターニングし、Ｗポ
リサイドゲート電極15を形成する。
【００３７】図４(d) 参照 次いで前記Ｗポリサイドゲート電極15をマスクにしＳｉ
基板11面にソース・ドレイン形成用のＢをイオン注入す
る。この際、加速エネルギーは、ゲート電極15のＰドー
プド結晶化Ｓｉ膜113 の中心付近がＲｐとなるように選
ばれ、Ｐドープド結晶化Ｓｉ膜113 内にもＢ（△印）が
注入される。また、ドーズ量は、Ｐドープド結晶化Ｓｉ
膜113 内のＢのトータル濃度とＰのトータル濃度とがほ
ぼ同程度、望ましくは、ＢとＰとの濃度比が（ 0.7：１
〜１：0.7 ）の範囲にあるように選ばれる。120A及び12
0Bはソース・ドレイン用Ｂ注入領域を示す。
基板11面にソース・ドレイン形成用のＢをイオン注入す
る。この際、加速エネルギーは、ゲート電極15のＰドー
プド結晶化Ｓｉ膜113 の中心付近がＲｐとなるように選
ばれ、Ｐドープド結晶化Ｓｉ膜113 内にもＢ（△印）が
注入される。また、ドーズ量は、Ｐドープド結晶化Ｓｉ
膜113 内のＢのトータル濃度とＰのトータル濃度とがほ
ぼ同程度、望ましくは、ＢとＰとの濃度比が（ 0.7：１
〜１：0.7 ）の範囲にあるように選ばれる。120A及び12
0Bはソース・ドレイン用Ｂ注入領域を示す。
【００３８】図４(e) 参照 次いで、 900℃程度の温度で30分程度熱処理を行い、前
記ソース・ドレイン用Ｂ注入領域内のＢを活性化してｐ
+ 型ソース領域20S 及びｐ+ 型ドレイン領域20D を形成
し、本発明に係るポリサイドゲート構造のｐチャネルＭ
ＯＳＦＥＴが完成する。
記ソース・ドレイン用Ｂ注入領域内のＢを活性化してｐ
+ 型ソース領域20S 及びｐ+ 型ドレイン領域20D を形成
し、本発明に係るポリサイドゲート構造のｐチャネルＭ
ＯＳＦＥＴが完成する。
【００３９】なお、上記方法において、ソース・ドレイ
ン形成の熱処理によりＷＳｉx 膜14は低抵抗の結晶化Ｗ
Ｓｉx 膜114 となり、その際、ＷＳｉx 膜中に含まれる
Ｆがゲート酸化膜11に向かって拡散するのが下層のＳｉ
膜が結晶化Ｓｉ膜であるために抑制され、ゲート酸化膜
11の膜厚の増加が防止されるのは前記実施例で説明した
通りである。
ン形成の熱処理によりＷＳｉx 膜14は低抵抗の結晶化Ｗ
Ｓｉx 膜114 となり、その際、ＷＳｉx 膜中に含まれる
Ｆがゲート酸化膜11に向かって拡散するのが下層のＳｉ
膜が結晶化Ｓｉ膜であるために抑制され、ゲート酸化膜
11の膜厚の増加が防止されるのは前記実施例で説明した
通りである。
【００４０】その他に、この実施例の方法の特徴は、上
記熱処理によって、結晶化Ｓｉ膜113 内に含まれるＰと
Ｂの分布が変わることである。熱処理を行った際、金属
シリサイドはＰを排出する傾向があり、またＢを吸収し
ようとする傾向があることが知られている。そのため
に、上記熱処理によって結晶化Ｓｉ膜113 内に含まれる
Ｐはゲート酸化膜12側に押しやられ、Ｂは結晶化ＷＳｉ
x 膜114 内に向かって吸い上げられて、ポリサイドゲー
ト電極を構成する前記結晶化Ｓｉ膜113 内のＢ濃度は、
はゲート酸化膜11近傍で低くＷＳｉx 膜114 の近傍で高
い分布となり、またＰ濃度はゲート酸化膜11近傍で高く
ＷＳｉx 膜114 の近傍で低い分布となる。
記熱処理によって、結晶化Ｓｉ膜113 内に含まれるＰと
Ｂの分布が変わることである。熱処理を行った際、金属
シリサイドはＰを排出する傾向があり、またＢを吸収し
ようとする傾向があることが知られている。そのため
に、上記熱処理によって結晶化Ｓｉ膜113 内に含まれる
Ｐはゲート酸化膜12側に押しやられ、Ｂは結晶化ＷＳｉ
x 膜114 内に向かって吸い上げられて、ポリサイドゲー
ト電極を構成する前記結晶化Ｓｉ膜113 内のＢ濃度は、
はゲート酸化膜11近傍で低くＷＳｉx 膜114 の近傍で高
い分布となり、またＰ濃度はゲート酸化膜11近傍で高く
ＷＳｉx 膜114 の近傍で低い分布となる。
【００４１】従って、上記方法で形成されるポリサイド
ゲート構造のｐチャネルＭＯＳＦＥＴにおいては、前記
実施例同様のゲート酸化膜厚増加を防止する効果のほか
に、前に図１を参照して説明した作用によりショートチ
ャネル効果に強く、且つ大きな電流駆動能力が得られる
という効果を生ずる。
ゲート構造のｐチャネルＭＯＳＦＥＴにおいては、前記
実施例同様のゲート酸化膜厚増加を防止する効果のほか
に、前に図１を参照して説明した作用によりショートチ
ャネル効果に強く、且つ大きな電流駆動能力が得られる
という効果を生ずる。
【００４２】
【発明の効果】以上説明のように本発明に係る半導体装
置の製造方法によれば、ポリサイドゲート構造のＭＯＳ
ＦＥＴを製造する際におけるゲート酸化膜の膜厚の増加
が大幅に減少でき、閾値の大幅な変動が防止される。ま
た本発明の半導体装置に係るｐチャネル型ＭＯＳＦＥＴ
においては、上記効果の他に更にショートチャネル効果
に対する耐性を高め且つ駆動能力を向上させる効果を生
ずる。従って本発明は、高集積化されるＬＳＩ等の性能
及び信頼性の向上に寄与するところが大きい。
置の製造方法によれば、ポリサイドゲート構造のＭＯＳ
ＦＥＴを製造する際におけるゲート酸化膜の膜厚の増加
が大幅に減少でき、閾値の大幅な変動が防止される。ま
た本発明の半導体装置に係るｐチャネル型ＭＯＳＦＥＴ
においては、上記効果の他に更にショートチャネル効果
に対する耐性を高め且つ駆動能力を向上させる効果を生
ずる。従って本発明は、高集積化されるＬＳＩ等の性能
及び信頼性の向上に寄与するところが大きい。
【図１】 本発明に係る半導体装置の原理説明図
【図２】 本発明の方法の一実施例の工程断面図
【図３】 本発明の方法の他の実施例の工程断面図
【図４】 本発明の半導体装置の一実施例に係る製造工
程断面図
程断面図
【図５】 ゲート酸化膜厚の増加の作用を示すモデル図
【図６】 ＯとＦの置換反応を示す図
１ ｎ型Ｓｉ基板 ２ ゲート酸化膜 ３ Ｓｉ膜 ４ 金属シリサイド膜 5A 第１のＳ／Ｄ領域 5B 第２のＳ／Ｄ領域 11 ｐ型Ｓｉ基板 12 ゲート酸化膜 13 ＰドープドアモルファスＳｉ膜 14 ＷＳｉx 膜 15 Ｗポリサイドゲート電極 16S ｎ+ 型ソース領域 16D ｎ+ 型ドレイン領域 17 ２層目のポリＳｉ膜 18 横一線の高密度な結晶粒界 19 CVD-SiO2膜 20S ｐ+ 型ソース領域 20D ｐ+ 型ドレイン領域 21 ｎ型Ｓｉ基板 Ｐ 燐 Ｂ 硼素 Ｇ ポリサイドゲート Ch チャネル
Claims (9)
- 【請求項１】 シリコン基板(11)の表面に酸化シリコン
膜(12)を形成する工程、該酸化シリコン膜(12)上に化学
気相成長手段を用いてドープドアモルファスシリコン膜
(13)を形成する工程、第１の熱処理により該ドープドア
モルファスシリコン膜(13)を結晶化する工程、該結晶化
されたドープドシリコン膜(113) 上に金属のハロゲン化
合物を含む成長ガスを用い化学気相成長手段により該金
属のシリサイド膜(14)を形成する工程、第２の熱処理に
より該金属シリサイド膜(14)を結晶化する工程、を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ドープドアモルファスシリコン(13)
が燐ドープのアモルファスシリコンであり、且つ燐濃度
が５×1020cm-3以下であることを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 シリコン基板(11)の表面に酸化シリコン
膜(12)を形成する工程、次いで該酸化シリコン膜(12)上
に化学気相成長手段を用いて１層目のシリコン膜(23)を
形成する工程、次いで第１の熱処理により該１層目のシ
リコン膜(23)を結晶化する工程、次いで該結晶化された
１層目のシリコン膜(123)上に化学気相成長手段を用い
て２層目のシリコン膜(17)を形成する工程、次いで該２
層目のシリコン膜(17)上に金属のハロゲン化合物を含む
成長ガスを用い化学気相成長手段により該金属のシリサ
イド膜(14)を形成する工程、次いで第２の熱処理により
該金属シリサイド膜(14)を結晶化する工程を有すること
を特徴とする半導体装置の製造方法。 - 【請求項４】 前記１層目のシリコン膜(23)の化学気相
成長が、 550〜 570℃の温度でモノシランまたはジシラ
ンを熱分解することによってなされ、前記第１の熱処理
が、 600℃以上の温度でなされることを特徴とする請求
項２記載の半導体装置の製造方法。 - 【請求項５】 前記２層目のシリコン膜(17)の形成が、
600℃以上の温度でモノシランを熱分解する化学気相成
長手段によりシリコンを堆積することによってなされる
ことを特徴とする請求項３または４記載の半導体装置の
製造方法。 - 【請求項６】 前記２層目のシリコン膜(17)の形成が、
550℃以下の温度でモノシランまたはジシランを熱分解
する化学気相成長手段によってシリコン膜を堆積し、次
いで該シリコン膜を 600℃以上の温度で熱処理すること
によってなされることを特徴とする請求項３または４記
載の半導体装置の製造方法。 - 【請求項７】 ゲート酸化膜(12)上にポリサイドからな
るゲート電極(15)を有するｐチャネル型の半導体装置で
あって、該ポリサイドゲート電極(15)を構成する金属シ
リサイド膜(14)下のシリコン膜(113) が、不純物として
燐及び硼素を含み、該燐の濃度が該ゲート酸化膜(12)近
傍領域で最も高く、該ゲート酸化膜(12)から離れるに従
って順次低くなることを特徴とする半導体装置。 - 【請求項８】 ゲート酸化膜(12)上にポリサイドからな
るゲート電極(15)を有するｐチャネル型の半導体装置で
あって、該ポリサイドゲート電極(15)を構成する金属シ
リサイド膜(14)下のシリコン膜(113) が、不純物として
燐及び硼素を含み、該硼素の濃度が該ゲート酸化膜(12)
近傍領域で最も低く、該ゲート酸化膜(12)から離れるに
従って順次高くなることを特徴とする半導体装置。 - 【請求項９】 ゲート酸化膜(12)上にポリサイドからな
るゲート電極(15)を有するｐチャネル型の半導体装置で
あって、該ポリサイドゲート電極(15)を構成する金属シ
リサイド膜(14)下のシリコン膜(113) が、不純物として
燐及び硼素を含み、該燐と硼素の濃度比が、該ゲート酸
化膜(12)の近傍領域で最も大きく、該ゲート酸化膜(12)
から離れるに従って順次小さくなることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22152593A JPH0778981A (ja) | 1993-09-07 | 1993-09-07 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22152593A JPH0778981A (ja) | 1993-09-07 | 1993-09-07 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778981A true JPH0778981A (ja) | 1995-03-20 |
Family
ID=16768084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22152593A Pending JPH0778981A (ja) | 1993-09-07 | 1993-09-07 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778981A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285485B2 (en) * | 2005-03-15 | 2007-10-23 | Hynix Semiconductor Inc. | Method for forming a gate in a semiconductor, which prevents gate leaning caused by thermal processing |
| JP2011014689A (ja) * | 2009-07-01 | 2011-01-20 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-09-07 JP JP22152593A patent/JPH0778981A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285485B2 (en) * | 2005-03-15 | 2007-10-23 | Hynix Semiconductor Inc. | Method for forming a gate in a semiconductor, which prevents gate leaning caused by thermal processing |
| JP2011014689A (ja) * | 2009-07-01 | 2011-01-20 | Panasonic Corp | 半導体装置及びその製造方法 |
| US8836039B2 (en) | 2009-07-01 | 2014-09-16 | Panasonic Corporation | Semiconductor device including high-k/metal gate electrode |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990615 |