JP2001015612A5 - - Google Patents

Claims (20)

1. （ａ）．半導体基板の表面に第１絶縁膜を形成する工程と、
   （ｂ）．前記第１絶縁膜上に第２絶縁膜を形成する工程と、
   （ｃ）．前記半導体基板上に、相対的に厚い絶縁膜を形成する第１の領域を覆い、前記第１の領域以外の領域であって相対的に薄い絶縁膜を形成する第２の領域が露出されるマスキングパターンを形成する工程と、
   （ｄ）．前記マスキングパターンをマスクとして、前記第２の領域の第２絶縁膜および第１絶縁膜を順次除去する工程と、
   （ｅ）．前記マスキングパターンを除去した後、前記半導体基板に対し、前記第２絶縁膜を第１絶縁膜の削れを抑制する膜として洗浄処理を施すことにより、前記第２絶縁膜を除去する工程と、
   （ｆ）．前記半導体基板上に第３絶縁膜を形成することにより、前記第１の領域に相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
2. 請求項１記載の半導体集積回路装置の製造方法において、前記（ａ）工程の前記第１絶縁膜の形成の後または前記（ｆ）工程の前記第３絶縁膜の形成の後に、熱窒化処理を施すことを特徴とする半導体集積回路装置の製造方法。
3. 請求項１記載の半導体集積回路装置の製造方法において、前記（ａ）工程の前記第１絶縁膜の形成の後または前記（ｆ）工程の前記第３絶縁膜の形成の後に、プラズマ窒化処理またはラジカル窒化処理を施すことを特徴とする半導体集積回路装置の製造方法。
4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記（ｅ）工程における前記第２絶縁膜のエッチング速度が前記第１絶縁膜のエッチング速度よりも大きいことを特徴とする半導体集積回路装置の製造方法。
5. 請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記（ｅ）工程における前記第１絶縁膜の膜厚の減少量が１ｎｍよりも小さいことを特徴とする半導体集積回路装置の製造方法。
6. （ａ）．第１活性領域および第２活性領域を有する半導体基板の表面に第１絶縁膜を形成する工程と、
   （ｂ）．前記第１絶縁膜上に第２絶縁膜を形成する工程と、
   （ｃ）．前記第２活性領域の第２絶縁膜および第１絶縁膜を順次除去する工程と、
   （ｄ）．前記（ｃ）工程の後、前記半導体基板に対し、洗浄処理を施す工程と、
   （ｅ）．前記（ｄ）工程の後、半導体基板上に第３絶縁膜を形成することにより、前記第１活性領域に相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２の活性領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程とを有し、
   前記（ｄ）工程における洗浄処理において、前記第２絶縁膜のエッチング速度が前記第１絶縁膜のエッチング速度よりも大きく、前記第２活性領域の第２絶縁膜が除去されることを特徴とする半導体集積回路装置の製造方法。
7. 請求項６記載の半導体集積回路装置の製造方法において、前記（ｄ）工程における前記第１絶縁膜の膜厚の減少量が１ｎｍよりも小さいことを特徴とする半導体集積回路装置の製造方法。
8. 請求項５または７に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜の膜厚の減少量が０．２〜０．４ｎｍであることを特徴とする半導体集積回路装置の製造方法。
9. 請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は、化学的気相成長法によって形成されることを特徴とする半導体集積回路装置の製造方法。
10. 請求項１〜９のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は熱酸化法によって形成され、前記第２絶縁膜は、化学的気相成長法によって形成されることを特徴とする半導体集積回路装置の製造方法。
11. 請求項１〜１０のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
12. 請求項１〜１１のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第３絶縁膜は、前記第１絶縁膜よりも誘電率の高い材料からなることを特徴とする半導体集積回路装置の製造方法。
13. （ａ）．第１活性領域および第２活性領域を有する半導体基板の表面に第１絶縁膜を形成する工程と、
    （ｂ）．前記第１絶縁膜上に保護膜を形成する工程と、
    （ｃ）．前記第２活性領域の保護膜および第１絶縁膜を順次除去する工程と、
    （ｄ）．前記（ｃ）工程の後、前記半導体基板に対し、洗浄処理を施す工程と、
    （ｅ）．前記（ｄ）工程の後、前記半導体基板上に第２絶縁膜を形成することにより、前記第１活性領域に相対的に厚い第１の膜厚の絶縁膜を形成し、前記第２活性領域に相対的に薄い第２の膜厚の絶縁膜を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
14. 請求項１３記載の半導体集積回路装置の製造方法において、前記（ｄ）工程における洗浄処理において、前記保護膜のエッチング速度が前記第１絶縁膜のエッチング速度よりも大きく、前記第２活性領域の第２絶縁膜が除去されることを特徴とする半導体集積回路装置の製造方法。
15. 請求項１３または１４記載の半導体集積回路装置の製造方法において、前記（ｄ）工程における前記第１絶縁膜の膜厚の減少量が１ｎｍよりも小さいことを特徴とする半導体集積回路装置の製造方法。
16. 請求項１５記載の半導体集積回路装置の製造方法において、前記第１絶縁膜の膜厚の減少量が０．２〜０．４ｎｍであることを特徴とする半導体集積回路装置の製造方法。
17. 請求項１３〜１６のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は、化学的気相成長法によって形成されることを特徴とする半導体集積回路装置の製造方法。
18. 請求項１３〜１７のいずれか１項に記載の半導体集積回路装置の製造方法において、前記洗浄処理工程において、前記保護膜は前記第１絶縁膜の削れを抑制する膜として作用することを特徴とする半導体集積回路装置の製造方法。
19. 請求項１３〜１８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記保護膜は、化学的気相成長法によって形成されることを特徴とする半導体集積回路装置の製造方法。
20. 請求項１〜１９のいずれか１項に記載の半導体集積回路装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜は、ＭＩＳＦＥＴのゲート絶縁膜として作用することを特徴とする半導体集積回路装置の製造方法。