JPH09181316A - 逆側壁を用いた陥没チャネルｍｏｓｆｅｔの製造方法 - Google Patents
逆側壁を用いた陥没チャネルｍｏｓｆｅｔの製造方法Info
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- Y10S148/082—Ion implantation FETs/COMs
Abstract
(57)【要約】
【課題】ギガＤＲＡＭ級以上の記憶素子や速い動作周波
数を有する回路に応用するための短いゲート及び薄いソ
ース／ドレーン接合の形成が容易である逆側壁を用いた
陥没チャネル（ＩＳＲＣ）ＭＯＳＦＥＴの製造方法を提
供する。 【解決手段】本発明による製造方法は、マスク酸化膜１
２の中央部をチャネルとソース／ドレーンの接合用の部
分だけについて食刻してシリコン基板１０を露出させる
工程；露出部分のシリコン基板上に蒸着の窒化膜１３の
側壁部分だけを残した後、チャネル部分に陥没した状態
の酸化膜１４を設ける工程；窒化膜１３を食刻してから
イオン注入で薄い接合のソース／ドレーン用のドーピン
グ層を設ける工程；窒化膜を再蒸着して側壁窒化膜１
３′を形成するとともに酸化膜１４を食刻した後、チャ
ネル部分にゲート酸化膜１５を設ける工程；多結晶シリ
コンゲート１６を形成する工程；マスク酸化膜を食刻し
てから厚い接合のソース層／ドレーン層を設けるための
イオン注入を行う工程を含む。
数を有する回路に応用するための短いゲート及び薄いソ
ース／ドレーン接合の形成が容易である逆側壁を用いた
陥没チャネル（ＩＳＲＣ）ＭＯＳＦＥＴの製造方法を提
供する。 【解決手段】本発明による製造方法は、マスク酸化膜１
２の中央部をチャネルとソース／ドレーンの接合用の部
分だけについて食刻してシリコン基板１０を露出させる
工程；露出部分のシリコン基板上に蒸着の窒化膜１３の
側壁部分だけを残した後、チャネル部分に陥没した状態
の酸化膜１４を設ける工程；窒化膜１３を食刻してから
イオン注入で薄い接合のソース／ドレーン用のドーピン
グ層を設ける工程；窒化膜を再蒸着して側壁窒化膜１
３′を形成するとともに酸化膜１４を食刻した後、チャ
ネル部分にゲート酸化膜１５を設ける工程；多結晶シリ
コンゲート１６を形成する工程；マスク酸化膜を食刻し
てから厚い接合のソース層／ドレーン層を設けるための
イオン注入を行う工程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、逆側壁を用いた陥
没チャネル（Inverted-Sidewall Recessed-Channel; 以
下、ＩＳＲＣという）ＭＯＳＦＥＴ(Matal-Oxide-Semic
onductor Field Effect Transistor) の製造方法に関
し、より詳細には、半導体記憶装置や高速トランジスタ
として用いられるようにしたＩＳＲＣ ＭＯＳＦＥＴの
製造方法に関する。
没チャネル（Inverted-Sidewall Recessed-Channel; 以
下、ＩＳＲＣという）ＭＯＳＦＥＴ(Matal-Oxide-Semic
onductor Field Effect Transistor) の製造方法に関
し、より詳細には、半導体記憶装置や高速トランジスタ
として用いられるようにしたＩＳＲＣ ＭＯＳＦＥＴの
製造方法に関する。
【０００２】
【従来の技術】半導体素子の製造技術が急速に発展する
につれ、大容量の記憶素子や高速で動作するための素子
などが開発されている。
につれ、大容量の記憶素子や高速で動作するための素子
などが開発されている。
【０００３】現在、０．１μｍ級のゲート長さを有する
ＭＯＳＦＥＴ素子などが既存の構造であるＬＤＤ(Light
ly Doped Drain) を用いて作られている。
ＭＯＳＦＥＴ素子などが既存の構造であるＬＤＤ(Light
ly Doped Drain) を用いて作られている。
【０００４】ＬＤＤ構造のＭＯＳＦＥＴは、図３に示す
ように、シリコン基板１上の左右に形成してある素子分
離酸化膜２と、これら両素子分離酸化膜２の内側に各々
Ｎ+ドーピングして形成されたドレーン層５及びソース
層６と、これらドレーン層５とソース層６との間を架け
うように形成されているゲート酸化膜３と、ゲート酸化
膜３上に形成されている多結晶シリコンゲート４と、ゲ
ート酸化膜３と多結晶シリコンゲート４を取り囲んでい
る側壁酸化膜８と、ドレーン層５とソース層６の下部に
形成されたＰ- ドーピングのシリコン層７とからなる素
子である。このようなＬＤＤ構造のＭＯＳＦＥＴの製造
工程を図４に基づいて順に説明すると以下の通りであ
る。
ように、シリコン基板１上の左右に形成してある素子分
離酸化膜２と、これら両素子分離酸化膜２の内側に各々
Ｎ+ドーピングして形成されたドレーン層５及びソース
層６と、これらドレーン層５とソース層６との間を架け
うように形成されているゲート酸化膜３と、ゲート酸化
膜３上に形成されている多結晶シリコンゲート４と、ゲ
ート酸化膜３と多結晶シリコンゲート４を取り囲んでい
る側壁酸化膜８と、ドレーン層５とソース層６の下部に
形成されたＰ- ドーピングのシリコン層７とからなる素
子である。このようなＬＤＤ構造のＭＯＳＦＥＴの製造
工程を図４に基づいて順に説明すると以下の通りであ
る。
【０００５】図４（ａ）は、シリコン基板１上に素子間
の独立のためにＬＯＣＯＳ工程により素子分離酸化膜２
を形成したことを示す。
の独立のためにＬＯＣＯＳ工程により素子分離酸化膜２
を形成したことを示す。
【０００６】図４（ｂ）は、しきい値電圧調節、パンチ
スル現象の防止及びチャネルのドーピングのためのイオ
ン注入をして、ドーピング層を形成したことを示す。
スル現象の防止及びチャネルのドーピングのためのイオ
ン注入をして、ドーピング層を形成したことを示す。
【０００７】図４（ｃ）は、ゲート酸化膜３の形成のた
めの酸化工程を行ってから多結晶シリコンを蒸着して多
結晶シリコンゲート４を形成する過程を示す。
めの酸化工程を行ってから多結晶シリコンを蒸着して多
結晶シリコンゲート４を形成する過程を示す。
【０００８】０．１μｍ級の素子は、ゲート酸化膜３が
４０Å程度の厚さを持つべきであるので、蒸着した多結
晶シリコン上にパターン形成のためのリソグラフィー工
程を行った後、高い選択比の乾式食刻工程を行なうこと
により多結晶シリコンゲート４を形成する。このよう
に、０．１μｍ級のゲート長さを作るためには、電子ビ
ーム、Ｘ線リソグラフィー、ホトレジストアッシュング
(photoresiat ashing)等のような方法を用いることにな
る。そして乾式食刻工程には、多結晶シリコンを食刻す
る際に薄い酸化膜を食刻してはいけないので高い選択比
を要するという問題がある。
４０Å程度の厚さを持つべきであるので、蒸着した多結
晶シリコン上にパターン形成のためのリソグラフィー工
程を行った後、高い選択比の乾式食刻工程を行なうこと
により多結晶シリコンゲート４を形成する。このよう
に、０．１μｍ級のゲート長さを作るためには、電子ビ
ーム、Ｘ線リソグラフィー、ホトレジストアッシュング
(photoresiat ashing)等のような方法を用いることにな
る。そして乾式食刻工程には、多結晶シリコンを食刻す
る際に薄い酸化膜を食刻してはいけないので高い選択比
を要するという問題がある。
【０００９】図４（ｄ）は、薄いソース／ドレーン接合
を作ると共に高い電流レベルを得るために、低いエネル
ギー及び高いドーズでイオン注入を行ってｎ型及びｐ型
のドーピング層が設けられたことを示す。
を作ると共に高い電流レベルを得るために、低いエネル
ギー及び高いドーズでイオン注入を行ってｎ型及びｐ型
のドーピング層が設けられたことを示す。
【００１０】図４（ｅ）は、上記（ｄ）の過程で側壁酸
化膜８を形成した後、更に厚いソース／ドレーン接合の
ためのイオン注入を行ったことを示す。
化膜８を形成した後、更に厚いソース／ドレーン接合の
ためのイオン注入を行ったことを示す。
【００１１】全のイオン注入工程が終わると、熱処理過
程を経て既注入のイオンを活性化させる。次いで、金属
配線のために絶縁体をシリコン基板１に蒸着してからソ
ースとドレーン領域に孔を形成した後、金属蒸着及びリ
ソグラフィー作業、金属食刻工程により配線を作る（図
示せず）。そして、低温の熱処理工程により金属とソー
ス及びドレーンとの間の抵抗接触を形成することにな
る。
程を経て既注入のイオンを活性化させる。次いで、金属
配線のために絶縁体をシリコン基板１に蒸着してからソ
ースとドレーン領域に孔を形成した後、金属蒸着及びリ
ソグラフィー作業、金属食刻工程により配線を作る（図
示せず）。そして、低温の熱処理工程により金属とソー
ス及びドレーンとの間の抵抗接触を形成することにな
る。
【００１２】ところで、上記のようなＬＤＤ構造のＭＯ
ＳＦＥＴは、チャネルとソース／ドレーン領域の接合容
量が大きいため素子の動作速度が低くなり、またチャネ
ルとソース／ドレーンとのドーピングの状態（パター
ン）が横に均一なので、短い素子から発生するパンチス
ル現象をもたらすという問題点がある。また一般的な構
造のＭＯＳＦＥＴ素子を製作するについて、短いゲート
の形成と薄いソース／ドレーン接合を形成する過程が難
しい。さらにホットキャリヤの生成によって素子の信頼
性が低下するという問題点もある。
ＳＦＥＴは、チャネルとソース／ドレーン領域の接合容
量が大きいため素子の動作速度が低くなり、またチャネ
ルとソース／ドレーンとのドーピングの状態（パター
ン）が横に均一なので、短い素子から発生するパンチス
ル現象をもたらすという問題点がある。また一般的な構
造のＭＯＳＦＥＴ素子を製作するについて、短いゲート
の形成と薄いソース／ドレーン接合を形成する過程が難
しい。さらにホットキャリヤの生成によって素子の信頼
性が低下するという問題点もある。
【００１３】
【発明が解決しようとする課題】したがって本発明の目
的は、上述の従来技術の問題点を解決すること、即ち、
ギガＤＲＡＭ級以上の記憶素子や速い動作周波数を有す
る回路に応用するための短いゲート及び薄いソース／ド
レーン接合の形成が容易であるＩＳＲＣ ＭＯＳＦＥＴ
の製造方法を提供することにある。
的は、上述の従来技術の問題点を解決すること、即ち、
ギガＤＲＡＭ級以上の記憶素子や速い動作周波数を有す
る回路に応用するための短いゲート及び薄いソース／ド
レーン接合の形成が容易であるＩＳＲＣ ＭＯＳＦＥＴ
の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、側壁窒化膜を利用してチャネルとソー
ス／ドレーンを選択的にドーピングし、またチャネル領
域を選択的に陥没させて相対的に薄い接合のソース及び
ドレーンを形成することにより、ＩＳＲＣ ＭＯＳＦＥ
Ｔを製造する。
めに、本発明は、側壁窒化膜を利用してチャネルとソー
ス／ドレーンを選択的にドーピングし、またチャネル領
域を選択的に陥没させて相対的に薄い接合のソース及び
ドレーンを形成することにより、ＩＳＲＣ ＭＯＳＦＥ
Ｔを製造する。
【００１５】本発明では、先ず、シリコン基板上に選択
酸化(LOCOS;Looal Oxidation of Silicon)工程により素
子分離酸化膜を形成する。そして、シリコン基板の全領
域にチャネル形成のためのマスク酸化膜を形成してか
ら、そのマスク酸化膜の中央部を食刻することにより、
チャネルとソース／ドレーンの薄い接合の形成のための
部分だけについてシリコン基板を露出させる。次いで、
前記の露出工程を経たシリコン基板の上に窒化膜を蒸着
してから乾式食刻工程により窒化膜の側壁部分だけが残
るようにした後、チャネル部分の酸化工程を行ってチャ
ネル部分が陥没した状態の酸化膜を形成する。それか
ら、この窒化膜を湿式食刻した後、薄い接合のソース／
ドレーン形成のためにイオン注入をして陥没状態の酸化
膜の両側にドーピング層を形成する。それから更に、上
記マスク酸化膜の食刻部分について前記のドーピングま
での工程で形成の部分の上に窒化膜を再蒸着してから乾
式食刻工程によって側壁窒化膜を形成し、陥没状態の酸
化膜を乾式食刻する。次いで、しきい値電圧の調節とパ
ンチスル現象の防止のためのイオン注入を行なった後、
チャネル部分にゲート酸化膜を形成する。その上に多結
晶シリコンを蒸着してからリソグラフィ工程及び乾式食
刻工程により多結晶シリコンゲートを形成する。そし
て、上記マスク酸化膜を食刻してから厚い接合のソース
／ドレーンを形成するためのイオン注入を行なう。以上
の工程により本発明におけるＩＳＲＣ ＭＯＳＦＥＴが
製造される。
酸化(LOCOS;Looal Oxidation of Silicon)工程により素
子分離酸化膜を形成する。そして、シリコン基板の全領
域にチャネル形成のためのマスク酸化膜を形成してか
ら、そのマスク酸化膜の中央部を食刻することにより、
チャネルとソース／ドレーンの薄い接合の形成のための
部分だけについてシリコン基板を露出させる。次いで、
前記の露出工程を経たシリコン基板の上に窒化膜を蒸着
してから乾式食刻工程により窒化膜の側壁部分だけが残
るようにした後、チャネル部分の酸化工程を行ってチャ
ネル部分が陥没した状態の酸化膜を形成する。それか
ら、この窒化膜を湿式食刻した後、薄い接合のソース／
ドレーン形成のためにイオン注入をして陥没状態の酸化
膜の両側にドーピング層を形成する。それから更に、上
記マスク酸化膜の食刻部分について前記のドーピングま
での工程で形成の部分の上に窒化膜を再蒸着してから乾
式食刻工程によって側壁窒化膜を形成し、陥没状態の酸
化膜を乾式食刻する。次いで、しきい値電圧の調節とパ
ンチスル現象の防止のためのイオン注入を行なった後、
チャネル部分にゲート酸化膜を形成する。その上に多結
晶シリコンを蒸着してからリソグラフィ工程及び乾式食
刻工程により多結晶シリコンゲートを形成する。そし
て、上記マスク酸化膜を食刻してから厚い接合のソース
／ドレーンを形成するためのイオン注入を行なう。以上
の工程により本発明におけるＩＳＲＣ ＭＯＳＦＥＴが
製造される。
【００１６】
【作用】このような本発明による製造方法は、シリコン
基板の上に窒化膜の側壁形成を通じてゲートを作ること
により現在のリソグラフィー工程の限界を克服して０．
１μｍ以下のチャネル長さを有する素子を製造できるよ
うになり、またチャネルとソース／ドレーン領域とを各
々形成することにより接合容量を減少させて素子の動作
速度を増加させることができ、さらにチャネルとソース
／ドレーンとのドーピング状態を横に不均一にしてパン
チスル現象を減少させることができ、しかもホットキャ
リアの生成を減少させて信頼性を向上させることができ
る。
基板の上に窒化膜の側壁形成を通じてゲートを作ること
により現在のリソグラフィー工程の限界を克服して０．
１μｍ以下のチャネル長さを有する素子を製造できるよ
うになり、またチャネルとソース／ドレーン領域とを各
々形成することにより接合容量を減少させて素子の動作
速度を増加させることができ、さらにチャネルとソース
／ドレーンとのドーピング状態を横に不均一にしてパン
チスル現象を減少させることができ、しかもホットキャ
リアの生成を減少させて信頼性を向上させることができ
る。
【００１７】
【発明の実施の形態】以下、実施形態に基づき本発明を
添付の図面を参照して詳しく説明する。図２は、本発明
の実施例によって製造されたＩＳＲＣ ＭＯＳＦＥＴの
拡大断面図である。この素子は、シリコン基板１０上の
左右に形成されている素子分離酸化膜１１と、左右の素
子分離酸化膜１１の内側に各々形成されているＮ+ ドー
ピングのドレーン層１７及びソース層１８と、これらド
レーン層１７とソース層１８の端部が向き合う空間部の
下側に形成されたＰ- ドーピングのシリコン層１９と、
このシリコン層１９の上でドレーン層１７とソース層１
８の間に架かるように形成されているゲート酸化膜１５
と、ドレーン層１７とソース層１８の向き合う端部上に
対向するように形成されている一対の側壁窒化膜１３′
と、ゲート酸化膜１５上で一対の側壁窒化膜１３′の間
に設けられている多結晶シリコンゲート１６からなる。
添付の図面を参照して詳しく説明する。図２は、本発明
の実施例によって製造されたＩＳＲＣ ＭＯＳＦＥＴの
拡大断面図である。この素子は、シリコン基板１０上の
左右に形成されている素子分離酸化膜１１と、左右の素
子分離酸化膜１１の内側に各々形成されているＮ+ ドー
ピングのドレーン層１７及びソース層１８と、これらド
レーン層１７とソース層１８の端部が向き合う空間部の
下側に形成されたＰ- ドーピングのシリコン層１９と、
このシリコン層１９の上でドレーン層１７とソース層１
８の間に架かるように形成されているゲート酸化膜１５
と、ドレーン層１７とソース層１８の向き合う端部上に
対向するように形成されている一対の側壁窒化膜１３′
と、ゲート酸化膜１５上で一対の側壁窒化膜１３′の間
に設けられている多結晶シリコンゲート１６からなる。
【００１８】図１（ａ）〜（ｅ）は、本発明の実施形態
におけるＩＳＲＣ ＭＯＳＦＥＴの製造工程の順序を示
している断面図である。
におけるＩＳＲＣ ＭＯＳＦＥＴの製造工程の順序を示
している断面図である。
【００１９】シリコン基板１０上に素子間の独立のため
にＬＯＣＯＳ工程により素子分離酸化膜１１を形成し、
それから全体の基板上にチャネル形成に必要なマスク酸
化膜１２を形成する。次いでリソグラフィー工程を行っ
てから、マスク酸化膜１２の中央部を食刻すると、図１
（ａ）のようにチャネルとソース／ドレーンの薄い接合
のための部分だけについてシリコン基板１０が露出する
ことになる。
にＬＯＣＯＳ工程により素子分離酸化膜１１を形成し、
それから全体の基板上にチャネル形成に必要なマスク酸
化膜１２を形成する。次いでリソグラフィー工程を行っ
てから、マスク酸化膜１２の中央部を食刻すると、図１
（ａ）のようにチャネルとソース／ドレーンの薄い接合
のための部分だけについてシリコン基板１０が露出する
ことになる。
【００２０】マスク酸化膜１２の間の空間部に窒化膜１
３を蒸着してから、乾式食刻工程によって窒化膜１３の
側壁部分だけが残るようにし、その後、チャネル部分に
酸化工程を行うと、図１（ｂ）のようにチャネル部分が
陥没された状態の酸化膜１４が形成される。
３を蒸着してから、乾式食刻工程によって窒化膜１３の
側壁部分だけが残るようにし、その後、チャネル部分に
酸化工程を行うと、図１（ｂ）のようにチャネル部分が
陥没された状態の酸化膜１４が形成される。
【００２１】次いで、窒化膜１３を湿式食刻してから、
薄い接合のソース／ドレーン形成のためのイオン注入工
程を行うと、酸化膜１４の両側に図１（ｃ）のようにｎ
型ドーピング層が形成される。
薄い接合のソース／ドレーン形成のためのイオン注入工
程を行うと、酸化膜１４の両側に図１（ｃ）のようにｎ
型ドーピング層が形成される。
【００２２】次いで図１（ｂ）に関する説明と同じ方法
で窒化膜を蒸着してから、乾式食刻工程によって窒化膜
１３′の側壁部分だけが残るようにし、さらに陥没状態
の酸化膜１４を乾式食刻してから、しきい値電圧調節と
パンチスルの防止のためのイオン注入を行う。この結
果、図１（ｄ）のように、Ｐ型ドーピング層が一対のｎ
型ドーピング層の間の下部に形成される。それからチャ
ネル部分にゲート酸化膜１５を形成する。
で窒化膜を蒸着してから、乾式食刻工程によって窒化膜
１３′の側壁部分だけが残るようにし、さらに陥没状態
の酸化膜１４を乾式食刻してから、しきい値電圧調節と
パンチスルの防止のためのイオン注入を行う。この結
果、図１（ｄ）のように、Ｐ型ドーピング層が一対のｎ
型ドーピング層の間の下部に形成される。それからチャ
ネル部分にゲート酸化膜１５を形成する。
【００２３】図１（ｄ）までの工程で形成された部分、
つまり窒化膜１３′やゲート酸化膜１５などの上に多結
晶シリコンを蒸着した後、リソグラフィー工程と多結晶
シリコンの乾式食刻工程を施行して図１（ｅ）のように
多結晶シリコンゲート１６を形成する。この際、多結晶
シリコンは、窒化膜１３′上に置かれるので、ゲートパ
ターン形成のための乾式食刻工程を特殊な工程条件無し
にも実行することができる。
つまり窒化膜１３′やゲート酸化膜１５などの上に多結
晶シリコンを蒸着した後、リソグラフィー工程と多結晶
シリコンの乾式食刻工程を施行して図１（ｅ）のように
多結晶シリコンゲート１６を形成する。この際、多結晶
シリコンは、窒化膜１３′上に置かれるので、ゲートパ
ターン形成のための乾式食刻工程を特殊な工程条件無し
にも実行することができる。
【００２４】次いで、マスク酸化膜１２を食刻してから
厚い接合のソース層／ドレーン層を形成のためのイオン
注入を行うと、図１（ｆ）のような断面のものになる。
それから、シリコン基板１０の全面に酸化膜を蒸着し、
接合孔を形成してから金属配線を形成する（図示せ
ず）。
厚い接合のソース層／ドレーン層を形成のためのイオン
注入を行うと、図１（ｆ）のような断面のものになる。
それから、シリコン基板１０の全面に酸化膜を蒸着し、
接合孔を形成してから金属配線を形成する（図示せ
ず）。
【００２５】上記の実施例と異なり、図１のＮ+ ドーピ
ングされたドレーン層１７とＮ+ ドーピングされたソー
ス層１８をＰ型ドーピングし、Ｐ- ドーピングされたシ
リコン層１９をＮ- ドーピングすることによりｐＭＯＳ
ＦＥＴを製作することも可能で、ｎＭＯＳＦＥＴとｐＭ
ＯＳＦＥＴとを同一シリコン基板１０上に製作しＩＳＲ
Ｃ ＣＭＯＳＦＥＴを製作することもできる。
ングされたドレーン層１７とＮ+ ドーピングされたソー
ス層１８をＰ型ドーピングし、Ｐ- ドーピングされたシ
リコン層１９をＮ- ドーピングすることによりｐＭＯＳ
ＦＥＴを製作することも可能で、ｎＭＯＳＦＥＴとｐＭ
ＯＳＦＥＴとを同一シリコン基板１０上に製作しＩＳＲ
Ｃ ＣＭＯＳＦＥＴを製作することもできる。
【００２６】
【発明の効果】上述のように本発明は、窒化膜の側壁形
成を通じてゲートが作られるので、現在のリソグラフィ
ー工程の限界を克服して０．１μｍ以下のチャネル長さ
を有する素子を製作することができるだけでなく、チャ
ネルの形成される部分が陥没して薄いソース／ドレーン
を容易に得ることができ、またチャネルとソース／ドレ
ーン領域が各々形成されるので、接合容量を減少させて
素子の動作速度を増加させることができる。さらにチャ
ネルとソース／ドレーンのドーピングのパターンが横に
不均一となるので、短い素子で発生しやすいパンチスル
現象を減少させることができ、しかもホットキャリヤの
生成を減少させて素子の信頼度を向上させることもでき
る。
成を通じてゲートが作られるので、現在のリソグラフィ
ー工程の限界を克服して０．１μｍ以下のチャネル長さ
を有する素子を製作することができるだけでなく、チャ
ネルの形成される部分が陥没して薄いソース／ドレーン
を容易に得ることができ、またチャネルとソース／ドレ
ーン領域が各々形成されるので、接合容量を減少させて
素子の動作速度を増加させることができる。さらにチャ
ネルとソース／ドレーンのドーピングのパターンが横に
不均一となるので、短い素子で発生しやすいパンチスル
現象を減少させることができ、しかもホットキャリヤの
生成を減少させて素子の信頼度を向上させることもでき
る。
【図１】本発明の実施形態によるＩＳＲＣ ＭＯＳＦＥ
Ｔの製造工程説明図。
Ｔの製造工程説明図。
【図２】本発明の実施例により製作されたＩＳＲＣ Ｍ
ＯＳＦＥＴの拡大断面図。
ＯＳＦＥＴの拡大断面図。
【図３】従来のＭＯＳＦＥＴの一例の拡大断面図。
【図４】従来のＭＯＳＦＥＴの製造工程説明図。
１０ シリコン基板 １１ 素子分離酸化膜 １２ マスク酸化膜 13,13′窒化膜 １４ 陥没状態の酸化膜 １５ ゲート酸化膜 １６ 多結晶シリコンゲート １７ Ｎ+ ドーピングされたドレーン層 １８ Ｎ+ ドーピングされたソース層 １９ Ｐ- ドーピングされたシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 全 国鎮 大韓民国ソウル特別市冠岳区新林洞山56の １ソウル 大学校工科大学電子工学科 (72)発明者 朴 炳国 大韓民国ソウル特別市冠岳区新林洞山56の １ソウル 大学校工科大学電子工学科 (72)発明者 柳 政▲ホ▼ 大韓民国ソウル特別市冠岳区新林洞山56の １ソウル 大学校工科大学電子工学科
Claims (4)
- 【請求項１】 シリコン基板上にＬＯＣＯＳ工程により
素子分離酸化膜を設けると共に、シリコン基板上の全領
域にチャネル形成のためのマスク酸化膜を形成した後、
前記マスク酸化膜の中央部を食刻してチャネルとソース
／ドレーンの薄い接合のための部分だけについてシリコ
ン基板を露出させる工程と；前記の露出された部分のシ
リコン基板上に窒化膜を蒸着してから乾式食刻工程によ
ってこの窒化膜の側壁部分だけが残るようにした後、チ
ャネル部分に酸化工程を行なってチャネル部分が陥没し
た状態の酸化膜を設ける工程と；前記窒化膜の側壁部分
を湿式食刻してから薄い接合のソース／ドレーン形成の
ためにイオン注入を行なって前記陥没状の酸化膜の両側
にドーピング層を設ける工程と；前記マスク酸化膜の食
刻部分について前記のドーピングまでの工程で形成の部
分の上に窒化膜を再蒸着してから乾式食刻工程によって
側壁窒化膜を形成すると共に、前記陥没状の酸化膜を乾
式食刻した後、しきい値電圧調節とパンチスルの防止の
ためにイオン注入を行なってチャネル部分にゲート酸化
膜を設ける工程と；前記までの工程で形成の部分の上に
多結晶シリコンを蒸着してからリソグラフィー工程と乾
式食刻工程とにより多結晶シリコンゲートを形成する工
程と；前記マスク酸化膜を食刻してから厚い接合のソー
ス層／ドレーン層を設けるためのイオン注入を行う工程
と；を含んでなる逆側壁を用いた陥没チャネルＭＯＳＦ
ＥＴの製造方法。 - 【請求項２】 前記薄い接合のためにイオン注入して設
けたソース／ドレーン層はＮ+ ドーピングし、前記しき
い値電圧調節とパンチスルの防止のためにイオン注入し
て設けたゲート酸化膜はＰ- ドーピングする請求項１に
記載の逆側壁を用いた陥没チャネルＭＯＳＦＥＴの製造
方法。 - 【請求項３】 前記薄い接合のためにイオン注入して設
けたソース／ドレーン層はＰ+ ドーピングし、前記しき
い値電圧調節とパンチスルの防止のためにイオン注入し
て設けたゲート酸化膜はＮ- ドーピングする請求項１に
記載の逆側壁を用いた陥没チャネルＭＯＳＦＥＴの製造
方法。 - 【請求項４】 前記両側の窒化膜の間の間隔を蒸着厚さ
と食刻とにより調節して薄いソース／ドレーン間の間隔
を決めるようにした請求項１〜請求項３の何れか１項に
記載の逆側壁を用いた陥没チャネルＭＯＳＦＥＴの製造
方法。
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|---|---|---|---|
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|---|---|---|---|
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| KR (1) | KR0175119B1 (ja) |
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|---|---|---|---|---|
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| US5998273A (en) * | 1999-01-25 | 1999-12-07 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions |
| US5998248A (en) * | 1999-01-25 | 1999-12-07 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region |
| US6022771A (en) * | 1999-01-25 | 2000-02-08 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions |
| US6025242A (en) * | 1999-01-25 | 2000-02-15 | International Business Machines Corporation | Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation |
| DE19957540B4 (de) * | 1999-11-30 | 2005-07-07 | Infineon Technologies Ag | Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet |
| KR100344831B1 (ko) * | 1999-12-30 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP3651369B2 (ja) * | 2000-07-19 | 2005-05-25 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
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| KR100442089B1 (ko) * | 2002-01-29 | 2004-07-27 | 삼성전자주식회사 | 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법 |
| US6660598B2 (en) * | 2002-02-26 | 2003-12-09 | International Business Machines Corporation | Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region |
| US7141851B2 (en) * | 2003-08-22 | 2006-11-28 | Samsung Electronics Co., Ltd. | Transistors having a recessed channel region |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| KR100772836B1 (ko) * | 2006-07-21 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조 방법 |
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|---|---|---|---|---|
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| US5434093A (en) * | 1994-08-10 | 1995-07-18 | Intel Corporation | Inverted spacer transistor |
| US5472897A (en) * | 1995-01-10 | 1995-12-05 | United Microelectronics Corp. | Method for fabricating MOS device with reduced anti-punchthrough region |
| US5538913A (en) * | 1995-11-13 | 1996-07-23 | United Microelectronics Corporation | Process for fabricating MOS transistors having full-overlap lightly-doped drain structure |
| US5534447A (en) * | 1995-11-13 | 1996-07-09 | United Microelectronics Corporation | Process for fabricating MOS LDD transistor with pocket implant |
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- 1995-12-06 KR KR1019950048511A patent/KR0175119B1/ko not_active IP Right Cessation
-
1996
- 1996-12-05 US US08/760,490 patent/US5747356A/en not_active Expired - Fee Related
- 1996-12-05 JP JP32525096A patent/JP3657069B2/ja not_active Expired - Fee Related
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| US5747356A (en) | 1998-05-05 |
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