KR940009364B1 - 반도체장치 및 그 제조방법 - Google Patents
반도체장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR940009364B1 KR940009364B1 KR1019910006088A KR910006088A KR940009364B1 KR 940009364 B1 KR940009364 B1 KR 940009364B1 KR 1019910006088 A KR1019910006088 A KR 1019910006088A KR 910006088 A KR910006088 A KR 910006088A KR 940009364 B1 KR940009364 B1 KR 940009364B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive
- source
- semiconductor substrate
- forming
- conductive type
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title description 6
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000000873 masking effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 7
- 230000010354 integration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
내용 없음.
Description
제1a~d도는 종래의 제조공정도.
제2a~e도는 본 발명의 1실시예에 따른 제조공정도.
제3도는 본 발명 반도체 장치의 평면도
* 도면의 주요부분에 대한 부호의 설명
11 : n형기판 12 : P형 웰 영역
13 : 산화막 14 : 에피택셜층
15 : 게이트 산화막 16,18 : 소오스 영역
17,18 : 드레인영역 20 : 폴리실리콘
21,22 : 감광막
본 발명은 반도체 장치에 관한 것으로, 특히 웰의 저항을 줄여 래치업(Latch Up)현상을 방지시키고 고집적화를 실현하기 위한 수직구조를 갖는 CMOS ( Complementary Metal Oxide Semiconductor)트랜지스터 및 그 제조방법에 관한 것이다.
종래에는, 제1a~d도에 도시한 바와같이 n형 반도체 기판(1)상에 웰 산화막(2)을 형성하고 웰영역을 제한해서 식각한후 P형불순물을 이온주입하여 P형 웰(3)을 형성한 다음(제1a도), 질화막(도시하지 않음)을 이용하여 소정부분에 액티브 영역을 정의하기 위한 필드산화막(4)을 성장시킨 다음(제1b도), 액티브 영역에 게이트 산화막(5)을 성장시키고 게이트 영역으로 한정된 폴리실리콘(6)을 형성시킨 다음(제1c도), p형 웰(3)에는 n+형 불순물의 이온주입에 의한 소오스 및 드레인영역(7), n형 반도체 기판(1)상에는 p+형 불순물의 이온주입에 의한 소오스 및 드레인 영역(8)을 형성하여 제조하였다(제1d도).
그러나, 이러한 종래 기술은 현재의 고집적화 추세에 부응하기 어려우며 웰의 저항이 커서 래치업 현상에 의한 어려움이 있었다.
본 발명은 이와같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 게이트 및 소오스를 수직구조로 형성시킨 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 상술한 반도체 장치를 제조하는 방법을 제공하는 것이다. 이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.
제2a~i도는 본 발명 제1실시예에서의 반도체 장치 공정단면도이고, 제3도는 본 발명 제1실시예의 반도체 장치 평면도로써, 본 발명의 반도체 장치는 제3도와 같이 게이트전극(G)을 중심으로 각각 산화막(15)으로 격리되어 드레인 영역(D), 소오스 영역(S)이 원형으로 형성되고, 채널이 수직구조를 갖도록 형성된 것이다.
이와같은 본 발명의 반도체 장치의 제조방법은 제2도를 참조하며 설명하면 다음과 같다.
제2도는 제3도의 A-A´선상 단면을 나타낸 것으로 제2a도와 같이 n형 반도체 기판(실리리콘기판)(11)상의 소정부분에 p형 불순물 이온주입에 따라 p형 웰 영역(12a)을 형성한 다음, 제2b도와 같이 전면에 산화막(13)을 형성하여 선택적 식각공정으로 산화막(13)기둥을 형성한다.
이때 산화막(13)기둥은 p형 웰 영역(12a)과 p형 웰 영역(12a)일측의 n형 반도체기판(11)상에 각각 제3도의 게이트 전극영역과, 소오스 영역에는 원통형으로 형성되고 p형 웰 주변부에는 사각형 산화막(13) 기둥이 형성되도록 한다.
제2c도와 같이 상기 산화막(13)기둥을 마스크로 이용하여 전면에 에피택셜층(14)을 성장시킨다.
이때 에피택셜층(14)의 높이는 산화막(13)기둥과 동일한 높이로 성장시킨다.
그리고 p형 웰 영역(12a)상측의 에피택셜층(14)에 선택적으로 p형 불순물 이온주입하여 원통형 산화막(13)기둥이 매립된 구조의 p형 웰 영역(12b)을 형성시킨다. 여기서 12a, 12b로 나타낸 p형 웰 영역은 서로 연결된 하나의 구조이다.
그후, 제2d도와 같이 상기 p형 웰 영역(12b) 및 n형 반도체 기판이 각각의 게이트 영역 및 소오스 영역에 형성된 원통형 산화막(13)기둥을 모두 제거하고 p형 웰 주변부에 형성된 사각형 산화막(13)기둥만 남긴다. 그리고 노출된 기판전표면에 산화막(15)을 성장시키고, 제2e도와 같이 감광막(20)으로 마스킹하여 p형 웰 영역(12a, 12b)의 소오스 영역의 원통형 산화막(13)기둥이 제거된 안쪽부분영역에 고동도 n형(n+)불순물 이온주입하고 확산시켜 n형 모스(MOS)의 소오스(16)및 드레인(17)영역을 형성한다.
한편 제1f도와 같이 감광막(21)을 제거하고 다시 감광막(21)으로 마스킹하여 n형 반도체 기판의 소오스영역의 원통형 산화막(13)기둥이 제거된 안쪽 부분영역에 고농도 p형(p+)불순물 이온주입하고 확산시켜 p형 모스(MOS)의 소오스(18) 및 드레인(19)영역을 형성하고 감광막(21)을 제거한다.
이때 나머지 p형 웰 영역 및 n형 기판 각각에 같은 도전형 불순물 이온주입으로 바이어스(Sub)연결용 불순물이온주입을 병행하여 실시한다.
여기에 소오스 영역은 산화막(13)기둥이 제거된 가판하측에 형성되고 드레인 영역은 기판상측에 형성되므로 채널의 수직구조를 갖는다.
제2g도와 같은 감광막(22)으로 게이트 영역을 마스킹하고 상기 산화막(15)을 이방성 에치하여 p형 웰영역(12a, 12b) 및 n형 반도체 기판(11)의 소오스(16, 18) 및 드레인(17, 19)을 노출시킨다.
제2h도와 같이 상기 감광막(22)마스크를 제거하고 제2i도와 같이 전면에 전극용 폴리실리콘을 증착하고 에치백하여 상기 원통형 산화막(13)기둥이 제거된 부위에 게이트 전극(G)와 소오스 전극(S)을 형성한다.
본 발명에서 에피택셜층(14)의 두께는 임의로 변경이 가능하므로 트랜지스터의 크기를 가변적으로 형성시킬 수 있음을 물론이다.
이상 설명한 바와 같이, 본 발명에 따르면 CMOS트랜지스터의 구조를 수직구조로 형성시키므로 해서 고집적화를 실현시킬 수 있으며, 또한 웰 저항을 줄임으로써 래치업 현상을 방지시킬 수 있는 효과가 있다.
Claims (2)
- 제1도전형 반도체기판(11) : 상기 제1도전형 반도체 기판의 소정부분에 형성되는 제2도전형 웰(12a, 12b) ; 상기 제2도전형 웰(12a, 12b)과 제1도전형 반도체 기판의 소정깊이에 각 영역과 반대도전형으로 각각 형성되는 제1도전형 모스의 소오스 영역(16) 및 제2도전형 모스의 소오스 영역(18) ; 상기 제1도전형 웰과 제1도전형 반도체 기판과 각각 격리되고 원통형 기둥모양으로 상기 소오스 영역(16, 18)에 연결되어 형성되는 소오스 전극(S, S1) ; 상기 원통형 기둥모양의 소오스 전극내의 제2도전형웰과 제1도전형 반도체 기판 표면에 각 영역과 반대도전형으로 형성되는 제1도전형 모스의 드레인 영역(17) 및 제2도전형 모스의 드레인 영역(19) ; 수평방향으로는 상기 각 드레인 영역(17, 19)의 중심부에 있고 수직방향으로는 상기 소오스 영역과 드레인 영역사이에 존재하고 게이트 절연막에 의해 결정되어 형성되는 원기둥모양의 게이트 전극(G, G1)을 포함하여 구성됨을 특징으로 하는 반도체 장치.
- 제1도전형 반도체 기판의 소정부분에 1차 제2도전형 웰을 형성하는 공정과, 상기 1차 제2도전형 웰과 제1도전형 반도체 기판 각각의 게이트형성 영역에는 원기둥형, 소오스 전극 형성영역에는 상기 원기둥을 중심으로 한 원동형 그리고 상기 1차 제2도전형 웰 주변부에 절연막 기둥을 형성하는 공정, 상기 절연막 기둥을 제외한 기판 전체에 절연막 기둥의 높이로 에피택셜 층을 형성하는 공정과, 상기 1차 제2도전형 웰 상측의 에피택셜층에 2차 제2도전형 웰을 형성하는 공정, 상기 게이트 형성영역과 소오스 전극 형성영역의 절연막 기둥을 제거하는 공정, 노출된 기판표면에 게이트 산화막을 형성하고 상기 게이트와 소오스 전극 형성영역의 내측에 해당기판과 반대도전형 이온을 선택적으로 주입하여 절연막 기둥이 제거된 하부와 표면부위에 제1도전형 모스의 소오스 및 드레인 영역과 제2도전형 모스의 소오스의 및 드레인 영역을 형성하는 공정, 상기 각 게이트 형성 영역을 마스킹하고 소오스 및 드레인 영역이 노출되도록 게이트 산화막을 에치백하는 공정과, 상기 노출된 소오스 영역과 연결되고, 게이트 형성영역이 채워지도록 전극용 반도체층을 증착하고 드레인 영역이 노출되도록 평탄화시키는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910006088A KR940009364B1 (ko) | 1991-04-16 | 1991-04-16 | 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910006088A KR940009364B1 (ko) | 1991-04-16 | 1991-04-16 | 반도체장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920020606A KR920020606A (ko) | 1992-11-21 |
| KR940009364B1 true KR940009364B1 (ko) | 1994-10-07 |
Family
ID=19313338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910006088A KR940009364B1 (ko) | 1991-04-16 | 1991-04-16 | 반도체장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940009364B1 (ko) |
-
1991
- 1991-04-16 KR KR1019910006088A patent/KR940009364B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920020606A (ko) | 1992-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5689128A (en) | High density trenched DMOS transistor | |
| US5455190A (en) | Method of making a vertical channel device using buried source techniques | |
| US4235011A (en) | Semiconductor apparatus | |
| JPH01101662A (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| KR960015811A (ko) | 표면 채널 피모스소자의 쇼트채널 성능을 향상시키기 위하여 인을 사용하는 활성영역 주입방법 | |
| US4713329A (en) | Well mask for CMOS process | |
| KR100226794B1 (ko) | 모스펫 제조방법 | |
| US5994190A (en) | Semiconductor device with impurity layer as channel stopper immediately under silicon oxide film | |
| KR940009364B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100469373B1 (ko) | 고전압 소자 및 그의 제조방법 | |
| KR20040019167A (ko) | 고전압 트랜지스터의 제조방법 | |
| KR100929422B1 (ko) | 반도체소자의 제조방법 | |
| KR100266688B1 (ko) | 고전압 수직 확산 모스 트랜지스터 제조방법 | |
| KR100259586B1 (ko) | 반도체장치 제조방법 | |
| KR0142787B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100305205B1 (ko) | 반도체소자의제조방법 | |
| KR940002780B1 (ko) | 고전압용 트랜지스터의 구조 및 제조방법 | |
| KR100209765B1 (ko) | 바이모스 제조방법 | |
| KR100295687B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100243005B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR950011641B1 (ko) | 반도체 장치 제조방법 및 그 장치 | |
| KR100266695B1 (ko) | 고전압 수평 확산 모스 트랜지스터 제조방법 | |
| KR0167890B1 (ko) | 박막 트랜지스터 제조 방법 | |
| KR100305641B1 (ko) | 에스오아이기판에형성되는반도체소자및그제조방법 | |
| KR100280535B1 (ko) | 모스 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050922 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |