JPH023956A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH023956A JPH023956A JP63152759A JP15275988A JPH023956A JP H023956 A JPH023956 A JP H023956A JP 63152759 A JP63152759 A JP 63152759A JP 15275988 A JP15275988 A JP 15275988A JP H023956 A JPH023956 A JP H023956A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
に溝を有する半導体集積回路装置の製造方法に関する。
に溝を有する半導体集積回路装置の製造方法に関する。
従来の技術を第２図（ａ） 、 （ｂ）に基づいて説明
する。
する。
例えば１トランジスタ、１容量部からなるダイナミック
メモリセルに用いられる従来の溝容量は、第２図（ａ）
に示したようにフォトリソグラフィー技術を用いてパタ
ーンに従って異方性の強いエツチングを行い、シリコン
基板の表面から垂直に溝２２を形成し、次に第２図（ｂ
）に示すように容量絶縁膜２３を形成し、次に多結晶シ
リコン膜２４を成長させた後、リン等の不純物拡散によ
り導電性をもたせ、容量部対向電極となす。
メモリセルに用いられる従来の溝容量は、第２図（ａ）
に示したようにフォトリソグラフィー技術を用いてパタ
ーンに従って異方性の強いエツチングを行い、シリコン
基板の表面から垂直に溝２２を形成し、次に第２図（ｂ
）に示すように容量絶縁膜２３を形成し、次に多結晶シ
リコン膜２４を成長させた後、リン等の不純物拡散によ
り導電性をもたせ、容量部対向電極となす。
上述した従来の溝の形成法ではシリコン基板２１表面の
溝２２形成部に鋭い角を持つエツジ部が形成されて、容
量部対向電極とシリコン基板２１との間に電圧をかげた
場合、エツジ部に電界の集中がおこり、容量絶縁膜２３
の耐圧強度が著しく低下するという欠点を有する。
溝２２形成部に鋭い角を持つエツジ部が形成されて、容
量部対向電極とシリコン基板２１との間に電圧をかげた
場合、エツジ部に電界の集中がおこり、容量絶縁膜２３
の耐圧強度が著しく低下するという欠点を有する。
またエツジ部分に形成される絶縁膜の厚さは、溝２２の
側壁部、およびシリコン基板表面に形成される絶縁膜２
３と比較して、薄くなり絶縁耐圧上問題があった。
側壁部、およびシリコン基板表面に形成される絶縁膜２
３と比較して、薄くなり絶縁耐圧上問題があった。
上記従来技術の欠点を解決するために本発明では、半導
体基板表面に溝を形成する工程と、この半導体基板表面
に薄い酸化膜を付着させる工程と、異方性のエツチング
により溝側壁部を除く基板表面および溝底部上の前記シ
リコン膜を除去する工程と、前記半導体基板および前記
シリコン膜を等速かつ等方的にエツチングする工程と、
溝内に残った前記シリコン膜を選択的に除去する工程と
、その後、半導体基板表面に絶縁膜を形成する工程と、
溝を埋め込み、半導体基板表面に導電性膜を形成する工
程とを有している。
体基板表面に溝を形成する工程と、この半導体基板表面
に薄い酸化膜を付着させる工程と、異方性のエツチング
により溝側壁部を除く基板表面および溝底部上の前記シ
リコン膜を除去する工程と、前記半導体基板および前記
シリコン膜を等速かつ等方的にエツチングする工程と、
溝内に残った前記シリコン膜を選択的に除去する工程と
、その後、半導体基板表面に絶縁膜を形成する工程と、
溝を埋め込み、半導体基板表面に導電性膜を形成する工
程とを有している。
次に本発明の実施例を１トランジスタ、１容量部で構成
されるダイナミックメモリセルの溝キャパシタの形成法
を例として説明する。
されるダイナミックメモリセルの溝キャパシタの形成法
を例として説明する。
第１図（ａ）〜（ｆ）は本発明の実施例を示す各工程ご
との断面図である。
との断面図である。
まず第１図（ａ）に示すように、Ｐ型のシリコン基板１
１のメモリセルの容量形成領域にたとえば直径１μｍ深
さ５μｍ程度の溝１２をフォ）ｌソグラフィ技術と異方
性のドライエッチによって形成する。このとき溝１２の
エツジ部分は丸みの無い形状になっている。
１のメモリセルの容量形成領域にたとえば直径１μｍ深
さ５μｍ程度の溝１２をフォ）ｌソグラフィ技術と異方
性のドライエッチによって形成する。このとき溝１２の
エツジ部分は丸みの無い形状になっている。
次に第１図（ｂ）に示すようにシリコン基板１１に減圧
気相成長法による酸化シリコン膜１３を約１０００〜２
０００人程度付着させる。これにより溝１２のエツジ部
分は成長を行なった酸化膜厚にほぼ等しい曲率半径をも
つ丸味を帯びた形状になる。次に第１図（Ｃ）の如く、
ＣＨＦ３等のガスを用いた異方性の強いドライエッチに
より、酸化シリコン膜１３を選択的にエツチングを行な
い、酸化シリコン膜サイドウオール１４を溝１２内部に
残して、基板１１表面の酸化シリコン膜１３を除去する
。次に第１図（ｄ）に示すようにたとえばＣＦ、を用い
たドライエッチのようにシリコン基板１１と酸化シリコ
ン膜１３とをほぼ等速で等方的に行なうエツチングによ
り、酸化シリコン膜サイドウオール１４とシリコン基板
１１表面とをたとえば、５００人〜１０００人程度同時
にエツチングを行なう。このとき溝１２のエツジ部分の
シリコンは酸化シリコン膜サイドウオール１４の端部が
もつ曲率半径にそってエツチングされ、溝のエツジ部分
は丸みをおびた形状となる。次に第１図（ｅ）に示す如
く溝１２内部に残った酸化膜サイドウオール１４をたと
えばフッ酸により除去する。
気相成長法による酸化シリコン膜１３を約１０００〜２
０００人程度付着させる。これにより溝１２のエツジ部
分は成長を行なった酸化膜厚にほぼ等しい曲率半径をも
つ丸味を帯びた形状になる。次に第１図（Ｃ）の如く、
ＣＨＦ３等のガスを用いた異方性の強いドライエッチに
より、酸化シリコン膜１３を選択的にエツチングを行な
い、酸化シリコン膜サイドウオール１４を溝１２内部に
残して、基板１１表面の酸化シリコン膜１３を除去する
。次に第１図（ｄ）に示すようにたとえばＣＦ、を用い
たドライエッチのようにシリコン基板１１と酸化シリコ
ン膜１３とをほぼ等速で等方的に行なうエツチングによ
り、酸化シリコン膜サイドウオール１４とシリコン基板
１１表面とをたとえば、５００人〜１０００人程度同時
にエツチングを行なう。このとき溝１２のエツジ部分の
シリコンは酸化シリコン膜サイドウオール１４の端部が
もつ曲率半径にそってエツチングされ、溝のエツジ部分
は丸みをおびた形状となる。次に第１図（ｅ）に示す如
く溝１２内部に残った酸化膜サイドウオール１４をたと
えばフッ酸により除去する。
この後、第１図（「）に示すようにシリコン基板１１上
に容量絶縁膜１５、および多結晶シリコン膜１６を形成
し、前記多結晶シリコン膜１６にたとえばＮ型不純物の
リンを導入し、導電性をもたせ、フォトリソグラフによ
り加工を行なって容量部対向電極を形成する。以下、メ
モリセルのトランスファーゲート形成等の工程を経てメ
モリセルが得られる。
に容量絶縁膜１５、および多結晶シリコン膜１６を形成
し、前記多結晶シリコン膜１６にたとえばＮ型不純物の
リンを導入し、導電性をもたせ、フォトリソグラフによ
り加工を行なって容量部対向電極を形成する。以下、メ
モリセルのトランスファーゲート形成等の工程を経てメ
モリセルが得られる。
本実施例では、シリコン基板１１に溝１２を形成した後
、酸化シリコン膜１３を基板１１上に成長させたが、他
に窒化シリコン膜を成長させる方法を用いても良い。こ
の場合には、溝内部に残った窒化シリコン膜サイドウオ
ールは、たとえば１５０℃〜１６０℃に加熱したリン酸
等により除去される。
、酸化シリコン膜１３を基板１１上に成長させたが、他
に窒化シリコン膜を成長させる方法を用いても良い。こ
の場合には、溝内部に残った窒化シリコン膜サイドウオ
ールは、たとえば１５０℃〜１６０℃に加熱したリン酸
等により除去される。
以上説明したように本発明は溝を形成した後に溝および
リコン基板上に酸化膜あるいは窒化膜を成膜し、異方性
および等方性のエツチングにより溝のエツジに丸みをつ
けることにより、後工程の簡略化およびデバイスの信頼
性を向上させる効果がある。
リコン基板上に酸化膜あるいは窒化膜を成膜し、異方性
および等方性のエツチングにより溝のエツジに丸みをつ
けることにより、後工程の簡略化およびデバイスの信頼
性を向上させる効果がある。
すなわち、ダイナミックメモリの容量部に溝容量を用い
る場合、溝のエツジを丸くすることにより、エツジ部分
の電界集中が弱まり、かつ容量絶縁膜成膜時にエツジ部
分の絶縁膜厚が薄くなるという現象を緩和することがで
き、これにより溝容量絶縁膜の信頼性の向上を望むこと
ができる。
る場合、溝のエツジを丸くすることにより、エツジ部分
の電界集中が弱まり、かつ容量絶縁膜成膜時にエツジ部
分の絶縁膜厚が薄くなるという現象を緩和することがで
き、これにより溝容量絶縁膜の信頼性の向上を望むこと
ができる。
第１図（ａ）〜（「）は本発明の実施例を示す工程断面
図、第２図（ａ）〜（ｂ）は従来技術での各工程の断面
図である。 １１．２１・・・・・・半導体基板、１．２．２２・・
・・・・溝、１３・・・・・・酸化シリコン膜、１４・
・・・・・酸化シリコン膜サイドウオール、１５．２３
・・・・・・容量絶縁膜、１６．２４・・・・・・容量
電極用多結晶シリコン。 代理人 弁理士 内 原 晋 架１回
図、第２図（ａ）〜（ｂ）は従来技術での各工程の断面
図である。 １１．２１・・・・・・半導体基板、１．２．２２・・
・・・・溝、１３・・・・・・酸化シリコン膜、１４・
・・・・・酸化シリコン膜サイドウオール、１５．２３
・・・・・・容量絶縁膜、１６．２４・・・・・・容量
電極用多結晶シリコン。 代理人 弁理士 内 原 晋 架１回
Claims (1)
- 半導体基板表面に溝を形成する工程と、該半導体基板
表面に薄膜を形成する工程と、前記溝側壁部以外の前記
薄膜を除去する工程と、前記半導体基板表面と前記溝側
壁部の薄膜の一部を同時にエッチングする工程と、前記
溝側壁部に残った前記薄膜を選択的に除去する工程と、
該半導体基板表面および前記溝内面に絶縁膜を形成する
工程と、前記溝を埋込み、基板表面に導電性膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63152759A JPH023956A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63152759A JPH023956A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023956A true JPH023956A (ja) | 1990-01-09 |
Family
ID=15547531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63152759A Pending JPH023956A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023956A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
| US6105500A (en) * | 1995-11-24 | 2000-08-22 | Kodak Polychrome Graphics Llc | Hydrophilized support for planographic printing plates and its preparation |
| US6357351B1 (en) | 1997-05-23 | 2002-03-19 | Kodak Polychrome Graphics Llc | Substrate for planographic printing |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1988
- 1988-06-20 JP JP63152759A patent/JPH023956A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541425A (en) * | 1994-01-20 | 1996-07-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench structure |
| US5795792A (en) * | 1994-01-20 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a trench structure |
| US6105500A (en) * | 1995-11-24 | 2000-08-22 | Kodak Polychrome Graphics Llc | Hydrophilized support for planographic printing plates and its preparation |
| US6357351B1 (en) | 1997-05-23 | 2002-03-19 | Kodak Polychrome Graphics Llc | Substrate for planographic printing |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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