JPS63229845A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63229845A JPS63229845A JP62066570A JP6657087A JPS63229845A JP S63229845 A JPS63229845 A JP S63229845A JP 62066570 A JP62066570 A JP 62066570A JP 6657087 A JP6657087 A JP 6657087A JP S63229845 A JPS63229845 A JP S63229845A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に係シ、特に溝
を有する半導体集積回路基板の製造方法に関する。
を有する半導体集積回路基板の製造方法に関する。
従来の技術を、第３図（ａ） 、 （ｂ）に基づいて説
明する。
明する。
従来のＭＩＳ型トレンチキャパシタは、まず第３図（ａ
）に示したように、フォトリソグラフィー技術を利用し
、パターンに従って、異方性の強いエツチング方法によ
り、シリコン基板３１０表面から垂直に、溝３２を形成
し、次に第３図（ｂ）に示すように、表面に絶縁膜３３
を形成し、次に多結晶シリコン膜を成長させ、リン拡散
を行い、導電性をもたせてから形状形成し、セルプレー
ト３４を形成する。
）に示したように、フォトリソグラフィー技術を利用し
、パターンに従って、異方性の強いエツチング方法によ
り、シリコン基板３１０表面から垂直に、溝３２を形成
し、次に第３図（ｂ）に示すように、表面に絶縁膜３３
を形成し、次に多結晶シリコン膜を成長させ、リン拡散
を行い、導電性をもたせてから形状形成し、セルプレー
ト３４を形成する。
前述した従来の溝３２の形成方法では、シリコン基板３
１表面と溝３２の側面とが接する部分の形状に丸みがな
く、セルプレート３４とシリコン基板３１との間に電圧
をかけた場合、電界の集中がおこシ、絶縁耐圧強度が著
しく低下するという重大な欠点を有する。
１表面と溝３２の側面とが接する部分の形状に丸みがな
く、セルプレート３４とシリコン基板３１との間に電圧
をかけた場合、電界の集中がおこシ、絶縁耐圧強度が著
しく低下するという重大な欠点を有する。
本発明の目的は、前記欠点を解決し、絶縁耐圧強度が低
下しないようにした半導体集積回路装置の製造方法を提
供することにある。
下しないようにした半導体集積回路装置の製造方法を提
供することにある。
本発明の半導体集積回路装置の製造方法の構成は、半導
体基板の表面に溝を形成する工程と、この半導体基板に
前記溝の最小幅の２分の１よりうすい厚さの膜を成膜す
る工程と、前記半導体基板と前記膜とをほぼ等しい速度
でエツチングするエツチング法で表面をエツチング除去
する工程とを含むことを特徴とする。
体基板の表面に溝を形成する工程と、この半導体基板に
前記溝の最小幅の２分の１よりうすい厚さの膜を成膜す
る工程と、前記半導体基板と前記膜とをほぼ等しい速度
でエツチングするエツチング法で表面をエツチング除去
する工程とを含むことを特徴とする。
次に図面を参照しながら本発明の詳細な説明する。
第１図（ａ）乃至第１図（ｄ）は本発明の第１の実施例
の半導体集積回路の製造方法を工程順に示す断面図であ
る。本実施例は、１トランジスタ形ダイナミツクメモリ
・セルの溝キャパシタの形成法が示されている。
の半導体集積回路の製造方法を工程順に示す断面図であ
る。本実施例は、１トランジスタ形ダイナミツクメモリ
・セルの溝キャパシタの形成法が示されている。
まず、第１図（ａ）に示すように、ｐ型のシリコ／基板
１１０表面のメモリーセルの容量形成部に直径２μｍ１
深さ５μｍの溝１２を、フォトリップ２フイ技術と異方
性の強いエツチングによって、形成する。このとき、シ
リコン基板１１表面と溝１２の側面とが互いに接する部
分は、丸みのない形状になっている。
１１０表面のメモリーセルの容量形成部に直径２μｍ１
深さ５μｍの溝１２を、フォトリップ２フイ技術と異方
性の強いエツチングによって、形成する。このとき、シ
リコン基板１１表面と溝１２の側面とが互いに接する部
分は、丸みのない形状になっている。
次に第１図（ｂ）に示すように、シリコン基板１１に通
常の気相成長法による多結晶シリコン膜１３を約２００
ＯＡ成膜する。このとき、シリコン基板１１の表面と溝
１２の側面とが接する部分の多結晶シリコン膜１３表面
の形状は、曲率半径が多結晶シリコン膜１３の膜厚に等
しい丸みを帯びた形状になる。
常の気相成長法による多結晶シリコン膜１３を約２００
ＯＡ成膜する。このとき、シリコン基板１１の表面と溝
１２の側面とが接する部分の多結晶シリコン膜１３表面
の形状は、曲率半径が多結晶シリコン膜１３の膜厚に等
しい丸みを帯びた形状になる。
次に第１図（ｃ）に示すように、この多結晶シリコン膜
１３のエツチング速度と、シリコン基板１１のエツチン
グ速度とが等しい、等方性のエツチング例えば、フッ酸
、硝酸、酢酸の混合液によるウェットエツチングにより
、多結晶シリコン膜１３を全面エツチング除去する。こ
のとき、シリコン基板１１の表面と溝１２の側面とが接
する部分は、多結晶シリコン膜１３の全面エツチングに
よってエツチング除去され、多結晶シリコン膜１３の表
面と同じ曲率半径２０００Ａ持つ丸みを帯びた形状にな
る。
１３のエツチング速度と、シリコン基板１１のエツチン
グ速度とが等しい、等方性のエツチング例えば、フッ酸
、硝酸、酢酸の混合液によるウェットエツチングにより
、多結晶シリコン膜１３を全面エツチング除去する。こ
のとき、シリコン基板１１の表面と溝１２の側面とが接
する部分は、多結晶シリコン膜１３の全面エツチングに
よってエツチング除去され、多結晶シリコン膜１３の表
面と同じ曲率半径２０００Ａ持つ丸みを帯びた形状にな
る。
この後、第１図（ｄ）に示すように、表面に絶縁膜１４
を形成し、次に多結晶シリコン膜を形成しリン拡散を行
い４電性をもたせた後、フォトリングラフィ技術により
、セルプレート１５を形成することにより、溝の側面と
シリコン基板の表面との互いに接する部分が丸みを帯び
た１トランジスタ型ダイナミツクメモリセルの溝キャパ
シタが出来上がる。この後、トランジスタ形成、配線、
保護膜形成、特性検査、ペレッタイズ、組立てなど種々
の工程を経て、１トランジスタ型ダイナミツクメモリが
完成する。
を形成し、次に多結晶シリコン膜を形成しリン拡散を行
い４電性をもたせた後、フォトリングラフィ技術により
、セルプレート１５を形成することにより、溝の側面と
シリコン基板の表面との互いに接する部分が丸みを帯び
た１トランジスタ型ダイナミツクメモリセルの溝キャパ
シタが出来上がる。この後、トランジスタ形成、配線、
保護膜形成、特性検査、ペレッタイズ、組立てなど種々
の工程を経て、１トランジスタ型ダイナミツクメモリが
完成する。
なお、本実施例では１トランジスタ型ダイナさツクメモ
リセルの溝キャパシタが示されているが、この他に本発
明は、溝キャパシタを有する他の半導体装置、例えばマ
イクロコンピータやバイポーラ半導体装置にも適用可能
である。また、本発明は溝アイソレージ嘗ンにも適用可
能である。
リセルの溝キャパシタが示されているが、この他に本発
明は、溝キャパシタを有する他の半導体装置、例えばマ
イクロコンピータやバイポーラ半導体装置にも適用可能
である。また、本発明は溝アイソレージ嘗ンにも適用可
能である。
次に本発明の第２の実施例として、１トランジスタ形ダ
イナミツクメモリ争セルのトレンチキャパシタの形成法
に基づいて説明する。
イナミツクメモリ争セルのトレンチキャパシタの形成法
に基づいて説明する。
第２図（ａ＞乃至（ｄ）は本発明の第２の実施例の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
まず、第２図（ａ）に示すように、ｐ型のシリコン基板
２１０表面のメモリ・セルの容量形成部に直径２μｍ１
深さ５μｍの溝２２をフォトリングラフィ技術と異方性
の強いエツチングとによって形成する。このとき、シリ
コン基板２１表面と溝２２の側面との互いに接する部分
は、丸めのない形状になっている。
２１０表面のメモリ・セルの容量形成部に直径２μｍ１
深さ５μｍの溝２２をフォトリングラフィ技術と異方性
の強いエツチングとによって形成する。このとき、シリ
コン基板２１表面と溝２２の側面との互いに接する部分
は、丸めのない形状になっている。
次に、第２図（ｂ）に示すように、シリコン基板２１に
通常の気相成長法によるシリコン窒化膜２３を約１００
ＯＡ成腺する。このとき、シリコン基板２１表面と溝２
２の側面とが互いに接する部分のシリコン窒化膜２３の
形状は、曲率半径１０００Ａのシリコン窒化膜２３の膜
厚に等しい丸みを帯びた形状になる。
通常の気相成長法によるシリコン窒化膜２３を約１００
ＯＡ成腺する。このとき、シリコン基板２１表面と溝２
２の側面とが互いに接する部分のシリコン窒化膜２３の
形状は、曲率半径１０００Ａのシリコン窒化膜２３の膜
厚に等しい丸みを帯びた形状になる。
次に、第２図（ｃ）に示すように、このシリコン窒化＃
２３のエツチング速度と、シリコン基板２１のエツチン
グ速度とが等しい等方性のエツチング例えば四弗化炭素
と酸素を用いたドライエツチングにより、シリコン窒化
膜２３ｔ−全面除去する。
２３のエツチング速度と、シリコン基板２１のエツチン
グ速度とが等しい等方性のエツチング例えば四弗化炭素
と酸素を用いたドライエツチングにより、シリコン窒化
膜２３ｔ−全面除去する。
このとき、シリコン基板２１の表面と溝２２との互いに
接する部分は、シリコン窒化膜２３の全面エツチングに
よってエツチング除去され、シリコン窒化膜２３の表面
と同じ曲率半径を持つ丸みを帯びた形状になる。
接する部分は、シリコン窒化膜２３の全面エツチングに
よってエツチング除去され、シリコン窒化膜２３の表面
と同じ曲率半径を持つ丸みを帯びた形状になる。
この後、第２図（ｄ）に示すように、絶縁膜２４を形成
し、次に多結晶シリコン膜を形成し、リン拡散を行い導
電性を持たせた後、フォトリングラフィ技術を用い、セ
ルプレート２５を形成することにより、溝の側面とシリ
コン基板の表面との接する部分が丸みを帯びた１トラン
ジスタ型ダイナミイメモリセルの溝キャパシタが出来上
ける。この後、トランジスタ形成、配線、保護膜形成、
特性検査、ペレッタイズ、組立てなど種々の工程を経て
、１ランジスタ型ダイナミツクメモリが完成する。
し、次に多結晶シリコン膜を形成し、リン拡散を行い導
電性を持たせた後、フォトリングラフィ技術を用い、セ
ルプレート２５を形成することにより、溝の側面とシリ
コン基板の表面との接する部分が丸みを帯びた１トラン
ジスタ型ダイナミイメモリセルの溝キャパシタが出来上
ける。この後、トランジスタ形成、配線、保護膜形成、
特性検査、ペレッタイズ、組立てなど種々の工程を経て
、１ランジスタ型ダイナミツクメモリが完成する。
尚本実施例及び前記第１の実施例では、異方性エツチン
グにより溝を形成した後、それぞれシリコン基板と等し
いエツチング速度の等方性エツチングにより全面除去し
た。しかし、本発明は、溝形成後に形成する膜は、シリ
コン基板と等しいエツチング速度を有するエツチングが
可能な他の膜を用いても良い。
グにより溝を形成した後、それぞれシリコン基板と等し
いエツチング速度の等方性エツチングにより全面除去し
た。しかし、本発明は、溝形成後に形成する膜は、シリ
コン基板と等しいエツチング速度を有するエツチングが
可能な他の膜を用いても良い。
以上説明したように、本発明は、半導体基板表面と溝の
サイド・ウオール（側壁）との接する部分を丸みを帯び
た形状にできることにより、この接する部分の形状によ
る電界集中が弱まり、特に同一膜厚の絶縁膜を用いた場
合、韓キャパシタの絶縁耐圧強度が向上するので、後工
程が簡便となるだけでなく、電源動作マージンが大きく
信頼性の高い素子を歩留まり良く製造することができる
という効果がある。
サイド・ウオール（側壁）との接する部分を丸みを帯び
た形状にできることにより、この接する部分の形状によ
る電界集中が弱まり、特に同一膜厚の絶縁膜を用いた場
合、韓キャパシタの絶縁耐圧強度が向上するので、後工
程が簡便となるだけでなく、電源動作マージンが大きく
信頼性の高い素子を歩留まり良く製造することができる
という効果がある。
第１図（ａ）乃至第１図（ｄ）は本発明の第１の実施例
の半導体集積回路装置の製造方法を示す断面図、第２図
（ａ）乃至第２図（ｄ）は本発明謬り流側の半導体集積
回路装置の製造方法を示す断面図、第３図（ａ）、第３
図（ｂ）は従来技術の製造方法を工程順に示す断面図で
ある。 １１．２１．３１・・・・・・シリコン基板、１２，２
２．３２・・・・・・湾、１３・・・・・・多結晶シリ
コン膜、１４ 、２４ 。 ３３・・・・・・絶縁膜、１５，２５．３４・・・・・
・セルプレート。 −ゝ〜、ノ□ノ、゛′ ゝ・−一′ 茎ｆ図 茅３図
の半導体集積回路装置の製造方法を示す断面図、第２図
（ａ）乃至第２図（ｄ）は本発明謬り流側の半導体集積
回路装置の製造方法を示す断面図、第３図（ａ）、第３
図（ｂ）は従来技術の製造方法を工程順に示す断面図で
ある。 １１．２１．３１・・・・・・シリコン基板、１２，２
２．３２・・・・・・湾、１３・・・・・・多結晶シリ
コン膜、１４ 、２４ 。 ３３・・・・・・絶縁膜、１５，２５．３４・・・・・
・セルプレート。 −ゝ〜、ノ□ノ、゛′ ゝ・−一′ 茎ｆ図 茅３図
Claims (1)
- 半導体基板表面に溝を形成する工程と、この半導体基
板表面に、前記溝の最小幅の半分より薄い厚さの膜を成
膜する工程と、前記半導体基板と前記膜とをほぼ等しい
速度でエッチングするエッチング法で、表面をエッチン
グ除去する工程とを含むことを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066570A JPS63229845A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066570A JPS63229845A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229845A true JPS63229845A (ja) | 1988-09-26 |
Family
ID=13319745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066570A Pending JPS63229845A (ja) | 1987-03-19 | 1987-03-19 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229845A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1987
- 1987-03-19 JP JP62066570A patent/JPS63229845A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
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