KR100231140B1 - Dram셀의트랜치캐패시터제조방법 - Google Patents

Abstract

본 발명은 DRAM 셀의 캐패시터에 관한 것으로 특히, 작은 면적에서 큰 캐패시턴스를 필요로 하는 ULSI급 DRAM에 적당하도록 한 DRAM의 트랜치 캐패시터 제조방법 및 구조에 관한 것이다. 이를 위하여 본 발명에서는, DRAM 셀의 트랜치 캐패시터 제조 방법에 있어서, 실리콘 기판에 산화막 및 질화막을 차례로 데포지션하여 트랜치 마스킹막을 형성하고 트랜치 포토/에치 공정으로 제1 트랜치를 형성하는 단계(a)와, 제1트랜치내에 옥시나이트라이드막을 형성하고 에치백하여 옥시나이드라이드막 사이드 월을 만든다음 제2 트랜치를 형성하는 단계(b)와, 상기 제2 트랜치부에 산화막을 형성한 후 산화막을 습식식각하여 제거하고, 옥시나이드라이드 사이드 월을 제거한 다음 다시 옥시나이트라이드를 트랜치 내부에 입히고 에치백하여 사이드월을 형성하는 단계(C)와, 사이드월을 마스크로하여 제3 트랜치를 형성하고, 사이드월을 제거한 다음 다시 제1, 제2 및 제3 트랜치에 옥시나이트라이드막을 형성하여 사이드월을 만든 후 제4트랜치를 형성하는 단계(d)와, 제4 트랜치에 산화막을 형성한후 습식식각하여 제거하고 사이드월을 제거한 다음 트랜치 내부에 유전체막을 데포지션한 후 플레이트 폴리실리콘을 데포지션하는 단계(e)를 구비하는 것을 특징으로 하는 DRAM 셀의 트랜치 캐패시터 제조방법.

Description

DRAM 셀의 트랜치 캐패시터 제조방법

제1도는 종래 기술의 트랜치 캐패시터 단면도.

제2도는 본 발명의 트랜치 캐패시터 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘 기판 12 : 산화막

13 : 질화막 14 : 옥시나이트라이드막

15 : 유전체막 16 : 플레이트 폴리실리콘

본 발명은 DRAM 셀의 캐패시터에 관한 것으로 특히, 작은 면적에서 큰 캐패시턴스를 필요로 하는 ULSI급 DRAM에 적당하도록 한 DRAM의 트랜치 캐패시터 제조방법에 관한 것이다.

종래의 트랜치 캐패시터의 구조가 제1도에 도시되어 있다. 그 제조방법을 보면 실리콘 기판(1)에 트랜치를 형성한 후 트랜치 내부에 ONO등의 유전체막(2)을 데포지션한다. 계속해서 플레이트 폴리실리콘(3)을 데포지션하고 에치백하면서 평탄화시킨 후 마스크/에치공정으로 플레이트를 정의한다. 그 후 트랜지스터를 제조하여 트랜치캐패시터와 연결시키므로 DRAM셀을 완성하게 된다.

이러한 종래의 트랜치 캐패시터 셀 구조에서는, 캐패시턴스에 한계가 있으므로 ULSI 급 DRAM에서는 사용하기가 힘들다.

본 발명은 정해진 기판 면적에서 캐패시터의 용량을 효율적으로 증가시키기 위한 것으로서, 트랜치를 다단으로 형성하므로 그러한 문제를 해결하였다.

이하 첨부된 도면 제2도를 참조하여 본 발명이 제조 방법을 상술하면 다음과 같다.

먼저 제2a도와 같이, 실리콘 기판(11)에 트랜치 마스킹막으로서 산화막(12) 및 질화막(13)을 차례로 데포지션 한다.

계속해서 트랜치 포토/에치 공정으로 제1 트랜치를 형성하고, 트랜치내에 옥시나이트라이드막(14)을 데포지션 한 후 에치백 하므로 트랜치내에 옥시나이트라이드 사이드 월을 남긴다. 그 후 제2b도와 같이, 상기 사이드 월을 마스크로하여 식각하므로 제2트랜치를 형성한다. 계속해서 트랜치 내부를 산화시키고 이 산화막을 습식식각으로 제거한 후 옥시나이트라이드로된 사이드월을 제거한다. 이어서 제1 및 제2 트랜치 내부에 옥시나이트라이드막(14)을 입히고 에치백하여 사이드 월 마스크를 형성한 후, 제2c도와 같이, 제3 트랜치를 형성한다. 그 후 사이드월 마스크를 제거하고 다시 옥시나이트라이드막을 입히고 에치백하여 제1, 제2 및 제3 트랜치 측면에 사이드월을 남긴다음, 제2d도와 같이 제4 트랜치를 형성한다.

그 후 제4 트랜치에 산화막을 형성하고 이 산화막을 습식식각한 다음 사이드 월막을 제거한다. 이어서 ONO 등의 유전체 막(15)을 데포지션한 후 트랜치내에 플레이트 폴리실리콘(16)을 데포지션하여 트랜치 공정을 마치게 된다. 제2e도는 이와같이 하여 형성된 트랜치 캐패시터 셀의 구성도이다.

본 발명의 트랜치 캐패시터 제조 방법을 사용하므로, 트랜치에 굴곡을 주어 용량을 증가시킬 수 있으며, 트랜치의 깊이와 산화공정을 이용하여 캐패시터 용량의 조절이 가능하다.

Claims (2)

1. DRAM 셀의 트렌치 캐패시터 제조방법에 있어서, 산화막 및 질화막의 트랜치 마스킹막으로 실리콘 기판내에 제1 트랜치를 형성하는 공정과, 상기 제1 트랜치의 측면에 형성된 옥시나이트라이드막으로 상기 제1 트랜치의 하부에 제2 트랜치를 형성하는 공정과, 상기 제1 트랜치 및 상기 제2 트랜치의 측면에 형성된 옥시나이트라이드막으로 상기 제2 트랜치의 하부에 제3 트랜치를 형성하는 공정과, 상기 제1 트랜치 및 상기 제2 트랜치 및 상기 제3 트랜치의 측면에 형성된 옥시나이트라이드막으로 상기 제3 트랜치의 하부에 제4 트랜치를 형성하는 공정과, 상기 트랜치의 내부에 유전체막을 증착하는 공정과, 폴리실리콘으로 상기 트랜치의 내부에 상기 유전체막을 개재한 캐패시터의 플레이트 전극을 구비하는 것을 특징으로 하는 DRAM 셀의 트랜치 캐패시터 제조방법.
2. 제1항에 있어서, 상기 유전체막은 ONO 막으로 이루어지는 것을 특징으로 하는 DRAM 셀의 트랜치 캐패시터 제조방법.