JPS63166230A

JPS63166230A - ドライエツチング方法

Info

Publication number: JPS63166230A
Application number: JP31536986A
Authority: JP
Inventors: Kikuo Yamabe; 紀久夫山部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-26
Filing date: 1986-12-26
Publication date: 1988-07-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の口２的］（産業上の利用分野）本発明は、段差を有する被処理基体の表面を薄くエツチ
ングするドライエツチング方法に係わり、特に段差の角
部を丸めるドライエツチング方法に関する。

（従来の技術）近年、ＭＯＳダイナミックメモリ（ｄＲＡＭ）は、比例
縮小側に従って素子の微細化及び高集積化が進められて
いる。ｄＲＡＭの構成要素であるＭＯＳキャパシタも例
外ではなく、ゲート酸化膜厚ｔＯＸ及び面積Ｓの縮小が
進んでいる。スケーリング係数をαとすると、ゲート酸
化膜厚はｔ　ＯＸ／αに、面積はＳ／α２となる。ＭＯ
Ｓキャパシタの容；Ｃは誘電率をεとして、Ｃ−εＳ／ｌｏｘと表わされるため、比例縮小後の容量
Ｃ′はＣ’−Ｃ／αとなり、１／αに小さくなる。こう
して、ＭＯＳキャパシタの容量が小さくなると、アルフ
ァ線飛来によるソフトエラーが起り易くなり、またビッ
ト線の容量との比が小さくなってセンス余裕が小さくな
る結果、誤動作を生じる原因になったりする。このため
、一般にＦｖｌ　０　Ｓキャパシタの面積はＳ／α２で
はなく、Ｓ／αの縮小に止どめることが行われてきた。

しかし、世代毎に寸法縮小が進み、信頼性の高いｄＲＡ
Ｍを得ることは限界に近付きつつある。

ＭＯＳキャパシタの容量を大きくする手段として、誘電
率の大きい絶縁膜、例えばＴａ２０５膜等を用いること
も検討されているが、未だ実用に至っていない。また、
１０ｎｍ以下の極めて薄い信頼性の高いシリコン酸化膜
の適用が検討されているが、これも極めて高純度の純粋
や薬品等を必要とし、また清浄度の高いクリーンルーム
を必要とする等の理由で実用に至っていない。

そこで最近、Ｍ　ＯＳキャパシタの容量を増大する方法
として、半導体基板の表面に溝を掘り、占６面積を増大
させることなく、実質的にキャパシタ面積の増大をはか
る、所謂トレンチキャパシタ技術が検討されている。と
ころが、このような溝を、反応性イオンエツチング（Ｒ
Ｉ　Ｅ）等の異方性エツチングにより垂直の側壁をもっ
て形成すると、次のような問題が生じる。即ち、このよ
うな溝（四部）の上部或いは底部のコーナの部分（角部
）は曲率半径が極めて小さく、熱酸化によりゲート膜を
形成したとき、この角部において平坦部より酸化膜厚が
薄くなる。この現象は次のように説明されている。シリ
コンを酸化すると、形成される酸化膜の体積は元のシリ
コンの約２．３倍になる。このため、酸化が進行すると
、シリコン−シリコン酸化膜界面の酸化膜側では圧縮応
力が働き、前述の応力の集中が起こる結果、酸化が抑制
されるものと思われる。

このように溝の底部或いは上部の角部で酸化膜厚が平坦
部より薄くなると、この部分は絶縁破壊耐圧が低くなり
、また低い電界で大きいリーク電流が流れる原因となる
。使用電圧でのリーク電流を十分小さく保つためにゲー
ト酸化膜厚を厚くすると、平坦部では厚くなりすぎ、溝
を掘って面積を大きくすることによる容量増大の効果が
相殺されることになる。

（発明が解決しようとする問題点）このように従来、トレンチキャパシタ等を形成する際に
は、溝の底部或いは上部の角部にリーク電流が集中した
り、角部における絶縁破壊耐圧が低くなる等の問題があ
った。つまり、ＲＩＥ等により溝を形成した場合、溝（
段差）の底部や上部における角部の曲率平条が極めて小
さくなり、この急峻な角部が各種素子を作製する上での
難点となっていた。

本発明は１ユ記事情を考慮してなされたもので、その［
１的とするところは、ドライエツチングを利用して段差
の角部に丸みを付けることができ、トレンチキャパシタ
の信頼性向り等に寄与し得るドライエツチング方法を提
供することにある。

［発明の構成］（問題点を解決するための手段）本発明の骨子は、段差を有する基板表面の角部を丸める
ために、表面洗浄処理の一種であるドライエツチングを
利用することにあり、このエツチングに際してガスの供
給律速の条件を選択することにある。

即ち本発明は、段差を有する被処理基体の表面をエツチ
ングガス雰囲気ｆで化学的にエツチングし、被処理基体
の段差角部の曲率半径を増大するドライエツチング方法
において、前記波処理基体のエツチングを、該基体表面
での彼エツチング物とエツチングガスとの反応速度より
、表面へのエツチングガスの供給が遅くなる条件、つま
りガス供給が律速となるエツチング条件で行うようにし
た方法である。

（作用）エツチングにより溝等の段差角部の曲率半径の増大を行
うには、被処理基体としてシリコン基板を用いた場合、
シリコン表面での反応によってエツチング速成が律速さ
れているのではなく、シリコンをエツチングするＣＦ４
やＮＦ３等の弗素系のガスがシリコン表面に供給される
速さによって律速されている条件即ち、供給神速条件で
エツチングすればよい。つまり、溝周辺の上部は凸型形
状を成しており、平坦部に比ベエッチングガスの供給に
対して角°利であり、上記供給律速条件でエツチングを
行えば、角部が平坦部より速くエツチングされ丸めるこ
とができる。一方、溝底部は凹型形状を成しており、凸
型形状とは逆に、平坦部よりエツチングガスの供給に対
して不利であり、」二足供給律速条件でエツチングを行
えば、角部が平坦部より遅くエツチングされ、やはり丸
められることになる。

このように、角部が丸められたシリコン驕板の表面に薄
いゲート酸化膜等を形成してトレンチキャパシタ等を作
製する場合、酸化膜の厚さが均一となり、電界集中も緩
和されて酸化膜リーク電流も著しくて低減される。従っ
て、経時絶縁破壊に対してもゲート酸化膜の長寿命化が
なされ、トレンチキャパシタの信頼性を高めることが可
能となる。

なお、角部を丸めることによる効果を、トレンチキャパ
シタを例にして説明しておく。第５図に示す如く、シリ
コン基板５１の凸型表面にシリコン酸化膜５２を介して
形成されたポリシリコン電極５３に正電圧を印加すると
、電界集中によって負電極近傍の酸化膜電界が増大し、
正電極近傍の酸化膜電界は減少する。その結果、シリコ
ン基板５１から酸化膜５２　＋：：　ｌ−ンネルによっ
て流れ込む電子電流が増大する。この電界集中は、酸化
膜厚ｔｏｗに対する角部の曲率半径Ｒの比（Ｒ／１ｏｘ
）に依存し、この比に対する角部における電界集中Ｅｌ
　（Ｅ２　／Ｅｌ　）は第６図に示す如くなる。ここで
、Ｅｌは平坦部における電界強度、Ｅ２は角部における
電界強度である。従って、酸化膜厚の５倍以上の曲率半
径があれば、角部での電界の増加は１０％以下に抑える
ことができる。そして、この程度の曲率半径の増大は、
上述したエツチング方法によって十分に達成可能である
。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は、本発明の一実施例方法をＭＯＳキャパシタの
製造に適用した例を示す工程断面図である。まず、第１
図（ａ）に示す如く、面方位（１００）、比抵抗１０Ω
αのｐ型シリコン基板１１を用意し、選択酸化法によっ
て素子分離領域に厚い酸化膜１２を形成する。次いで、
第１図（ｂ）に示す如く、化学気相成長法（ＣＶＤ法）
により酸化膜１３を堆積し、この酸化膜１３の一部に開
口を形成する。続いて、この酸化膜１３をマスクとして
ＲＩＥ法により基板１１を選択エツチングして、溝部１
４を形成する。この状態では、溝部１４の上部及び底部
の角部１５ａ、１５ｂは曲率半径が急峻なものとなって
いる。

次いで、希釈弗酸等により酸化膜１３を除去したのち、
化学ドライエツチング法（ＣＤＥ法）により基板表面の
ドライエツチングエツチングを行う。即ち、基板１１を
３００℃に加熱し、高層、波放電により励起されたＣＦ
４と０２にＮ２を添加して１０％に希釈したエツチング
ガスによるＣＤＨによって、溝部１４の角部１５ａ、１
５ｂを曲率が５０ｎｍになるように丸める。

なお、ここで用いるＣＤＥ装置は周知のものと同様であ
り、例えば第２図に示す如く構成されている。即ち、容
器２１内に加熱ヒータ等を備えた試料台２２が配置され
、この試料台２２上に被処理基体２３が載置される。容
器２１内にはガス導入管２４．２５を介して所定のガス
が導入され、容器２１内のガスは排気管２６から排気さ
れる。

ここで、ガス導入管２５は、マイクロ波電源２８からマ
イクロ波を印加された放電管２７に接続されている。そ
して、エツチングガス（例えばＣＦ４　＋０２　＞は放
電管２７により励起されたのち、容器２１内に導入され
るものとなっている。

また、添加ガスとしての例えばＮ２は、ガス導入管２４
から或いはヒ紀エツチングガスと共にガス導入管２５か
ら容器２１内に導入されるものとなっている。

上記のようにＣＤＥによりエツチング処理（表面洗浄処
理）がなされたのち、この試料を９００℃で５０％にア
ルゴンで希釈された乾燥酸素中に晒し、第１図（ｄ）に
示す如＜ＭＯＳキャパシタ用の厚さ１０ｎｍの酸化膜１
６を形成する。その後、通常の燐添加多結晶シリコンゲ
ート電極１７を形成することによって、Ｍ　ＯＳキャパ
シタが完成することになる。

かくして作製されたＭＯＳキャパシタでは、溝部１４の
角部１５ａ、１５ｂの曲率半径Ｒが大きくなっているの
で、この角部においてゲート酸化膜の膜厚が薄くなり、
リーク電流が増え絶縁耐圧が低下する等の問題を解消す
ることができる。本実施例では、曲率半径Ｒを５０ｎｍ
、酸化膜厚ｔｏｘを１０ｎｍとしているので、前記第６
図に示す特性から、角部における電界集中を１０％以下
に抑えることができた。従って、信頼性の高いＭＯＳキ
ャパシタを作製することが可能となり、ＭＯ３型ｄＲＡ
Ｍの特性向上及び信頼性向上に寄与することができる。

また、本発明者等の実験によれば、本発明を適用するこ
とによりＭ　ＯＳキャパシタのリーク電流を、従来より
も数桁減少させ得るのが確認された。

即ち本発明者等は、第３図（ａ）に平面図を、第３図（
ｂ）に同図（ａ）の矢視Ａ−Ａ断面図を示す如く、シリ
コン基板５１の表面に複数本の溝５２を形成し、溝５２
内及び平坦部にゲート酸化膜（図示せず）を介してポリ
シリコンゲート電極５３を形成した。このとき、溝の周
辺長は５０１Ｊ！ｍで、電極面積は０，１ｃＩ１１２と
なるようにした。この試料を従来方法と本実施例方法と
で比較すると、第４図に示す結果が得られた。つまり、
ゲート電圧Ｖｇに対するリーク電流１ｇを、本実施例で
は従来例に比較し３〜４桁減少させることができた。

なお、第６図において横軸の（Ｒ／１ｏｘ）及び縦軸の
（Ｅ２／Ｅｌ）は任意単位である。

なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記エツチングの際の基板温度及びエ
ツチングガスの希釈度は実施例（基板温度３００℃、希
釈度１０９６）に限るものではなく、適宜女史可能であ
る。要は、シリコンのエツチング速度がエツチングガス
の供給律速で行われる条件であればよい。また、エツチ
ングガスはＣＦａ　＋０２に同等限定されるものではな
く、エツチングすべき材料に応じて適宜選択すればよい
。さらに、添加ガスもＮ２に限らず、他の不活性ガスを
用いることが可能である。

また、本発明はＭＯＳキャパシタの製造に限るものでは
なく、溝等の段差を有する基板表面上に素子を形成する
各種の半導体装置の製造に適用することが可能である。

さらに、エツチングの形態はエツチングガスをエツチン
グ室とは別の領域で励起するＣＤＨに限るものではなく
、被処理基体を化学的にドライエツチングするものであ
ればよい。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。

［発明の効果］以上詳述したように本発明によれば、ガス供給律速のエ
ツチング条件で被処理基体の表面を化学的にドライエツ
チングすることにより、被処理基体の段差角部の曲率半
径を大きくして角部を丸めることができる。従って、ト
レンチキャパシタ等の製造に適用した場合、角部におけ
る電界集中の緩和及び酸化膜リーク電流の低減をはかり
得、トレンチキャパシタの信頼性向上等に寄与すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例方法を適用したＭＯＳキャパ
シタ製造工程を示す断面図、第２図は−１−記実施例に
使用したＣＤＥ装置を示す概略構成図、第３図及び第４
図は」−記実施例による効果を説明するためもので第３
図はＭＯＳキャパシタ構造を示す模式図、第４図はゲー
ト電圧に対するリーク電流の変化を示す特性図、第５図
及び第６図は本発明の詳細な説明するためもので第５図
は角部における曲率半径Ｒと酸化膜厚ｔｏｘとの関係を
示す模式図、第６図は（Ｒ／１ｏｘ）に対するリーク電
流増大比（Ｅ２／Ｅｌ）の変化を示す特性図である。１１・・・シリコン基板、１２・・・素子分離用酸化膜
、１３・ＣＶＤ酸化膜、１４−・・溝部、１５ａ。１５ｂ・・・角部、１６・・・ゲート酸化膜、１７・・
・ポリシリコンゲート電極、２１・・・容器、２２・・
・試料台、２３・・・被処理基体、２４．２５・・・ガ
ス導入管、２６・・・ガス排気管、２７・・・放電管、
２８・・・マイクロ波電源。出願人代理人　弁理士　鈴江武彦第２図（ａ）　　　　　（ｂ）第３図Ｖｇ　− 第４図第５図第６図

Claims

【特許請求の範囲】

（１）段差を有する被処理基体の表面をエッチングガス
雰囲気下で化学的にエッチングするドライエッチング方
法において、前記被処理基体のエッチングを、該基体表
面での被エッチング物とエッチングガスとの反応速度よ
り、表面へのエッチングガスの供給が遅くなる条件で行
うことを特徴とするドライエッチング方法。
（２）前記被処理基体は、溝或いは穴が形成された単結
晶シリコン基板であることを特徴とする特許請求の範囲
第１項記載のドライエッチング方法。
（３）前記エッチングガスは、前記被処理基体を収容し
たエッチング室とは別の領域で高周波放電により励起さ
れたのち、上記エッチング室内に導入されることを特徴
とする特許請求の範囲第１項記載のドライエッチング方
法。
（４）前記エッチング条件を達成するために、前記エッ
チングガスにアルゴン等の不活性ガスを混合し、エッチ
ングガスの濃度を希釈することにより、前記被処理基体
の表面へのエッチングガスの供給量を少なくしたことを
特徴とする特許請求の範囲第１項又は第３項記載のドラ
イエッチング方法。
（５）前記エッチング条件を達成するために、前記被処
理基体を加熱し、該基体表面での被エッチング物とエッ
チングガスとの反応速度を増速させたことを特徴とする
特許請求の範囲第１項記載のドライエッチング方法。
（６）前記被処理基体は、溝が形成されたシリコン基板
であり、且つこの溝内にＭＯＳキャパシタが形成される
ものであることを特徴とする特許請求の範囲第１項記載
のドライエッチング方法。