JP2003017499A

JP2003017499A - 半導体装置及びその製造方法

Info

Publication number: JP2003017499A
Application number: JP2001200883A
Authority: JP
Inventors: Kenji Atsumi; 憲二厚海; Takeyoshi Kawamoto; 健芳河本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-07-02
Filing date: 2001-07-02
Publication date: 2003-01-17

Abstract

(57)【要約】【課題】単結晶シリコン基体上と絶縁膜上とにおける
エピタキシャルのシリコン膜と多結晶のシリコン膜とが
互いに連なっていても、エピタキシャルのシリコン膜中
におけるミスフィット転位による歩留りの低下が少ない
半導体装置及びその製造方法を提供する。【解決手段】ＳｉＯＮ膜３８がシリコン膜下の絶縁膜
になっている。このため、シリコンと酸素と窒素との比
率を制御することによって絶縁膜の熱膨張係数をシリコ
ンの熱膨張係数に近づけることができる。従って、シリ
コン膜の形成後における半導体装置の製造工程中に、絶
縁膜との熱膨張係数の差異に起因する応力が絶縁膜上の
多結晶のシリコン膜中で発生しにくく、エピタキシャル
のシリコン膜が多結晶のシリコン膜から応力を及ぼされ
にくい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、単結晶シリコ
ン基体上と絶縁膜上とで互いに連なっており夫々におい
てエピタキシャル及び多結晶であるシリコン膜を具備す
る半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】近年では、情報、サービス、エンターテ
イメント及び通信等が融合されたマルチメディア時代の
到来に伴って、大容量のデータを高速で伝送する必要性
が高まっており、バイポーラトランジスタにも更なる高
速化が要求されている。バイポーラトランジスタを高速
化するためには、ベース幅を薄くすると共にそのキャリ
ア濃度を高くする必要がある。しかし、不純物のイオン
注入によってベース層を形成すると、イオン注入時の不
純物のチャネリングのために、４０ｎｍ以下のベース幅
を実現することが困難である。このため、シリコン（Ｓ
ｉ）基体上にベース層をエピタキシャル成長させる方法
が考えられている。

【０００３】ところが、エピタキシャル成長によってホ
モ接合のベース層を形成しても、ベースのキャリア濃度
を高くすると、ベースからエミッタへ注入される正孔が
増加して、電流利得が低下する。そこで、Ｓｉよりもバ
ンドギャップの狭いシリコンゲルマニウム（Ｓｉ_1-xＧ
ｅ_x、以下ＳｉＧｅと記す）を含むベース層を単結晶の
Ｓｉ基体上にエピタキシャル成長させ、正孔に対する電
位障壁が電子に対する電位障壁よりも高いことを利用し
て、エミッタへの正孔の注入を大幅に減少させることが
できるヘテロ接合バイポーラトランジスタが考えられて
いる。

【０００４】ヘテロ接合バイポーラトランジスタでは、
ベースのキャリア濃度を高くしてベース抵抗を低減させ
ることができ、また、十分に大きな電流増幅率（ｈ_FE）
を得ることができる。この結果、十分な耐圧を確保しな
がら高い周波数特性を実現することができる。また、ゲ
ルマニウム（Ｇｅ）の濃度プロファイルを傾斜させるこ
とによってキャリアのベース走行時間（τ_B）を短縮さ
せた、優れた高周波特性を有する高速バイポーラトラン
ジスタを実現することができる。

【０００５】ＳｉＧｅヘテロ接合バイポーラトランジス
タの製造においては、ベース形成領域を規定している絶
縁膜の開口を介して露出している単結晶のＳｉ基体上と
絶縁膜上とに、互いに連なるＳｉＧｅ膜を同時に形成し
て、Ｓｉ基体上のエピタキシャルのＳｉＧｅ膜をベース
層にすると共に絶縁膜上の多結晶のＳｉＧｅ膜をベース
取出電極にする場合がある。この場合は、開口から露出
したＳｉ基体の表面の微小な凹凸を平滑化すると共に絶
縁膜上に多結晶のＳｉＧｅ膜を形成するための種膜とし
て、ＳｉＧｅ膜の下層にＳｉ膜が形成される。

【０００６】図６〜１０は、ＮＰＮ型のＳｉＧｅヘテロ
接合バイポーラトランジスタ及びその製造方法の一従来
例を示している。図７（ａ）に示されている様に、この
ヘテロ接合バイポーラトランジスタを製造するために
は、Ｐ型のＳｉ基板１１の表面に熱酸化で酸化シリコン
（ＳｉＯ₂）膜（図示せず）を形成し、コレクタ形成領
域を規定する開口をＳｉＯ₂膜に形成する。そして、Ｓ
ｉＯ₂膜の開口を介して露出しているＳｉ基板１１上及
びＳｉＯ₂膜上に酸化アンチモン（Ｓｂ₂Ｏ₃）膜を形
成し、ＳｉＯ₂膜の開口を介してＳｂ₂Ｏ₃膜からＳｉ
基板１１へＳｂを固相拡散させて、コレクタとしてのＮ
⁺領域１２を形成する。その後、Ｓｂ₂Ｏ ₃膜及びＳｉ
Ｏ₂膜を除去する。

【０００７】次に、Ｓｉ基板１１上にＮ型のエピタキシ
ャル層１３を形成して、Ｓｉ基板１１とエピタキシャル
層１３とでＳｉ基体１４を構成する。そして、素子分離
絶縁膜としてのＳｉＯ₂膜１５をＬＯＣＯＳ法で形成
し、素子分離領域としてのＰ⁺領域１６をイオン注入法
で形成する。また、Ｎ⁺領域１２に対するプラグとして
のＮ⁺領域１７をエピタキシャル層１３中の所定部分に
形成する。その後、テトラエトキシシラン（ＴＥＯＳ）
を原料ガスとするＣＶＤ法でＳｉＯ₂膜１８を堆積さ
せ、熱処理を加えてＳｉＯ₂膜１８を緻密化させる。

【０００８】次に、ＳｉＯ₂膜１８上にレジスト（図示
せず）を塗布し、ベース形成領域に対応する開口を有す
るパターンにリソグラフィでレジストを加工する。そし
て、このレジストをマスクにしたＲＩＥとそれに続くウ
エットエッチングとで、ＳｉＯ₂膜１８に開口２１を形
成する。この時、ＲＩＥを行うのはその異方性によって
開口２１等の寸法精度を高めるためであり、ＲＩＥに続
いてウエットエッチングを行うのは開口２１を介して露
出するＳｉ基体１４の表面の損傷を抑制するためであ
る。その後、ＳｉＯ₂膜１８上のレジストを除去する。

【０００９】次に、Ｓｉ基体１４の表面に付着している
レジストの残渣等である有機物を除去するために、例え
ば、所定の温度に加熱した硫酸と過酸化水素水との混合
液でＳｉ基体１４を洗浄する。また、Ｓｉ基体１４上の
パーティクルを除去するために、例えば、所定の温度に
加熱したアンモニア水と過酸化水素水との混合液でＳｉ
基体１４を洗浄する。更に、Ｓｉ基体１４の表面の金属
汚染物及び自然酸化膜を除去するために、希フッ酸でＳ
ｉ基体１４を洗浄する。希フッ酸による洗浄では、水素
パッシベーション処理も行われ、Ｓｉ基体１４の露出表
面が水素で終端される。

【００１０】次に、低温エピタキシャル成長を行わせる
ために、減圧ＣＶＤ装置にＳｉ基体１４を搬入する。こ
の際、まず、真空排気機能を有するロードロック室にＳ
ｉ基体１４を搬入し、所定時間に亙ってロードロック室
内を排気する。その後、Ｓｉ基体１４を大気に曝すこと
なく、ロードロック室に接続されている反応炉にＳｉ基
体１４を搬入する。そして、反応炉に水素ガスを導入し
ながら約９００℃までＳｉ基体１４を昇温させて、約５
分間の水素ベークを行う。その後、水素ガスの導入を継
続したままで、約７１０〜６６０℃まで反応炉内の温度
を降下させて、下記の様なＣＶＤを行う。

【００１１】即ち、図４に示されている様に、まず、反
応炉内の温度を例えば約７１０℃にし、反応炉内に２
６．７Ｐａ（０．２Ｔｏｒｒ）の分圧のモノシラン（Ｓ
ｉＨ₄）ガスを供給して、図９に示されている様に、約
１５ｎｍの厚さのＳｉ膜２２をＳｉ基体１４上及びＳｉ
Ｏ₂膜１８上に堆積させる。この時の全圧は８０Ｔｏｒ
ｒであり、ＳｉＨ₄ガスの分圧である０．２Ｔｏｒｒと
の差の７９．８Ｔｏｒｒが上述のベークのための水素ガ
スの分圧である。

【００１２】続いて、反応炉内の温度を約６６０℃に降
下させ、ＳｉＨ₄ガス及びゲルマン（ＧｅＨ₄）ガス
を、所望のＧｅ濃度及び膜厚となる様にそれらの流量を
制御して反応炉内に供給して、ＳｉＧｅ膜２３をＳｉ膜
２２上に堆積させる。この際、ＳｉＧｅ膜２３中でボロ
ン（Ｂ）が所望の濃度プロファイルになる様に、ジボラ
ン（Ｂ₂Ｈ₆）ガスをその流量を制御して反応炉内に供
給する。続いて、反応炉内の温度を約６８０℃にして、
ＳｉＨ₄ガス及びＢ₂Ｈ₆ガスを反応炉内に供給して、
Ｂが添加された所望の厚さのＳｉ膜２４をＳｉＧｅ膜２
３上に堆積させる。

【００１３】この様なＣＶＤの結果、図７（ｂ）に示さ
れている様に、Ｓｉ膜２２とＳｉＧｅ膜２３とＳｉ膜２
４とから成る積層膜２５が、Ｓｉ基体１４上及びＳｉＯ
₂膜１８上に堆積される。このＣＶＤの開始前には、Ｓ
ｉＯ₂膜１８の開口２１を介してＳｉ基体１４が露出し
ているので、図１０に示されている様に、積層膜２５の
うちで露出しているＳｉ基体１４上の部分はエピタキシ
ャル膜２５ａであり、ＳｉＯ₂膜１８上の部分は多結晶
膜２５ｂである。

【００１４】従って、Ｓｉ膜２２とＳｉＧｅ膜２３とＳ
ｉ膜２４との何れにおいても、エピタキシャル膜２５ａ
の部分はエピタキシャルであり、多結晶膜２５ｂの部分
は多結晶である。以上の様にして積層膜２５を形成した
後、図８（ａ）に示されている様に、リソグラフィ及び
ＲＩＥでベース層及びベース取出電極のパターンに積層
膜２５を加工する。

【００１５】次に、図８（ｂ）に示されている様に、絶
縁膜としてのＳｉＯ₂膜２６をＣＶＤ法で堆積させ、熱
処理を加えてＳｉＯ₂膜２６を緻密化させる。そして、
エミッタ形成領域に対応する開口２７をリソグラフィ及
びＲＩＥでＳｉＯ₂膜２６に形成する。その後、ＳｉＯ
₂膜２６上のレジストをマスクにしてリンをエピタキシ
ャル層１３にイオン注入して、ベースの不純物のうちで
コレクタ側における不純物を相殺するためのＳＩＣ領域
２８を開口２７の下方に形成する。そして、ＳｉＯ₂膜
２６上のレジストを除去する。

【００１６】次に、導電膜及び不純物拡散源にするため
の多結晶Ｓｉ膜３１をＣＶＤ法で堆積させ、この多結晶
Ｓｉ膜３１に砒素をイオン注入する。そして、リソグラ
フィ及びＲＩＥで、多結晶Ｓｉ膜３１及びＳｉＯ₂膜２
６をエミッタ電極のパターンに連続的に加工すると共に
積層膜２５を露出させ、更に、積層膜２５に覆われてい
ない部分のＳｉＯ₂膜１８を除去する。その後、多結晶
Ｓｉ膜３１上のレジストをマスクにして、ベース取出電
極の部分の抵抗を低減させるためのＢを積層膜２５にイ
オン注入する。そして、多結晶Ｓｉ膜３１上のレジスト
を除去する。

【００１７】次に、熱処理によって、ＳＩＣ領域２８、
多結晶Ｓｉ膜３１及び積層膜２５にイオン注入した不純
物を活性化させ、また、開口２７を介して多結晶Ｓｉ膜
３１から積層膜２５のＳｉ膜２４に砒素を拡散させてエ
ミッタとしてのＮ⁺領域３２を形成する。そして、図６
に示されている様に、層間絶縁膜としてのＳｉＯ₂膜３
３をＣＶＤ法で堆積させ、多結晶Ｓｉ膜３１、積層膜２
５及びＮ⁺領域１７に達する接続孔３４をリソグラフィ
及びＲＩＥでＳｉＯ₂膜３３に形成する。

【００１８】次に、ブランケットＣＶＤ法とエッチング
との組合せまたは選択ＣＶＤ法によって、タングテスン
から成るプラグ３５で接続孔３４を埋める。そして、例
えばスパッタリング法で例えばＡｌ合金膜３６を堆積さ
せ、エミッタ電極配線、ベース電極配線及びコレクタ電
極配線のパターンにリソグラフィ及びＲＩＥでＡｌ合金
膜３６を加工する。図５は、以上の様にして製造された
ヘテロ接合バイポーラトランジスタの多結晶Ｓｉ膜３１
からＮ⁺領域１２までの深さ方向における各種の不純物
及びＧｅの濃度分布を示している。

【００１９】

【発明が解決しようとする課題】上述の様に、図６〜１
０に示されている一従来例のＳｉＧｅヘテロ接合バイポ
ーラトランジスタ及びその製造方法では、積層膜２５の
うちの最下層のＳｉ膜２２がＳｉＯ₂膜１８上に形成さ
れる。ところが、ＳｉＯ₂の熱膨張係数である５．０×
１０^-7／℃とＳｉの熱膨張係数である３．３×１０^-6／
℃とは互いに大幅に異なっている。このため、積層膜２
５の形成後におけるＳｉＧｅヘテロ接合バイポーラトラ
ンジスタの製造工程中に、ＳｉＯ₂膜１８との熱膨張係
数の差異に起因する応力がＳｉＯ₂膜１８上の多結晶膜
２５ｂ中で発生し易い。

【００２０】一方、エピタキシャル膜２５ａが多結晶膜
２５ｂと連なっているので、エピタキシャル膜２５ａが
多結晶膜２５ｂから応力を及ぼされ易い。このため、エ
ピタキシャル膜２５ａ中、特にエピタキシャル膜２５ａ
と多結晶膜２５ｂとの界面付近でミスフィット転位が発
生し易く、このミスフィット転位のために歩留りが低か
った。

【００２１】従って、本願の発明の目的は、絶縁膜の開
口を介して露出している単結晶シリコン基体上と絶縁膜
上とにおけるエピタキシャルのシリコン膜と多結晶のシ
リコン膜とが互いに連なっていても、エピタキシャルの
シリコン膜中におけるミスフィット転位による歩留りの
低下が少ない半導体装置及びその製造方法を提供するこ
とである。

【００２２】

【課題を解決するための手段】本願の発明による半導体
装置及びその製造方法では、単結晶シリコン基体を露出
させる開口を有する絶縁膜が少なくともシリコンと酸素
と窒素とを含むので、シリコンと酸素と窒素との比率を
制御することによって絶縁膜の熱膨張係数をシリコンの
熱膨張係数に近づけることができる。従って、シリコン
膜の形成後における半導体装置の製造工程中に、絶縁膜
との熱膨張係数の差異に起因する応力が絶縁膜上の多結
晶のシリコン膜中で発生しにくい。

【００２３】このため、シリコン膜の形成後における半
導体装置の製造工程中に、絶縁膜の開口を介して露出し
ている単結晶シリコン基体上に位置しており多結晶のシ
リコン膜と連なっているエピタキシャルのシリコン膜が
多結晶のシリコン膜から応力を及ぼされにくく、エピタ
キシャルのシリコン膜中、特にエピタキシャルのシリコ
ン膜と多結晶のシリコン膜との界面付近でミスフィット
転位が発生しにくい。また、少なくともシリコンとゲル
マニウムとを含む半導体膜がシリコン膜上に設けられ、
シリコン膜と半導体膜とを含む積層膜がバイポーラトラ
ンジスタの少なくともベース層にされれば、ベース層中
でミスフィット転位が発生しにくい。

【００２４】

【発明の実施の形態】以下、ＮＰＮ型のＳｉＧｅヘテロ
接合バイポーラトランジスタ及びその製造方法に適用し
た本願の発明の一実施形態を、図１〜５を参照しながら
説明する。本実施形態でも、図２（ａ）に示されている
様にＮ⁺領域１７を形成するまでは、上述の従来例と同
様の工程を実行する。しかし、本実施形態では、その
後、厚さ１０ｎｍのＳｉＯ₂膜３７を熱酸化で全面に形
成する。

【００２５】そして、圧力が３０〜５０Ｐａで温度が７
６０℃であり、Ｓｉの原料ガスとしてのジクロルシラン
（ＳｉＨ₂Ｃｌ₂）、Ｎの原料ガスとしてのアンモニア
（ＮＨ₃）及びＯの原料ガスとしての亜酸化窒素（Ｎ₂
Ｏ）または酸素（Ｏ₂）を用いる減圧ＣＶＤ法で、厚さ
５０ｎｍの窒化シリコン酸化（ＳｉＯＮ）膜３８をＳｉ
Ｏ₂膜３７上の全面に形成する。更に、ＣＶＤ法でＳｉ
Ｏ₂膜（図示せず）を堆積させ、熱処理を加えてこのＳ
ｉＯ₂膜を緻密化させる。

【００２６】次に、ＳｉＯＮ膜３８上のＳｉＯ₂膜上に
レジスト（図示せず）を塗布し、ベース形成領域に対応
する開口を有するパターンにリソグラフィでレジストを
加工する。そして、このレジストをマスクにして、Ｓｉ
ＯＮ膜３８上のＳｉＯ₂膜を希フッ酸でエッチングす
る。続いて、ＳｉＯ₂膜上のレジストを除去した後、露
出したＳｉＯ₂膜をマスクにして、１５０℃程度の燐酸
でＳｉＯＮ膜３８をエッチングする。更に、ＳｉＯＮ膜
３８から露出しているＳｉＯ₂膜３７とＳｉＯＮ膜３８
上に残っているＳｉＯ₂膜とを希フッ酸で同時にエッチ
ングする。この結果、ＳｉＯ₂膜３７及びＳｉＯＮ膜３
８に開口２１が形成される。

【００２７】その後は、図２（ｂ）〜図３（ｂ）及び図
１に示されている様に、再び上述の従来例と同様にＳｉ
膜２２の形成以降の工程を実行して、本実施形態のヘテ
ロ接合バイポーラトランジスタを製造する。従って、本
実施形態においても、積層膜２５を形成する際のタイム
チャートは上述の従来例と同様であって図４の通りであ
る。また、多結晶Ｓｉ膜３１からＮ⁺領域１２までの深
さ方向における各種の不純物及びＧｅの濃度分布も上述
の従来例と同様であって図５の通りである。

【００２８】以上の様な本実施形態では、減圧ＣＶＤ法
でＳｉＯＮ膜３８を形成する際にＳｉとＯとＮとの比率
を制御することによって、このＳｉＯＮ膜３８の熱膨張
係数をＳｉの熱膨張係数に近づけることができる。従っ
て、積層膜２５の形成後におけるヘテロ接合バイポーラ
トランジスタの製造工程中に、ＳｉＯＮ膜３８との熱膨
張係数の差異に起因する応力がＳｉＯＮ膜３８上の多結
晶膜２５ｂ中で発生しにくい。

【００２９】このため、積層膜２５の形成後におけるヘ
テロ接合バイポーラトランジスタの製造工程中に、エピ
タキシャル膜２５ａが多結晶膜２５ｂから応力を及ぼさ
れにくく、エピタキシャル膜２５ａ中、特にエピタキシ
ャル膜２５ａと多結晶膜２５ｂとの界面付近でミスフィ
ット転位が発生しにくい。従って、エピタキシャル膜２
５ａ中におけるミスフィット転位による歩留りの低下が
少ない。

【００３０】なお、以上の実施形態では開口２１を形成
するためにＳｉＯＮ膜３８が用いられているが、Ｓｉと
ＯとＮ以外の材料がＳｉＯＮ膜３８に含まれていてもよ
い。また、上述の実施形態では積層膜２５中にＳｉＧｅ
膜２３が用いられているが、ＳｉＧｅ膜２３の代わりに
例えばシリコンゲルマニウムカーボン（Ｓｉ_1-x-yＧｅ
_xＣ_y）膜が用いられても、上述の実施形態と同様の効
果が得られる。

【００３１】また、上述の実施形態ではＮＰＮ型のヘテ
ロ接合バイポーラトランジスタ及びその製造方法に本願
の発明が適用されているが、ＰＮＰ型のヘテロ接合バイ
ポーラトランジスタ及びその製造方法にも本願の発明を
適用することができ、ヘテロ接合バイポーラトランジス
タとその他の半導体素子とを含む半導体装置及びその製
造方法にも本願の発明を適用することができる。

【００３２】また、上述の実施形態では積層膜２５がヘ
テロ接合バイポーラトランジスタのベース層及びその取
出電極として用いられているが、積層膜２５はこれら以
外の用途に用いられてもよく、用途によっては積層膜２
５中にＳｉ膜２４やＳｉＧｅ膜２３が含まれていなくて
もよい。

【００３３】

【発明の効果】本願の発明による半導体装置及びその製
造方法では、シリコン膜の形成後における半導体装置の
製造工程中に、絶縁膜の開口を介して露出している単結
晶シリコン基体上に位置しており多結晶のシリコン膜と
連なっているエピタキシャルのシリコン膜が多結晶のシ
リコン膜から応力を及ぼされにくく、エピタキシャルの
シリコン膜中、特にエピタキシャルのシリコン膜と多結
晶のシリコン膜との界面付近でミスフィット転位が発生
しにくい。このため、エピタキシャルのシリコン膜中に
おけるミスフィット転位による歩留りの低下が少ない。

【００３４】また、少なくともシリコンとゲルマニウム
とを含む半導体膜がシリコン膜上に設けられ、シリコン
膜と半導体膜とを含む積層膜がバイポーラトランジスタ
の少なくともベース層にされれば、ベース層中でミスフ
ィット転位が発生しにくい。このため、ベース層中にお
けるミスフィット転位による歩留りの低下が少ない。

【図面の簡単な説明】

【図１】本願の発明の一実施形態による半導体装置の側
断面図である。

【図２】本願の発明の一実施形態による半導体装置の前
半の製造工程を順次に示す側断面図である。

【図３】本願の発明の一実施形態による半導体装置の後
半の製造工程を順次に示す側断面図である。

【図４】本願の発明の一実施形態及び一従来例における
積層膜を形成する際のタイムチャートである。

【図５】本願の発明の一実施形態及び一従来例による半
導体装置の深さ方向における各種の不純物及びＧｅの濃
度分布を示すグラフである。

【図６】本願の発明の一従来例による半導体装置の側断
面図である。

【図７】本願の発明の一従来例による半導体装置の前半
の製造工程を順次に示す側断面図である。

【図８】本願の発明の一従来例による半導体装置の後半
の製造工程を順次に示す側断面図である。

【図９】本願の発明の一従来例による半導体装置の製造
過程における部分側断面図である。

【図１０】本願の発明の一従来例による半導体装置の製
造過程における側断面図である。

【符号の説明】

１４…Ｓｉ基体（単結晶シリコン基体）、２１…開口、
２２…Ｓｉ膜（シリコン膜）、２３…ＳｉＧｅ膜（半導
体膜）、２５…積層膜、３８…ＳｉＯＮ膜（絶縁膜）

フロントページの続きＦターム(参考） 5F003 AP00 BA26 BB08 BC01 BE07 BF06 BG06 BG10 BM01 BP21 BP23 BP32 BP41 BS06 BS08 BS09 5F045 AB01 AB02 AB03 AB32 AB34 AC01 AC05 AC11 AC19 AD10 AD11 AE25 AF08 BB13 CA02

Claims

【特許請求の範囲】

【請求項１】単結晶シリコン基体の上層に設けられて
おり、少なくともシリコンと酸素と窒素とを含んでお
り、前記単結晶シリコン基体を露出させている開口を有
する絶縁膜と、前記開口を介して露出している前記単結晶シリコン基体
上と前記絶縁膜上とで互いに連なっており、前記露出し
ている単結晶シリコン基体上及び前記絶縁膜上で夫々エ
ピタキシャル及び多結晶であるシリコン膜とを具備する
半導体装置。
【請求項２】少なくともシリコンとゲルマニウムとを
含んでおり、前記露出している単結晶シリコン基体の上
方及び前記絶縁膜の上方で夫々エピタキシャル及び多結
晶である半導体膜が、前記シリコン膜上に設けられてお
り、前記シリコン膜と前記半導体膜とを含む積層膜がバイポ
ーラトランジスタの少なくともベース層になっている請
求項１記載の半導体装置。
【請求項３】単結晶シリコン基体の上層に、少なくと
もシリコンと酸素と窒素とを含んでおり、前記単結晶シ
リコン基体を露出させる開口を有する絶縁膜を、形成す
る工程と、前記開口を介して露出している前記単結晶シリコン基体
上と前記絶縁膜上とに、互いに連なっており、前記露出
している単結晶シリコン基体上及び前記絶縁膜上で夫々
エピタキシャル及び多結晶であるシリコン膜を、形成す
る工程とを具備する半導体装置の製造方法。
【請求項４】前記シリコン膜上に、少なくともシリコ
ンとゲルマニウムとを含んでおり、前記露出している単
結晶シリコン基体の上方及び前記絶縁膜の上方で夫々エ
ピタキシャル及び多結晶である半導体膜を、形成する工
程と、前記シリコン膜と前記半導体膜とを含む積層膜でバイポ
ーラトランジスタの少なくともベース層を形成する工程
とを具備する請求項３記載の半導体装置の製造方法。