JP2005217137A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ベース抵抗を低減するために非選択エピタキシャル成長を行うに当たり、十分な膜厚と良好なモフォロジーを有するベース引き出し電極を形成する手法を提供すること。
【解決手段】 Ｓｉ基板上に絶縁膜３と多結晶膜１１が積層されており、多結晶膜１１および絶縁膜３が部分的に除去されてＳｉ面が露出した開口部Ｂを有し、エピタキシャル成長により開口部Ｂにエピタキシャル膜４ａが形成されると同時に多結晶膜１１上および側面にエピタキシャル膜４ａと電気的に接続するようにベース引き出し電極（多結晶膜）４ｂとして作用する多結晶膜が形成されている半導体装置。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関するものであり、特にエピタキシャル成長によってベース層を形成するバイポーラトランジスタの構造および製造方法に関する。

シリコンバイポーラトランジスタは、微細加工技術・セルフアライン技術の進展により高速化が図られているが、より一層の高性能化を目指して、ベース層をエピタキシャル成長で形成するエピベース構造が注目されており、特に近年、エピタキシャル成長により形成したＳｉＧｅ混晶半導体をベース層として用いるＳｉＧｅヘテロ接合バイポーラトランジスタの研究開発が盛んに行われている。その中でも特に、シリコン上にＳｉエピタキシャル膜あるいはＳｉＧｅエピタキシャル膜を成長するだけでなく、同時に酸化膜および窒化膜等の絶縁膜上にもＳｉやＳｉＧｅの多結晶膜を成長させる非選択エピタキシャル成長技術が、トランジスタの高性能化を実現する技術として有望視されている。例えば、特許文献１や特許文献２に非選択ＳｉＧｅエピタキシャル成長を用いたＳｉＧｅヘテロ接合バイポーラトランジスタおよび製造方法が示されている。

図７および図８は、それぞれ非選択エピタキシャル成長技術を用いたバイポーラトランジスタの代表的な断面構造および製造方法を工程順に示したものである。以下、図７および図８を用いて、非選択エピタキシャル成長技術によるバイポーラトランジスタの製造方法を説明する。

Ｐ型シリコン基板１１１上にＮ^＋型不純物層１１２を介してＮ⁻型エピタキシャル膜１０１を形成する。その後、トレンチ技術および酸化膜埋め込み技術を用いて素子間分離として作用する酸化膜１１４および１０２を形成する。次に、酸化膜１０３をＣＶＤ法により堆積させた後、フォトリソグラフィー技術とウエットエッチング技術を用いて、酸化膜１０３を開口することにより、エピタキシャル成長領域Ｂを形成する（図８（ａ））。

次に、ＭＢＥ（分子線エピタキシ）、ＵＨＶ（Ultra High Vacuum）−ＣＶＤあるいはＬＰ−ＣＶＤ（減圧化学気相成長）技術、エピタキシャル成長技術により、基板全面にボロンを含むＳｉ層（１０４ａおよび１０４ｂ）を形成するが、このとき、非選択エピタキシャル成長技術を用いることにより、シリコン面上ではエピタキシャル膜１０４ａが成長し、酸化膜１０５上ではベース引き出し電極１０４ｂの膜が成長する（図８（ｂ））。

さらに、全面に酸化膜１０５を成長させ、フォトリソグラフィー技術とエッチング技術を用いて、エミッタ開口部Ｃを形成する。次に、エミッタ電極となるＮ型ポリシリコン膜１０６を堆積し、フォトリソグラフィーとエッチング技術を用いて、エミッタポリシリコン電極１０６およびポリシリコン膜からなるベース引き出し電極１０４ｂを加工した後、ＲＴＡ（瞬時熱アニール）などの熱処理を行い、エミッタポリシリコン電極１０６からＮ型不純物を真性ベース層となるエピタキシャル膜１０４ａ中に拡散させて、エミッタ−ベース接合を形成する（図８（ｃ））。

次に、全面に酸化膜を堆積させた後、ドライエッチによりエミッタポリシリコン電極１０６およびポリシリコン膜からなるベース引き出し電極１０４ｂの側壁にサイドウォール（酸化膜）１０７を形成する。

続いて、サリサイド技術により、エミッタポリシリコン電極１０６、ポリシリコン膜からなるベース引き出し電極１０４ｂおよびコレクタウォール層１１３の表面にシリサイド層を形成し、層間絶縁膜１０９を堆積させた後、リソグラフィー技術とドライエッチング技術によりコンタクトホール１１０を形成する。

この後、金属配線を形成することにより図７のようなバイポーラトランジスタが形成される。

このようにして、非選択エピタキシャル成長技術を用いて製造されたエピベースバイポーラトランジスタでは、
（１）ベース層として作用するエピタキシャル膜１０４ａと同時に形成した酸化膜１０３上の多結晶膜をベース引き出し電極１０４ｂとして使用することができるため、エピタキシャル膜（ベース層）４ａとベース引き出し電極１０４ｂとの接触部でのコンタクト抵抗を低減することができ、ベース抵抗を低減することができる。

（２）選択成長では、成長条件の微妙な変動により選択成長くずれ（絶縁膜上にも多結晶膜が島状に形成される）が発生しやすく（プロセスマージンが少ない）、工程異常が発生しやすいが、非選択成長では絶縁膜上にも膜状に多結晶を形成するためエピタキシャル成長に起因する工程異常は発生しにくい（プロセスマージンが大きい）。

（３）ベース層にＳｉＧｅ混晶を用いるＳｉＧｅ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）の場合、多結晶ＳｉＧｅ膜は多結晶シリコン膜に比べて、一般に比抵抗が低く、高濃度にＢドープされたＳｉＧｅ多結晶膜をバイポーラトランジスタのベース引き出し電極として使用することができるため、ベース抵抗のさらなる低減ができる。

以上のような観点から、トランジスタの電気特性を向上させ、かつ生産を安定して行うことができる有望な技術であると考えられている。
特開平５−１７５２２２号公報（第５頁、第２図） 特開平６−６９４３４号公報（第４−５頁、第１図）

以上のように非選択エピタキシャル成長はバイポーラトランジスタの電気特性向上の観点から有望な技術であるが、一方で、以下のような課題も有している。

シリコン上での成長と異なり、酸化膜・窒化膜等の絶縁膜上では、ある粒径以上の成長核（臨界核）がある密度以上形成された後、膜成長が始まるため、絶縁膜上では成長開始までに時間的な遅れ（潜伏時間）が発生する。

一般に、同一プロセス条件の場合、多結晶膜の成長速度は、エピタキシャル膜の成長速度と同程度か小さいため、潜伏時間が存在する分、エピタキシャル膜の膜厚よりも厚い膜厚の多結晶膜を形成することは原理的に困難である。

一方、エピタキシャル膜の膜厚（ベース幅に対応）はデバイス設計から決定されるため、多結晶膜の膜厚を厚くするために変更することは困難である。また、一般にバイポーラトランジスタを高速化するための手法としてベース層の薄膜化が有効な手法として用いられるが、ベース層が薄くなればなるほど、非選択エピタキシャル成長だけでは十分な厚みを有するベース引き出し電極を形成することは困難となる。

また、絶縁膜表面に形成された多結晶膜は、後工程でリソグラフィーやドライエッチによる加工を安定に行うために、表面モフォロジーが良好でなければならない。特に、表面モフォロジーが悪く、均一に膜が形成されていない場合、コンタクトホール形成時のドライエッチにより多結晶膜（ベース引き出し電極）の突き抜けが生じ、トランジスタの電気特性不良を生じてしまう可能性がある。このため、非選択成長で形成される多結晶膜は、均一で良好な表面モフォロジーを有することが要求される。また、サリサイド技術を用いて形成されるトランジスタの場合は、ドライエッチによるシリサイド層の突き抜けを防ぐため、エミッタポリシリコン電極１０６およびポリシリコン膜からなるベース引き出し電極１０４ｂ表面に均一なシリサイド層を形成する必要があり、特に表面モフォロジーが良好なポリシリコン膜が要求される。サリサイド技術を用いる場合、シリサイド層を突き抜けてしまうとベース抵抗が急増するという深刻な問題を生じる。

さらに、ＳｉＧｅ混晶をベース層とするＳｉＧｅ−ＨＢＴでは、Ｇｅ組成比を大きくすることがトランジスタ特性の高性能化に有効であるが、選択／非選択エピタキシャル成長の観点からは、Ｇｅ組成比が大きくなるに従い、非選択成長しにくく（潜伏時間が長く）なる傾向がある。また、Ｇｅ組成比の増加に伴い、表面モフォロジーも悪化することが知られている。このため、特にＳｉＧｅ−ＨＢＴでは、トランジスタ特性の高性能化と十分な膜厚と良好なモフォロジーを有する多結晶膜形成との両立が困難となる。

以上のことより、非選択エピタキシャル成長技術によりベース引き出し電極を形成するバイポーラトランジスタでは、絶縁膜上に十分な膜厚と良好なモフォロジーを有し、ベース引き出し電極として作用させることができる多結晶膜を容易に形成する手法が必要とされる。

なお、Ｇｅ含有率と選択性の関係については、例えば次の文献を参照することができる。：Ｋ．Ａketagawa他によるJpn.J.Appl.Phys.Vol.31(1992)pp.1432-1435,″SelectiveEpitaxial Growth of Si and Si1-xGex Films by Ultrahigh-Vacuum Chemical VaporDeposition Using Si2H6 and GeH4″。

本発明は、上記の課題を解決するために次のような手段を講じる。

本発明による半導体装置は、半導体基板上に絶縁膜が形成されており、前記絶縁膜上に第１多結晶半導体膜が形成されている半導体装置であって、前記絶縁膜および前記第１多結晶半導体膜が除去されて前記半導体基板表面が露出した開口部を有し、エピタキシャル成長により同時に前記開口部に形成されたエピタキシャル膜と前記第１多結晶半導体膜の上面および側面に形成された第２多結晶半導体膜とが接続されていることを特徴とする。これが基本構造である。

上記構成の半導体装置に対応する本発明による半導体装置の製造方法は、半導体基板上に素子分離として分離絶縁膜を形成し、前記半導体基板および前記素子分離上に絶縁膜を形成し、さらに前記絶縁膜上に第１多結晶半導体膜を形成した後、前記絶縁膜および前記第１多結晶半導体膜を除去して前記半導体基板表面が露出した開口部を形成し、続いてエピタキシャル成長により前記開口部にエピタキシャル膜を形成すると同時に前記第１多結晶半導体膜の上面および側面に前記エピタキシャル膜と接続する第２多結晶半導体膜を形成することを特徴とする。

電極層（例えばベース層）となるエピタキシャル膜とその引き出し電極となる第２多結晶半導体膜とが同時に形成されるため、エピタキシャル膜（電極層）と第２多結晶半導体膜（引き出し電極）との接触部でのコンタクト抵抗が無くなり、電極抵抗を低減することができる。

さらに、第２多結晶半導体膜だけでなく第１多結晶半導体膜も引き出し電極として作用させることができるため、引き出し電極の膜厚を十分確保することができる。

また、第２多結晶半導体膜は、絶縁膜上に形成するのではなく、第１多結晶半導体膜上に形成するので、その非選択エピタキシャル成長において潜伏時間が実質的に存在しない。そのため、絶縁膜上よりも厚い引き出し電極を形成することができる。

なお、下地となる第１多結晶半導体膜をＬＰ−ＣＶＤ法で形成すれば、第１多結晶半導体膜は均一で表面モフォロジーが良いため、その上部に非選択エピタキシャル成長により形成される第２多結晶半導体膜も均一でモフォロジー良く形成することができる。

また、本発明による他の半導体装置は、上記の基本構造において、前記半導体基板に素子分離として分離絶縁膜が形成されており、前記素子分離が前記開口部の外側に形成された構成となっている。

トランジスタのサイズを小さくすることが可能となり、また、寄生容量の低減によりトランジスタの特性向上が見込まれる。

また、本発明による他の半導体装置は、上記の基本構造において、前記エピタキシャル膜と前記エピタキシャル膜と同時に形成された前記第２多結晶半導体膜の高さが同じとされた構成となっている。

エピタキシャル膜と第２多結晶半導体膜の高さを同じとすることにより、開口部形成時のリソグラフィー時の下地段差を無くすことができ、形状および寸法の安定した開口部を形成することが可能となる。

また、本発明による他の半導体装置は、上記の基本構造において、前記エピタキシャル膜と同時に形成された前記第２多結晶半導体膜と前記半導体基板表面の高さが同じとされた構成となっている。

上記構成の半導体装置に対応する本発明による他の半導体装置の製造方法は、前記分離絶縁膜をエッチングして前記素子分離の高さを前記半導体基板より下げた後に前記絶縁膜および前記第１多結晶半導体膜を形成することにより、エピタキシャル成長後に前記素子分離上に形成された前記第２多結晶半導体膜の高さと前記半導体基板との高さを同じとすることを特徴とする。

第２多結晶半導体膜の高さと半導体基板表面の高さを同じとすることにより、コンタクトホール形成時のドライエッチにおいて、第２多結晶半導体膜（引き出し電極）の部分へのオーバーエッチ量を低減し、突き抜けの発生を防ぐことができる。

また、上記の半導体装置であって、バイポーラトランジスタとして機能し、前記第１多結晶半導体膜と前記第２多結晶半導体膜からなる積層膜がベース引き出し電極として機能するように構成されたものは、特に好適である。

これに対応する本発明による半導体装置の製造方法は、バイポーラトランジスタとして機能し、前記第１多結晶半導体膜と前記第２多結晶半導体膜からなる積層膜がベース引き出し電極として機能することを特徴とする。

ベース層となるエピタキシャル膜とベース引き出し電極となる第２多結晶半導体膜とが同時に形成されるため、エピタキシャル膜（ベース層）と第２多結晶半導体膜（ベース引き出し電極）との接触部でのコンタクト抵抗が無くなり、ベース抵抗を低減することができる。

さらに、第２多結晶半導体膜だけでなく第１多結晶半導体膜もベース引き出し電極として作用させることができるため、ベース引き出し電極の膜厚を十分確保することができる。

また、第２多結晶半導体膜は、絶縁膜上に形成するのではなく、第１多結晶半導体膜上に形成するので、その非選択エピタキシャル成長において潜伏時間が実質的に存在しない。そのため、絶縁膜上よりも厚いベース引き出し電極を形成することができる。

また、上記の半導体装置であって、前記第１多結晶半導体膜が他の素子領域のカバー膜として機能するように構成するのもよい。これに対応する半導体装置の製造方法も、同様に、前記第１多結晶半導体膜が他の素子領域のカバー膜として機能するものである。

バイポーラトランジスタと同時にＭＯＳトランジスタを製造するＢｉＣＭＯＳプロセスなどでは、ＣＭＯＳトランジスタ等の他の領域のカバー膜として作用させることができる。

また、上記の半導体装置であって、前記エピタキシャル膜がＳｉＧｅまたはＳｉＧｅＣとの混晶半導体とするのでもよい。これに対応する半導体装置の製造方法も、同様に、前記エピタキシャル膜がＳｉＧｅまたはＳｉＧｅＣとの混晶半導体であるものである。

ＳｉＧｅまたはＳｉＧｅＣとの混晶をベース層として用いるＳｉＧｅ−ＨＢＴでは、下地である第１多結晶半導体膜による潜伏時間の短縮（非選択エピタキシャル成長により形成される多結晶膜の厚膜化）および表面モフォロジーの改善効果が大きい。

本発明によれば、エピベース構造を有するバイポーラトランジスタにおいて、非選択エピタキシャル成長により、十分な膜厚と良好な表面モフォロジーを有するポリシリコン膜（ベース引き出し電極）を形成することができる。また、本発明によるトランジスタ構造および製造方法を用いることにより、ベース抵抗が小さく、かつコンタクトホール形成ドライエッチ時の下地膜突き抜け不良に対して安定したバイポーラトランジスタを容易に製造することができる。

以下、本発明にかかわる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１におけるバイポーラトランジスタの製造方法を工程順に示したものであり、図２は、本実施形態において製造されたバイポーラトランジスタの断面構造を示したものである。

本発明の実施の形態１の特徴は、エピタキシャル膜成長領域（ベース領域）Ｂを規定するためのＣＶＤによる絶縁膜（酸化膜）３の上部にボロンなどのＰ型不純物がドープされた多結晶膜（ポリシリコン膜）１１が、エピタキシャル成長前に形成されており、さらに絶縁膜（酸化膜）３および多結晶膜（ポリシリコン膜）１１により規定されたベース開口部（エピタキシャル膜成長領域）Ｂが素子分離２により規定されたコレクタ開口部Ａとオンラインあるいはコレクタ開口部Ａの内側に形成されていることを特徴とする。

まず、Ｎ⁻型エピタキシャル膜１中にトレンチ技術と酸化膜埋め込み技術により素子分離２を形成する。

次に、絶縁膜（酸化膜）３および膜厚の薄い多結晶膜（ポリシリコン膜）１１をＣＶＤ法により順次堆積させた後、イオン注入技術によりボロン等のＰ型不純物を多結晶膜（ポリシリコン膜）１１中にドーピングする。

続いて、フォトリソグラフィー技術とドライエッチ技術により多結晶膜（ポリシリコン膜）１１にベース開口部Ｂを形成する。

次に、レジストを除去した後、ウエットエッチにより多結晶膜（ポリシリコン膜）１１をマスクとして絶縁膜（酸化膜）３を開口し、ベース開口部Ｂ（エピタキシャル膜成長領域）を形成する（図１（ａ））。

次に、ＭＢＥ（分子線エピタキシ）、ＵＨＶ（Ultra High Vacuum）−ＣＶＤあるいはＬＰ−ＣＶＤ（減圧化学気相成長）技術によりエピタキシャル成長を行う。このとき、非選択成長となるようにエピタキシャル成長条件を設定することにより、ベース開口部Ｂ（シリコン面）では、エピタキシャル膜４ａが成長し、それ以外の領域では多結晶膜（ポリシリコン膜）４ｂを成長させることができる（図１（ｂ））。

さらに、全面に酸化膜５を成長させ、フォトリソグラフィー技術とエッチング技術を用いて、エミッタ開口部Ｃを形成する。

次に、エミッタ電極となるＮ型のポリシリコン膜６を堆積し、フォトリソグラフィーとエッチング技術を用いて、エミッタポリシリコン電極６およびベース引き出し電極（多結晶膜）４ｂを加工した後、ＲＴＡなどの熱処理を行い、エミッタポリシリコン電極６からＮ型不純物を真性ベース層となるエピタキシャル膜４ａ中に拡散させて、エミッタ−ベース接合を形成する（図１（ｃ））。

次に、全面に酸化膜を堆積させた後、ドライエッチによりエミッタポリシリコン電極６およびベース引き出し電極（多結晶膜）４ｂの側壁にサイドウォール（酸化膜）７を形成する（図１（ｄ））。

続いて、サリサイド技術により、エミッタポリシリコン電極６、ベース引き出し電極（多結晶膜）４ｂおよびコレクタウォール層（図には図示せず）表面にシリサイド層８を形成し、層間絶縁膜９を堆積させた後、リソグラフィー技術とドライエッチング技術によりコンタクトホール１０を形成する（図１（ｅ））。

この後、金属配線を形成することにより図２のようなバイポーラトランジスタが形成される。

このようにして作製されたバイポーラトランジスタでは、ベース層となるエピタキシャル膜４ａとベース引き出し電極（多結晶膜）４ｂとが同時に形成されるため、エピタキシャル膜（ベース層）４ａとベース引き出し電極（多結晶膜）４ｂとの接触部でのコンタクト抵抗が無くなり、ベース抵抗を低減することができる。

さらに、非選択エピタキシャル成長により形成されたベース引き出し電極（多結晶膜）４ｂだけでなく、多結晶膜（ポリシリコン膜）１１もベース引き出し電極として作用させることができるため、ベース引き出し電極の膜厚を十分確保することができる。

また、絶縁膜上と異なり、多結晶膜（ポリシリコン膜）１１上では非選択エピタキシャル成長において潜伏時間が実質的に存在しないため、絶縁膜上よりも厚いベース引き出し電極（多結晶膜）４ｂを形成することができる。さらに、下地となる多結晶膜（ポリシリコン膜）１１は通常ＬＰ−ＣＶＤ法により形成されるが、ＬＰ−ＣＶＤ法で形成された多結晶膜（ポリシリコン膜）は、一般に均一で表面モフォロジーが良いため、その上部に非選択エピタキシャル成長により形成されるベース引き出し電極（多結晶膜）４ｂも均一でモフォロジー良く形成することができる。

特に、ＳｉＧｅ混晶をベース層として用いるＳｉＧｅ−ＨＢＴでは、下地となる多結晶膜（ポリシリコン膜）１１による潜伏時間の短縮（非選択エピタキシャル成長により形成される多結晶膜の厚膜化）および表面モフォロジーの改善効果は大きい。

また、バイポーラトランジスタのベース部〜エミッタ部を形成している間は、絶縁膜（酸化膜）３や多結晶膜（ポリシリコン膜）１１はバイポーラトランジスタ部以外の領域を全面的に被覆しているため、バイポーラトランジスタと同時にＭＯＳトランジスタを製造するＢｉＣＭＯＳプロセスなどでは、ＣＭＯＳトランジスタ等の他の領域のカバー膜として作用させることができるという効果もある。

（実施の形態２）
図３に実施の形態２におけるトランジスタの断面構造を示す。

本発明の実施の形態２は、実施の形態１と異なり、多結晶膜（ポリシリコン膜）１１および絶縁膜（酸化膜）３に形成されたベース開口部Ｂが、素子分離２により規定されたコレクタ開口部Ａの外側に形成されていることを特徴とするものである。

本実施形態では、コレクタ開口部Ａの内側にベース開口部Ｂを形成する必要が無いため、トランジスタのサイズ（コレクタ開口幅）を小さくすることが可能となり、ベース・コレクタ寄生容量の低減によりトランジスタの特性向上が見込まれる。

本実施形態でも、多結晶膜（ポリシリコン膜）１１上には十分な膜厚のベース引き出し電極（多結晶膜）４ｂを非選択エピタキシャル成長により形成することが可能である。このため、ベース引き出し電極（１１＋４ｂ）に対するコンタクトホール形成部では、十分な膜厚と良好な表面モフォロジーを確保できるため、コンタクトホール形成のドライエッチにおける突き抜けを防止することができる。またベース引き出し電極の厚膜化によるシート抵抗低減効果によりベース抵抗の低減も可能となる。

本実施形態では、エピタキシャル膜（ベース層）４ａとポリシリコン膜からなるベース引き出し電極（１１＋４ｂ）とのリンク部Ｄで、部分的にポリシリコン膜厚が薄くなるが、エピタキシャル成長条件を最適化することにより、ベース引き出し電極として必要な膜厚を確保することは可能である。

特に、ＳｉＧｅ−ＨＢＴでは、ベース層（ＳｉＧｅエピ膜）中にＢを高濃度にドーピングするため、このリンク部も高濃度にＢがドープされたポリＳｉＧｅ膜となり、抵抗率が低く、実質的にベース抵抗の増大を引き起こすことは無い。

（第３の実施の形態）
図４、図５に実施の形態３におけるトランジスタの断面構造を示す。ここで図４はエミッタ開口部Ｃ形成のためのリソグラフィー工程での断面図であり、図５はコンタクトホール１０形成後の断面図である。

本発明の実施の形態３は、第１および実施の形態２において、エピタキシャル成長後のエピタキシャル膜４ａの高さとベース引き出し電極（多結晶膜）４ｂの高さを同じとすることを特徴とする。

図４において、１２はレジストである。エピタキシャル膜４ａとベース引き出し電極（多結晶膜）４ｂの高さを同じとすることにより、エミッタ開口部Ｃ形成時のリソグラフィー時の下地段差を無くすことができ、形状および寸法の安定したエミッタ開口部Ｃを形成することが可能となる。またエミッタ開口部Ｃの微細化も容易となるため、エミッタ開口部Ｃの寸法を縮小し、それに伴いコレクタ開口部Ａの寸法も縮小することができるため、ベース開口部（エピタキシャル膜成長領域）Ｂをコレクタ開口部Ａの内側に形成することによるデメリット（トランジスタセル面積増大による寄生容量増加）を解消することができる。

エピタキシャル膜４ａとベース引き出し電極（多結晶膜）４ｂの成長速度の比は、エピタキシャル成長条件（成長温度、ガス流量など）により決定されるが、事前にこの関係を調べておき、さらにエピタキシャル成長前にＣＶＤで形成される絶縁膜（酸化膜）３と多結晶膜（ポリシリコン膜）１１の膜厚を最適化することによりエピタキシャル膜４ａとベース引き出し電極（多結晶膜）４ｂの高さを同じとすることできる。

なお、本発明における多結晶膜（ポリシリコン膜）１１の役割（非選択エピタキシャル成長により潜伏時間を無くし表面モフォロジーの良好な多結晶膜を形成するための下地膜として作用する）からは、膜厚が薄くても、均一で表面モフォロジーが良好でありさえすれば良いため、本実施形態において多結晶膜（ポリシリコン膜）１１の膜厚を薄くしても大きな問題は無い。

また、多結晶膜（ポリシリコン膜）１１の膜厚としては、具体的には２０〜３０ｎｍ程度以上あれば、本発明の目的を十分達成することができると考えられる。

（第４の実施の形態）
図６に実施の形態４におけるトランジスタの断面構造を示す。

本発明の実施の形態４は、ポリシリコン膜からなるベース引き出し電極（１１＋４ｂ）の高さをＳｉ基板と同じとすることを特徴とする。

コンタクトホール１０形成時のドライエッチでは、最も深さの深い部分（すなわちＳｉ基板までエッチングが必要なコレクタウォール層１５の部分に形成するコンタクトホール）に合わせてエッチング時間が設定される。このため、それよりも深さの浅いエミッタポリシリコン電極６やポリシリコン膜からなるベース引き出し電極（１１＋４ｂ）に対しては、深さが浅い分オーバーエッチが生じる。通常、これらのエミッタポリシリコン電極６およびコレクタウォール層１５の表面にはシリサイド層８が形成されているため、コンタクトホール形成のドライエッチでは、このシリサイド層８でエッチングを停止させるように条件設定がなされるが、オーバーエッチ量が大きいとシリサイド層８を突き抜けてしまうという不具合が生じてしまう。また、一般にポリシリコン膜上に形成されたシリサイド層の膜質や膜厚均一性は、下地となるポリシリコン膜の膜質、表面モフォロジーの影響を大きく受ける。本発明のようにポリシリコン膜からなるベース引き出し電極を非選択エピタキシャル成長で形成するようなバイポーラトランジスタでは、エミッタポリシリコン電極６（通常のＬＰ−ＣＶＤ法により形成）よりベース引き出し電極（１１＋４ｂ、非選択エピタキシャル成長により形成）の表面モフォロジーは劣るため、ベース引き出し電極（１１＋４ｂ）の表面モフォロジーの改善とともに、ベース引き出し電極（１１＋４ｂ）に対するオーバーエッチ量を低減する手法が必要とされる。

以上のようなことを鑑み、本実施形態ではポリシリコン膜からなるベース引き出し電極（１１＋４ｂ）の高さをＳｉ基板と同じとすることにより、ベース引き出し電極（１１＋４ｂ）へのオーバーエッチ量を減らし、ベース引き出し電極（１１＋４ｂ）に対するコンタクトホール形成を安定に行うことが可能となる。

具体的には、絶縁膜（酸化膜）３の堆積前に所定の時間だけ酸化膜ウエットエッチ処理を行い、素子分離２をエッチングすることにより素子分離２の高さを下げる。続いて、本発明の実施の形態１〜３と同様に絶縁膜（酸化膜）３、多結晶膜（ポリシリコン膜）１１の堆積等を順次行うことによりバイポーラトランジスタを形成すれば、図６に示すように、ベース引き出し電極（１１＋４ｂ）とＳｉ面（コレクタウォール層１５の表面、図６のａ−ａ′面）の高さとが等しいバイポーラトランジスタを形成することができる。

以上のような製造工程により、ポリシリコン膜からなるベース引き出し電極（１１＋４ｂ）の高さをＳｉ基板と同じ高さにすることができ、コンタクトホール１０形成時のドライエッチにおいて、ベース引き出し電極部分へのオーバーエッチ量をコレクタウォール層１５と同程度まで低減することができる。このため、コンタクトホール形成時のドライエッチングでポリシリコン膜からなるベース引き出し電極（１１＋４ｂ）上のシリサイド層が過度にエッチングされ、突き抜けが生じるという不具合の発生を防ぐことができる。

以上のように本発明によれば、エピベース構造を有するバイポーラトランジスタにおいて、非選択エピタキシャル成長により、十分な膜厚と良好な表面モフォロジーを有するポリシリコン膜（ベース引き出し電極）を形成することができる。本発明によるトランジスタ構造および製造方法を用いることにより、ベース抵抗が小さく、かつコンタクトホール形成ドライエッチ時の下地膜突き抜け不良に対して安定したバイポーラトランジスタを容易に製造することができる。

以上説明したように、本発明は、表面が良好なベース引き出し電極を有し、エピベース構造を有するバイポーラトランジスタ等に有用である。

本発明の実施の形態１におけるバイポーラトランジスタの製造方法を工程順に示した図 本発明の実施の形態１におけるバイポーラトランジスタの断面構造を示した図 本発明の実施の形態２におけるバイポーラトランジスタの断面構造を示した図 本発明の実施の形態３におけるバイポーラトランジスタの断面構造を示した図（エミッタ開口エッチング前） 本発明の実施の形態３におけるバイポーラトランジスタの断面構造を示した図 本発明の実施の形態４におけるバイポーラトランジスタの断面構造を示した図 従来の非選択エピタキシャル成長技術を用いたバイポーラトランジスタの断面構造を示した図 従来の非選択エピタキシャル成長技術を用いたバイポーラトランジスタの製造方法を工程順に示した図

符号の説明

１ Ｎ⁻型エピタキシャル膜（コレクタ層）
２ 素子分離（シャロートレンチ）
３ 絶縁膜（酸化膜）
４ａ エピタキシャル膜
４ｂ エピタキシャル成長中に形成されたベース引き出し電極（多結晶膜：ポリシリコン膜）
５ 酸化膜
６ エミッタポリシリコン電極
７ サイドウォール（酸化膜）
８ シリサイド層
９ 層間絶縁膜
１０ コンタクトホール
１１ 多結晶膜（ポリシリコン膜）
１２ レジスト
１５ コレクタウォール層
１０１ Ｎ⁻型エピタキシャル膜（コレクタ層）
１０２ 素子分離（シャロートレンチ）
１０３ 酸化膜
１０４ａ エピタキシャル膜
１０４ｂ エピタキシャル成長中に形成された多結晶膜
１０５ 酸化膜
１０６ エミッタポリシリコン電極
１０７ サイドウォール（酸化膜）
１０８ シリサイド層
１０９ 層間絶縁膜
１１０ コンタクトホール
１１１ Ｐ型シリコン基板
１１２ Ｎ^＋不純物層（埋め込み層）
１１３ コレクタウォール層
１１４ 素子分離（ディープトレンチ：酸化膜）
Ａ コレクタ開口部
Ｂ ベース開口部
Ｃ エミッタ開口部
ａ−ａ′ シリコン面

Claims (12)

1. 半導体基板上に絶縁膜が形成されており、前記絶縁膜上に第１多結晶半導体膜が形成されている半導体装置であって、前記絶縁膜および前記第１多結晶半導体膜が除去されて前記半導体基板表面が露出した開口部を有し、エピタキシャル成長により同時に前記開口部に形成されたエピタキシャル膜と前記第１多結晶半導体膜の上面および側面に形成された第２多結晶半導体膜とが接続されていることを特徴とする半導体装置。
2. 前記半導体基板に素子分離として分離絶縁膜が形成されており、前記素子分離が前記開口部の外側に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記エピタキシャル膜と前記エピタキシャル膜と同時に形成された前記第２多結晶半導体膜の高さが同じであることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記エピタキシャル膜と同時に形成された前記第２多結晶半導体膜と前記半導体基板表面の高さが同じであることを特徴とする請求項１または請求項２に記載の半導体装置。
5. バイポーラトランジスタとして機能し、前記第１多結晶半導体膜と前記第２多結晶半導体膜からなる積層膜がベース引き出し電極として機能することを特徴とする請求項１から請求項４までのいずれかに記載の半導体装置。
6. 前記第１多結晶半導体膜が他の素子領域のカバー膜として機能することを特徴とする請求項１から請求項５までのいずれかに記載の半導体装置。
7. 前記エピタキシャル膜がＳｉＧｅまたはＳｉＧｅＣとの混晶半導体であることを特徴とする請求項１から請求項６までのいずれかに記載の半導体装置。
8. 半導体基板上に素子分離として分離絶縁膜を形成し、前記半導体基板および前記素子分離上に絶縁膜を形成し、さらに前記絶縁膜上に第１多結晶半導体膜を形成した後、前記絶縁膜および前記第１多結晶半導体膜を除去して前記半導体基板表面が露出した開口部を形成し、続いてエピタキシャル成長により前記開口部にエピタキシャル膜を形成すると同時に前記第１多結晶半導体膜の上面および側面に前記エピタキシャル膜と接続する第２多結晶半導体膜を形成することを特徴とする半導体装置の製造方法。
9. 前記分離絶縁膜をエッチングして前記素子分離の高さを前記半導体基板より下げた後に前記絶縁膜および前記第１多結晶半導体膜を形成することにより、エピタキシャル成長後に前記素子分離上に形成された前記第２多結晶半導体膜の高さと前記半導体基板との高さを同じとすることを特徴とする請求項８に記載の半導体装置の製造方法。
10. バイポーラトランジスタとして機能し、前記第１多結晶半導体膜と前記第２多結晶半導体膜からなる積層膜がベース引き出し電極として機能することを特徴とする請求項８または請求項９に記載の半導体装置の製造方法。
11. 前記第１多結晶半導体膜が他の素子領域のカバー膜として機能することを特徴とする請求項８から請求項１０までのいずれかに記載の半導体装置の製造方法。
12. 前記エピタキシャル膜がＳｉＧｅまたはＳｉＧｅＣとの混晶半導体であることを特徴とする請求項８から請求項１１までのいずれかに記載の半導体装置の製造方法。

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