JPH03237727A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に係り、特に電極取出し部の高密度
化を図った自己整合型バイポーラトランジスタ、および
ＢｉＣＭＯＳトランジスタに好適な半導体装置およびそ
の製造方法に関する。

（従来の技術） バイポーラトランジスタの高速化を図るためには、遮断
周波数ｆＴの向上、コレクタ・ベース接合容量、素子間
分離容量等の低減、およびベース抵抗等の寄生素子の低
減が重要である。

寄生素子を低減するためには、微細なパターン加工技術
、高精度な位置合せ技術がリソグラフィに要求されるが
、パターン加工技術に関してはパターン寸法がサブミク
ロンオーダにまで進展して来ており、事実上、ホトリソ
グラフィのマスク合せ精度が半導体素子領域の微細化お
よび高速化を進める上での障害となってきている。

第４図はバイポーラトランジスタが構成された半導体装
置の従来技術の断面図である。同図において、Ｎ型半導
体基板４１の主表面にはＰ型半導体領域４３およびＮ型
半導体領域４４が形成され、半導体基板４１、Ｐ型領域
４３およびＮ型領域４４は、それぞれコレクタ領域、ベ
ース領域、およびエミッタ領域として機能する。

半導体基板４１の表面には、ベース領域４３の外縁部上
の位置より外方に絶縁膜４５が形成され、絶縁膜４５上
には、前記ベース領域４３と接続して延長された多結晶
半導体層４６が形成され、多結晶半導体層４６、ベース
領域４３上で多結晶半導体層４６の存在しない領域、お
よび絶縁膜４５上で多結晶半導体層４６の存在しない領
域上には、エミッタ領域４４の外縁部上の位置より外方
に絶縁層４７が形成されている。

また、絶縁膜４５上に延長して形成された多結晶半導体
層４６表面の絶縁層４７には窓４８が穿設され、誠意４
８を介して多結晶半導体層４６と接続されるように外部
ベース電極４０が形成される。

このような構造によれば、ベース電極４０がベース領域
４３の領域外で多結晶半導体層４６を介してベース領域
４３と接続されるので、ベース領域４３に直接ベース電
極を接続する場合に比較してベース領域４３の面積を小
さくすることができる。

ところが、このような構造では多結晶半導体層４６が、
基板４１表面に多結晶半導体層を形成した後にこれをエ
ツチング処理することによって形成されるため、ベース
領域４３上に占める多結晶半導体層４６の面積が比較的
大きくなることを余儀なくされ、これが集積度を向上さ
せるうえでの障害となる。しかも、接合容量が比較的大
きくなることを余儀なくされるので、動作速度を向上さ
せることが難しいという問題があった。

また、同様の理由から、ベース領域４３上に占める絶縁
層４７の面積も大きくなってしまい、これも面積を縮小
する上での障害となってしまうという問題があった。

これらの問題を解決する技術に関しては、例えば特公昭
５５−２６６３０号公報および特公昭５５−２７４６９
号公報、あるいは電子情報通信学会、電子情報通信学会
技術研究報告（Ｖｏｌ。

８９、Ｎｏ、１４１）第３３頁から第３７頁において論
じられている。

以下、第２図を参照して、これらのうち特公昭５５−２
６６３０号公報および特公昭５５−２７４６９号公報に
おいて論じられている従来技術を説明する。

まず、Ｐ型基板１上にＮ＋層２およびＮ層３が形成され
たシリコン基板１．ＯＯの表面にＳ　ｉＯ２酸化膜４ｂ
を形成し、さらに、通常のＬＯＣＯ８法による選択酸化
によって素子分離用のフィールド絶縁膜４ａを形成する
。なお、以下の説明では、フィールド絶縁膜４ａおよび
ＳｉＯ２酸化膜４ｂを合せて単に酸化膜４と表現する場
合もある。

次いで、酸化膜４の表面にＳｉ３Ｎ４膜２０を形成し、
さらに、全面にポリシリコン２１を堆積した後、後にベ
ースおよびエミッタとなる領域を開口する［同図（ａ）
］。

次いで、ポリシリコン２１にＰ型不純物のボロンをイオ
ン打ち込み等によってドープした後に表面を酸化して酸
化膜２２を形成し、さらに、Ｓｉ２　Ｎ４膜２０および
酸化膜４ｂを、アンダーカットが生じるようにサイドエ
ツチングした後に、前記アンダーカット部分を含む全面
にポリシリコン２３をさらに堆積する［同図（ｂ〉］。

次いで、シリコン基板１００のＮ層３が露出するまでポ
リシリコン２３をエツチングする［同図（Ｃ）］。この
とき、後に詳述するように、ポリシリコン２３（２１）
とＮ層３とが同一素材であるためにエツチングをその界
面で止めることはできず、Ｎ層３の一部もエツチングさ
れてしまう。

次いで、熱酸化処理によって表面を酸化して酸化膜２２
ａを形成する。このとき、ポリシリコン２１と半導体基
板１００のＮ層３とが接する部分では、ポリシリコン２
１内のＰ型不純物がＮ層３に導入されて外部ベース領域
となるＰ　領域２６が形成される［同図（ｄ）］。

次いで、酸化膜２２ａの上からボロンイオンを打ち込ん
で真性ベース領域２４を形成し、さらに、エミッタ領域
が形成される部分の酸化膜２２ａを開口した後に、ヒ素
等のＮ型不純物を含むポリシリコン２７を形成し、その
後、ポリシリコン２７を不純物源とするＮ型不純物の拡
散処理によってエミッタ領域２５を形成し［同図（ｅ〉
］、その後は、従来技術と同様にしてベース電極、エミ
ッタ電極取り出し用開口部を設けて外部配線を行い、バ
イポーラトランジスタを完成する。

このような従来技術によれば、外部ベース領域２６が自
己整合的に形成されるので、外部ベース領域２６の幅は
前記Ｓ　ｉ３　Ｎ４膜２０および酸化膜４ｂのサイドエ
ツチング量によって決定され、その幅を縮小することは
極めて容易である。したがって、外部ベース領域２６の
面積を小さくすることができるのでコレクタ・ベース間
接合容量が小さくなる。

さらに、その製造方法を見れば、同図（ａ）の工程でポ
リシリコン２１を開口する場合のただ１回だけのりソゲ
ラフイエ程でバイポーラトランジスタの構成が得られる
ので、製造工程を簡略化することができる。

一方、第３図は前記電子情報通信学会技術研究報告に記
載されたバイポーラトランジスタの断面図であり、第２
図と同一の符号は同一または同等部分を表している。

この従来技術では、前記第２図の（ａ）工程と同様にし
て絶縁膜４を形成した後に外部ベース領域を含む活性領
域の絶縁膜を取り除き、その後、ポリシリコンロ、シリ
コン酸化膜７を堆積し、ベース領域およびエミッタ領域
となる部分を開口する。この時点での構造は前記（Ｃ）
工程とほぼ同様である。

その後、ポリシリコンロおよびシリコン酸化膜７を、半
導体基板１００のＮ層３が露出するまでエツチングし、
その後、前記と同様にしてベース領域２４を形成した後
にサイドウオール１０を形成する。

次いで、全面にポリシリコン１１を形成した後に、該ポ
リシリコン１１を不純物源とするＮ型不純物の拡散処理
によってエミッタ領域２５を形成してバイポーラトラン
ジスタを完成する。

（発明が解決しようとする課題） 上記した従来のバイポーラトランジスタでは、いずれの
場合もポリシリコン半導体層２３又は６を、単結晶シリ
コンからなる半導体基板１００のエミッタ領域または真
性ベース領域の真上でエツチングする方法が不可欠であ
る。

このようなエツチング方法によれば、第２図の工程（Ｃ
）で説明したように、ポリシリコン２３をエツチングす
る際に半導体基板１００の一部も同時にオーバエツチン
グされてしまうため、第２図（ｅ）に丸印で囲って示し
たように、エミッタ領域２５および真性ベース領域２４
の表面の位置がポリシリコン２１と半導体基板１００と
の界面よりも下方になり、外部ベース領域２６と真性ベ
ース領域２４との接続断面積が減少し、ベース抵抗の増
大を引き起こして高速化を妨げるという問題がある。

熱処理の増強によって外部ベース領域２６をさらに下方
まで引延して形成することによって解決する方法もある
が、外部ベース領域２６の深さを増すと接合容量が増大
し、さらにはベース・コレクタ間の耐圧が劣化するなど
の他の問題が発生してバイポーラトランジスタの特性を
著しく低下させてしまう。

ここで、上記した従来技術でのシリコン半導体基板のシ
リコン削れ量は次のようになる。

ポリシリコンのエツチングには、Ｃ１２ガスあるいはＣ
Ｃｌ４系ガスを用いたりアクティブイオンエツチング法
が採用され、一般的に、上記の条件下で１０００入／分
程度のエツチング速度を持つ条件が選択される。

また、第２図の工程（ｅ）で説明したように、ポリシリ
コン２３をエツチングする際にはシリコン酸化膜２２上
にポリシリコン残りが生じないようにするためにはオー
バエツチングする必要があり、このオーバエツチング量
はシリコン半導体基板上の状態によって異なるが、必要
なエツチング量の約１０〜１５％程度の条件が選択され
る。

しかも、ドライエツチング装置の機構等によって異なる
ものの、シリコン半導体基板内でのエツチング量には面
内分布が生じ、この結果上記した従来技術では、シリコ
ン削れ量は１００入〜５００Å程度生じることを余儀な
くされ、これが高速化の大きな妨げとなる。

しかも、このエツチングは異方性を有するリアクティブ
イオンエツチング（ＲＩＥ）やイオンミリングであるた
めに、多結晶シリコンから成るエミッタ領域２５や真性
ベース領域２４中にイオン照射による欠陥（ダメージ）
層を生じさせてしまう。この欠陥層は後で完全に除去す
ることが不可能であり、例えばエミッタ・ベース間の接
合リーク電流を増大させるなどの問題を生じさせる。

以下に、オーバエツチングがもたらすベース抵抗の増大
およびそれによる高速化の妨げについて具体的に説明す
る。

第５図は、ベース領域およびエミッタ領域となる基板表
面の、エツチングによるシリコンの削れ量とベース抵抗
との一般的な関係を表した図であり、シリコンの削れ量
に比例してベース抵抗が増大することが理解できる。

また、第６図は、Ｅ　ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕ
ｐｌｅｄ　Ｌ。

ｇｌｃ　）の基本ゲート回路により求めたベース抵抗と
遅延時間との関係を示した図であり、ベース抵抗が増大
するにしたがって遅延時間が増大することが理解できる
。

このように、シリコン崩れはベース抵抗の増大をまねき
、高速化の大きな障害になる。

一方、第３図に関して説明した従来例では、活性領域の
酸化膜を全て除去してしまうために、外部ベース領域２
６とＮ型層３との接合３０がフィールド絶縁膜４ａに接
するようになる。

一般的に、フィールド絶縁膜４ａはＳ　ｉａ　Ｎ４膜を
マスクとして局部的に熱酸化して形成されるためにフィ
ールド絶縁膜４ａには熱歪が残留しており、この熱歪に
よって接合３０が劣化してリーク電流が増大し、バイポ
ーラトランジスタの特性が劣化してしまうという問題が
発生する。

本発明の目的は、以上に述べた問題点を解決して１、高
集積化が可能で、かつ特性の優れた半導体装置およびそ
の製造方法を提供することにある。

（課題を解決するための手段） 上記した目的を達成するために、本発明では以下のよう
な手段を講じた。

（１）単結晶半導体基板の表面に、開口部を有する第１
の絶縁膜を有し、前記開口部において、前記単結晶半導
体基板上に前記第１の絶縁膜の表面位置と略同一となる
まで成長させた単結晶半導体層に半導体素子を形成して
なる半導体装置であって、前記開口部内の外周部におい
て前記単結晶半導体層と接続されて外方に延長された半
導体層を設け、これを前記半導体素子の引き出し電極と
して機能させるようにした。

（２）単結晶半導体基板の表面に、開口部を有する第１
の絶縁膜を有し、前記開口部において、前記単結晶半導
体基板上に前記第１の絶縁膜の表面位置と略同一となる
まで成長させた単結晶半導体層の一部を酸化して得られ
た絶縁膜をゲート絶縁膜とする電界効果型半導体素子を
形成してなる半導体装置であって、前記開口部内の外周
部において前記単結晶半導体層と接続されて外方に延長
された半導体層を設け、これを前記電界効果型半導体素
子の引き出し電極として機能させるようにした。

（作用） 上記した（１）の構成によれば、新たに成長させたＩ１
１結晶半導体層に半導体装置が形成されるので、エツチ
ングによる悪影響を受けずに特性の優れたバイポーラト
ランジスタを提供できるようになる。

上記した（２〉の構成によれば、前記した（１）と同様
の製造方法によってＭＯＳトランジスタを製造すること
ができるので、Ｂ１ＣＭＯＳに適用すれば、バイポーラ
トランジスタとＭＯＳトランジスタとを同時に形成でき
るようになり、その製造工程を簡略化できる。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例であるバイポーラトランジス
タの製造方法を説明するための主要部の断面図であり、
第２図または第４図と同一の符号は同一または同等部分
を表している。

まず、第２図に関して説明した場合と同様にして、半導
体基板１００の表面にシリコン酸化膜４ｂおよびフィー
ルド絶縁膜４ａを形成する［同図（ａ〉］。

次いで、例えばＣＶＤ法によってポリシリコン膜６を１
０００入の厚さに堆積する。このポリシリコン膜６には
、イオン打ち込みによって例えばＰ型不純物としてボロ
ンイオンを１×１ｏ２０ａｔｏＩｌｓ／ｃＩ２程度導入
する。

さらに、タングステンシリサイド（Ｗ　Ｓ　ｌ　２　）
などの高融点金属合金５を、例えばＣＶＤ法によって２
０００Åの厚さに堆積し、さらに、シリコン酸化＠８を
、例えばＣＶＤ法によって２０００Åの厚さに堆積する
［同図（ｂ〉］。

次いで、例えばフォトエツチング法およびリアクティブ
イオンエツチング法を用いたエツチング処理によって、
シリコン酸化膜８、高融点金属合金膜５、およびポリシ
リコン膜６を順次エツチングし、所望の形状に加工する
［同図（Ｃ）］。

このとき、シリコン半導体基板１００とポリシリコン膜
６との間にはシリコン酸化膜４ｂが介在しており、前記
エツチング処理によるシリコン半導体基板１００のダメ
ージ、削れ等は皆無である。

なお、前記高融点金属合金膜５は配線（外部ベース配線
）抵抗の低減を目的として設けるものであり、特にその
必要が無い場合には設けなくても良い。

次いで、シリコン酸化膜４ｂを、例えばふっ酸水溶液で
処理してアンダーカットが生じるようにエツチングする
［同図（ｄ〉］。

次いで、前記アンダーカット部を含む半導体基板１００
上にシリコン単結晶３ａを１００人〜１０００入の厚さ
で、半導体基板１００と一体化するように成長させる［
同図（ｅ）］。これは本発明の大きな特徴の１つである
。

このシリコン単結晶３ａの成長は、例えば５ｉＨ２Ｃ１
２−Ｈ２−ＨＣ１ガス系で温度９００”Ｃ１圧力５０Ｔ
ｏｒｒ以下の条件で行われる。

次いで、例えばＣＶＤ法によってシリコン酸化膜を全面
に堆積したのちにリアクティブイオンエツチング法によ
って該シリコン酸化膜をエツチングし、エミッタとベー
ス分離用のサイドウオール（シリコン酸化膜）１０を形
成する。

次いで、半導体基板１００とシリコン単結晶３ａとを一
体化して成る一体化単結晶層２００にイオン打ち込みに
よってボロンイオンを導入し、さらに熱処理を加えるこ
とによって真性ベース領域９を形成する。このとき、同
時にポリシリコンロ内のボロン不純物がシリコン基板内
に拡散されて外部ベース領域１３が形成され、該ベース
領域と真性ベース領域９とが接続される【同図（ｒ〉］
。

次いで、例えばＣＶＤ法によってポリシリコン膜１１を
２００人の厚さに堆積した後、このポリシリコン膜１１
中に、例えばヒ素を６０ｋｅＶのエネルギで１　ｘ　１
０　ｌＢａｔｏｍｓ／ｃｍ２注入し、所定の熱処理を加
えて活性化すると共に、このポリシリコン膜１１を不純
物源とするＮ型不純物の拡散処理によってエミッタ領域
１２を形成する。

さらに、フォトエツチング法を用いて前記ポリシリコン
膜１１を、少なくとも同図（ｒ）工程の開口部が覆われ
るような形状にエツチング加工する［同図（ｇ）］。

その後は、従来技術と同様にしてベース電極、エミッタ
電極取り出し用開口部を設けて外部配線を行い、本発明
によるバイポーラトランジスタが完成する。

第９図は上記のようにして形成されたバイポーラトラン
ジスタの平面図であり、第１図と同一の符号は同一また
は同等部分を表している。開口部９１．９２は、それぞ
れベース電極取り出し用開口部、コレクタ電極取り出し
用開口部を示している。なお、同図では、図を見易くす
るためにポリシリコン１１は省略しである。

本実施例によれば、第１図（Ｃ）に示したように、シリ
コン酸化膜８、高融点金属合金膜５、およびポリシリコ
ン膜６をエツチングする際に、基板表面にはシリコン酸
化膜４が形成されているために、基板表面のダメージ、
削れ等は皆無であり、特性が劣化することがない。

また、本欠施例によれば、同図（ｅ）　、（ｄ）工程で
説明したように、シリコン酸化膜４ｂを除去した部分に
単結晶シリコンを成長させ、この単結晶シリコンを含め
た領域に真性ベース領域９、エミった領域１２を形成す
るので、外部ベース領域１３と真性ベース領域９との接
続部での断面積を十分大きくすることができ、ベース抵
抗を低く保つことができる。

しかも、アンダーカット部においてポリシリコンロと外
部ベース領域とが接続されるので、その断面積を小さく
して集積度を向上させることができる。

さらに、本実施例によれば、フィールド絶縁膜４ａの端
部にシリコン酸化膜４ｂが一部存在し、ポリシリコンロ
内の不純物の拡散が、成長させた単結晶シリコン３ａを
介して行われるために、外部ベース領域１３とコレクタ
領域であるＮ層３との接合面がフィールド絶縁膜４ａと
接触せず、ベース・コレクタ間接合耐圧の劣化が生じな
い。

第７図は本発明の他の実施例の断面図であり、前記と同
一の符号は同一または同等部分を表している。

本実施例の半導体装置の製造方法は、シリコン酸化膜４
ｂをサイドエツチングし、その部分に単結晶シリコンを
成長させるまでの工程は前記と同様なので、その説明は
省略する。

本実施例では、単結晶シリコンの成長が終了すると、イ
オン打ち込み等によってベース領域となる部分にゲルマ
ニウムを注入してゲルマニウム領域７０を形成する。な
お、ゲルマニウムの含有量は約１０％である。

ゲルマニウムのイオン打ち込みが終了したならば、熱処
理を加えることによってポリシリコンロ内のボロン不純
物がシリコン基板内に拡散されて外部ベース領域１３が
形成され、さらに、ポリシリコン膜１１を２００Åの厚
さに堆積した後、このポリシリコン膜中に、例えばヒ素
を（ｉＱｋｅＶのエネルギでＩ　Ｘ　１０１６ａｔｏｍ
ｓ／ｃｍ２注入し、所定の熱処理を加えてポリシリコン
膜１１を不純物源とするＮ型不純物の拡散処理によって
Ｎ＋エミッタ領域１２を形成する。

なお、上記した説明では、ゲルマニウムをイオン打ち込
みによって導入するものとして説明したが、サイドエツ
チング終了後に、シリコン−ゲルマニウム−シリコンと
連続してエピタキシャル成長させるようにしても良い。

本実施例によれば、エミッタのバンドギャップがベース
よりも相対的に広くなり、エミッタの注入効率が向上す
るので遮断周波数が向上し、高速化が図れる。

第８図は本発明の他の実施例の断面図であり、第１図と
同一の符号は同一または同等部分を表している。本実施
例では、前記した本発明の特徴をＭＯＳトランジスタに
適用した点に特徴がある。

ＭＯＳトランジスタを製造する場合は、基板１００上に
酸化膜４ａ、４ｂ、Ｎ型ポリシリコン膜６、高融点金属
合金膜５、および絶縁膜８を形成し、その後、Ｎ型ポリ
シリコン膜６、高融点金属合金膜５、および絶縁膜８に
、酸化膜４ｂまで達する満を穿設して間隙部を形成する
。

次いで、酸化膜４ｂをサイドエツチングしてアンダーカ
ット部を形成［同図（ａ）］した後に単結晶シリコン３
ｂをエピタキシャル成長させる［同図（ｂ〉］。

なお、前記高融点金属合金膜５は、前記同様配線抵抗の
低減を目的として設けるものであり、本発明をＭＯＳＬ
ＳＩに適用する場合には特に有効であるが、それ以外の
場合には設けなくても良い。

次いで、熱酸化処理を行って開口部で外部に露出した小
結晶シリコン３ｂを酸化してゲート絶縁膜８０を形成す
る。このとき同時に、ポリシリコン層６のＮ型不純物が
基板１００内に拡散してソース・ドレイン領域８２が形
成される［同図（Ｃ）］。

次いで、前記と同様にしてサイドウオール１０を形成［
同図（ｄ）Ｉした後に、ポリシリコン１１を形成してＭ
ＯＳトランジスタを完成する。

本実施例ではＮ型チャネルＭＯＳトランジスタの場合に
ついて説明したが、ポリシリコン膜６を前記バイポーラ
と同じＰ型とすればＰ型チャネルＭＯＳトランジスタが
形成できる。

第１０図は、上記のようにして形成されたＭＯＳトラン
ジスタの平面図であり、第８図と同一の符号は同一また
は同等部分を表している。開口部９３．９４はソース・
ドレイン電極取り出し用開口部、開口部９５はゲート電
極取り出し用開口部を示している。

本実施例によれば、前記したバイポーラトランジスタと
同一の形成方法でＭＯＳトランジスタを形成することが
できるので、特に、同一基板上にバイポーラトランジス
タとＭＯＳトランジスタとを形成した、いわゆるＢ１Ｃ
ＭＯＳトランジスタなどでは、バイポーラトランジスタ
とＭＯＳトランジスタとを同時に形成できるので、その
製造工程を簡略化することができる。

（発明の効果） 以上の説明から明らかなように、本発明によれば次のよ
うな効果が達成される。

（１）外部ベース領域と真性ベース領域との接続断面積
を十分にとれるので、ベース抵抗を増大させることがな
く、動作速度の速いバイポーラトランジスタを実現でき
る。

（２）外部ベース引出し配線等のエツチングが、活性領
域の表面に形成されたシリコン酸化膜上で行われるため
、活性領域はダメージを受けず、特性の良いバイポーラ
トランジスタを得ることができる。

（３）本発明の製造方法をＭＯＳトランジスタに適用す
れば、バイポーラトランジスタとＭＯＳトランジスタと
を同時に形成できるので、ＢｉＣＭＯ８の製造工程を簡
略化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるバイポーラトランジス
タの製造方法を説明するための断面図、第２．３．４図
は従来技術を説明するための断面図、第５図はシリコン
の削れ量とベース抵抗との一般的な関係を表した図、第
６図はベース抵抗と遅延峙間との関係を示した図、第７
図は本発明の他の実施例の断面図、第８図は本発明によ
るＭＯＳトランジスタの製造方法を説明するための断面
図、第９図は第１図（ｇ）の平面図、第１０図は第８図
（ｅ）の平面図である。 ３ａ、３ｂ・・・シリコン単結晶、４ａ・・・フィール
ド絶縁膜、４ｂ・・・Ｓ　１０２酸化膜、５・・・高融
点金属合金膜、６．１１・・・ポリシリコン膜、８・・
・シリコン酸化膜、９・・・真性ベース領域、１０・・
・サイドウオール、１２・・・エミッタ領域、１３・・
・外部ベース領域、８０・・・ゲート絶縁膜、８２・・
・ソース・ドレイン領域、１００−シリコン基板

Claims (16)

【特許請求の範囲】
1. （１）単結晶半導体基板と、 単結晶半導体基板の表面に形成され、開口部を有する絶
   縁膜と、 前記開口部内の単結晶半導体基板上に、少なくとも前記
   絶縁膜の表面位置と略同一となるまで単結晶半導体を成
   長させて一体化された単結晶成長層とを有し、 前記単結晶半導体基板と単結晶成長層とを一体化して成
   る一体化単結晶層内にバイポーラトランジスタを形成し
   たことを特徴とする半導体装置。
2. （２）前記絶縁膜上に、前記開口部内の外周部において
   前記一体化単結晶層と接続されて該外周部から外方に延
   長して形成された半導体層を具備し、該半導体層はバイ
   ポーラトランジスタの引き出し配線として機能すること
   を特徴とする特許請求の範囲第１項記載の半導体装置。
3. （３）前記半導体層の表面に、これと同一形状の高融点
   金属合金膜をさらに具備したことを特徴とする特許請求
   の範囲第２項記載の半導体装置。
4. （４）単結晶半導体基板の主表面に形成された第１導電
   型の単結晶半導体領域と、 該単結晶半導体領域の表面に形成され、第１の開口部を
   有する絶縁膜と、 第１の開口部内の前記単結晶半導体領域上に、少なくと
   も絶縁膜の表面位置と略同一となるまで単結晶半導体を
   成長させて一体化された単結晶成長層と、 前記単結晶半導体領域と単結晶成長層とを一体化して成
   る一体化単結晶層および絶縁膜上に形成され、前記第１
   の開口部が形成された位置でこれよりも小さい第２の開
   口部を有し、第１の開口部の外周部と第２の開口部の外
   周部との間で前記一体化単結晶層と接続された第２導電
   型の第１の半導体層と、 該第１の半導体層上に形成され、これと同一の前記第２
   の開口部を有する絶縁層と、 前記第２の開口部の側面に形成されたサイドウォールと
   、 前記一体化単結晶層表面に、前記第１の半導体層からの
   第２導電型不純物を導入して形成された外部ベース領域
   と、 前記一体化単結晶層の表面に、前記サイドウォールをマ
   スクとして不純物を導入して形成され、前記外部ベース
   領域と接続された真性ベース領域と、 前記絶縁層上および第２の開口部内に形成された第１導
   電型の第２の半導体層と、 前記真性ベース領域の表面に、前記第２の半導体層から
   の第１導電型不純物を導入して形成されたエミッタ領域
   とを具備したことを特徴とする半導体装置。
5. （５）前記真性ベース領域内に、ゲルマニウムを含有す
   る第３の半導体層をさらに有することを特徴とする特許
   請求の範囲第４項記載の半導体装置。
6. （６）前記第１の半導体層と絶縁層との間に、これらと
   同一形状の高融点金属合金膜をさらに具備したことを特
   徴とする特許請求の範囲第４項または第５項記載の半導
   体装置。
7. （７）単結晶半導体基板と、 単結晶半導体基板の表面に形成され、開口部を有する絶
   縁膜と、 前記開口部内の単結晶半導体基板上に、少なくとも前記
   絶縁膜の表面位置と略同一となるまで単結晶半導体を成
   長させて一体化された単結晶成長層と、 前記単結晶半導体基板と単結晶成長層とを一体化して成
   る一体化単結晶層内に、該一体化単結晶層の少なくとも
   表面を酸化して得られた酸化絶縁膜をゲート絶縁膜とす
   るＭＯＳトランジスタを形成したことを特徴とする半導
   体装置。
8. （８）前記絶縁膜上に、前記開口部内の外周部において
   前記一体化単結晶層と接続されて該外周部から外方に延
   長して形成された半導体層を具備し、該半導体層はＭＯ
   Ｓトランジスタのソース・ドレイン引き出し配線として
   機能することを特徴とする特許請求の範囲第７項記載の
   半導体装置。
9. （９）前記半導体層の表面に、これと同一形状の高融点
   金属合金膜をさらに具備したことを特徴とする特許請求
   の範囲第８項記載の半導体装置。
10. （１０）第２導電型の単結晶半導体基板と、該単結晶半
    導体基板の表面に形成され、第１の開口部を有する絶縁
    膜と、 前記第１の開口部内の単結晶半導体基板上に、少なくと
    も絶縁膜の表面位置と略同一となるまで単結晶半導体を
    成長させて一体化された単結晶成長層と、 前記単結晶半導体基板と単結晶成長層とを一体化して成
    り、第１の開口部で露出した一体化単結晶層の、互いに
    対抗する外周部をそれぞれ覆うように予定の間隙を設け
    て形成され、前記覆われた外周部で該一体化単結晶層と
    接続された一組の第１導電型の第１および第２の半導体
    層と、 前記第１および第２の半導体層の各々の上に形成された
    第１および第２の絶縁層と、 前記予定の間隙内で露出した一体化単結晶層の少なくと
    も表面を酸化して形成されたゲート絶縁膜と、 前記一体化単結晶層の表面に、前記第１および第２の半
    導体層の各々から第１導電型不純物を導入して形成され
    たソース・ドレイン領域と、前記第１の半導体層と第１
    の絶縁層との積層、および第２の半導体層と第２の絶縁
    層との積層の、少なくとも互いに対抗する側面に形成さ
    れたサイドウォールと、 少なくとも前記予定の間隙内の前記ゲート絶縁膜上に形
    成された第３の半導体層と、 第３の半導体層に接続されたゲート電極とを具備したこ
    とを特徴とする半導体装置。
11. （１１）前記第１および第２の半導体層と第１および第
    ２の絶縁層との間に、これらと同一形状の高融点金属合
    金膜をさらに具備したことを特徴とする特許請求の範囲
    第１０項記載の半導体装置。
12. （１２）特許請求の範囲第１項記載の半導体装置の製造
    方法であって、 単結晶半導体基板の主表面に絶縁膜を形成する工程と、 前記絶縁膜に第１の開口を穿設する工程と、前記第１の
    開口部内の前記単結晶半導体基板上に、少なくとも前記
    絶縁膜の表面位置と略同一となるまで単結晶半導体を一
    体化するように成長させて単結晶成長層を形成する工程
    と、 前記単結晶半導体基板と単結晶成長層とを一体化して成
    る一体化単結晶層内にバイポーラトランジスタを形成す
    る工程とを含むことを特徴とする半導体装置の製造方法
    。
13. （１３）特許請求の範囲第４項記載の半導体装置の製造
    方法であって、 単結晶半導体基板の主表面に形成された第１導電型の単
    結晶半導体領域上に、絶縁膜、第２導電型の半導体層、
    および絶縁層を順次形成する工程と、 絶縁層および第１の半導体層に、絶縁膜まで達する第１
    の開口を穿設する工程と、 前記絶縁膜を選択的にエッチングし、前記単結晶半導体
    領域と第１の半導体層との間の前記第１の開口部に臨む
    側面に、該絶縁膜がサイドエッチングされることによる
    アンダーカット部を形成する工程と、 前記アンダーカット部を含む単結晶半導体領域上に、少
    なくとも前記絶縁膜の表面位置と略同一となるまで単結
    晶半導体を一体化するように成長させて、前記第１の半
    導体層と接続される単結晶成長層を形成する工程と、 前記第１の開口部内の側面にサイドウォールを形成する
    工程と、 前記単結晶半導体領域と単結晶成長層とを一体化して成
    り、前記第１の開口部の底部で露出した一体化単結晶層
    に第２導電型の不純物を導入する工程と、 熱処理により前記不純物を活性化して真性ベース領域を
    形成すると共に、前記第１の半導体層内の不純物を前記
    一体化単結晶層に導入して、前記真性ベース領域と連結
    される外部ベース領域を形成する工程と、 前記第１の開口部内の領域を含む全面に第１導電型の第
    ２の半導体層を形成した後に、該半導体層内の第１導電
    型不純物を真性ベース領域に導入してエミッタ領域を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
14. （１４）前記真性ベース領域の主要部にゲルマニウムを
    導入する工程をさらに具備したことを特徴とする特許請
    求の範囲第１３項記載の半導体装置の製造方法。
15. （１５）特許請求の範囲第７項記載の半導体装置の製造
    方法であって、 単結晶半導体基板の主表面に絶縁膜を形成する工程と、 前記絶縁膜に第１の開口を穿設する工程と、前記第１の
    開口部内の前記単結晶半導体基板上に、少なくとも前記
    絶縁膜の表面位置と略同一となるまで単結晶半導体を一
    体化するように成長させて単結晶成長層を形成する工程
    と、 前記単結晶半導体基板と単結晶成長層とを一体化して成
    る一体化単結晶層の少なくとも表面を酸化して酸化絶縁
    膜を形成する工程と、 前記一体化単結晶層内に、前記酸化絶縁膜をゲート絶縁
    膜とするＭＯＳトランジスタを形成する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
16. （１６）特許請求の範囲第１０項記載の半導体装置の製
    造方法であって、 第１導電型の単結晶半導体基板の主表面に、絶縁膜、第
    ２導電型の半導体層、および絶縁層を順次形成する工程
    と、 前記絶縁層および半導体層に、絶縁膜まで達する溝を穿
    設して間隙部を形成し、該絶縁層と半導体層との積層を
    、第１の半導体層と第１の絶縁層との積層、および第２
    の半導体層と第２の絶縁層との積層とに分離する工程と
    、 前記間隙部において絶縁膜を選択的にエッチングし、前
    記単結晶半導体基板と第１および第２の半導体層との間
    の前記溝を臨む側面に、該絶縁膜がサイドエッチングさ
    れることによるアンダーカット部を形成する工程と、 前記アンダーカット部を含む単結晶半導体基板上に、少
    なくとも前記絶縁膜の表面位置と略同一となるまで単結
    晶半導体を一体化するように成長させて、前記第１およ
    び第２の半導体層と接続される単結晶成長層を形成する
    工程と、 前記単結晶半導体基板と単結晶成長層とを一体化して成
    る一体化単結晶層の、少なくとも溝部で露出した表面を
    酸化して酸化絶縁膜を形成すると共に、前記第１および
    第２の半導体層内の不純物を該一体化単結晶層に導入し
    てソース・ドレイン領域領域を形成する工程と、 前記溝の側面にサイドウォールを形成する工程と、 前記溝内の領域を含む全面に第３の半導体層を形成する
    工程と、 該第３の半導体層にゲート電極を接続する工程とを含む
    ことを特徴とする半導体装置の製造方法。