JPS5928371A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体集積回路装置の改良に関するものであ
る。以下イングレーテッド・インジェクション・ロジッ
ク（工ｎｔｅｇｒａｔｅｄ工ｎｊθＣｔｉＯｎ　Ｌｏｇ
ｉｃ）回路装置１（以下「エエＬ・ＩＣ」という。）を
例にとって説明する。

第１図（ａ）〜（ｅ）は従来のエエＬ・ＩＣの構造をよ
りよく理解するために、その製造主要工程における状態
を示す断面図である。ただし、ここでボすのは出力（ｆ
ａｎ　−ｏｕｔ）　１個の場合である。

すなわち、このエエＬ・ＩＣはパイボーラエＣで一般に
行なわれているように、ｐ形シリコン基板（１１上にｎ
形尚不純物一度（ｎ十形と言い、以下これに準する。）
埋込み層（２）を形成したのち、ｎ形低不純物濃度（ｎ
−形と言い、以下これに準する。）エピタキシャル層（
３）を成長させ、ついで酸化膜（１０υと１酎酸化膜で
ある窒化膜（２０１）とを１幀次形１戊して、所定形状
ニハクーニングし、これをマスクにしてｎ−形エビタキ
シャルノ＃（３）を所定深さだけエツチング除去してか
ら、イオン注入法によりチャネルカット防止層相ｐ形イ
オ／注入層（４）を形成し、窒化膜（２０１）　８マス
クとして選択酸化を行なって分離酸化膜（１０２）を形
成する〔第１図（ａ）〕。次に、窒化膜（２０１）と酸
化膜（１０月とを除去したのち、あらためて薄い酸化＠
　（１０３）を形成したのち、これを刑し、所要のレジ
ストマスク（この段階でのレジストマスクは図示せず。

）を介してホウ素イオンを注入して、ｎ−形エピタキシ
ャル層（３）に遺沢的にｐ−形層（６）を形成した後に
、あらためて所要パターンのレジストマスク（３０１）
を形成し、これを用いて酸化膜（１０３）を通してホウ
素イオンを注入シて・ｎ−ｉエピタキシャル層（３）に
、十形層（７ｊ。

（Ｅｌ　、　（９１を形成する〔第１図（ｂ）上次にレ
ジストマスク（３０１）を除去後、全上面にＣＶＤ法に
よってリンガラス膜（４０１）を成長させた上で、この
リンガラス膜（４０１）　、　ｐ−形）’ｆｉｌ　（６
λおよびｐ＋十形ｍ　［７１、（８Ｊ”　、　［９１よ
びｐ＋十形層’ｉ’ａ）、　（８ａ）、　（９ａ）を形
成させる〔第１図（Ｃ）〕。次に、ｐ−形ノ＠　（６ａ
）の上の一部にリンカラス膜（４０１）および鍍化暎（
１０３）に窓をあけ、ここからｎ形不純吻を導入し、ア
ニールすることによってｎ十形層（１Ｏａ）を形成する
とともに、ｐ−形層（６ａ）をｐ−形層（６ｂ）　ＶＣ
、ｐ十形ノー（７ａ）、　（８ａ）、　（９ａ）を（’
ｉ’ｂ）、　（８Ｌ＋）、　（９ｂ）にそれぞれ成長さ
せる〔第１図（ｄ）〕。

つづいて、ｐ十形層（７ｂ）および（９ｂ）上にそれぞ
れ窓をあけ、上記ｎ十形４　（ｌｏａ）の上の窓の部分
とともにそれぞれ金属シリサイド層（５０υを介して電
極配線を行ない、ｐｎｐ　トランジスタのエミッタであ
るｐ十形層（７ｂ）にインジェクタ磁極（１１）を、ｐ
ｎｐトランジスタのコレクタであり、かつ逆方向動作ｎ
ｐｎ　トランジスタのベースであるｐ−形層（６１））
につながる電極取出し用ｐ十形層（９ｂ）　ｖｃインプ
ット電極（１２）を、さらに、逆方向動作ｎｐｎ　トラ
ンジスタのコレクタである。十形層（１０ａ）にアウト
プット嘔極崗をそれぞれ接続形成して、このエエＬゲー
トを完成させる〔第１図（−〕。

以上基本的な１出力のエエＬゲートを示したが、第２図
はこの従来構造になる３出力を有するエエＬゲートの平
開図で、Ｈ、（１４）　、σ５）かそれぞれ第１のコレ
クタｃｘｓａｚのコレクタＣａＨｇ”のコレクタＣ３に
つながれた３つのアウトプット磁極、（至）。

四はゲート間配線である。３つのコレクタＯ１，０２゜
Ｃ３はインプット（ベース）電極（１１）から近いｊＩ
Ｒに配列されている。さ゛Ｃ１逆動作ｎｐｎ　トランジ
スタの電流増幅率βＵは第３図に示すようにペース成極
（ｌりから遠いコレクタはどコレクタ（流Ｉｃの高電流
域で大きく低下する。これはベース抵抗がベース電極か
ら遠いコレクタはど太き（なるカ）らであると考えられ
る。まｆＣ，エエＬのゲート伝播遅延時間ｔ　ｐｄと消
費電力Ｐｄとの間には４４図に示されるような電力遅地
特性のあることが知られている。（例えば、半導体トラ
ンジスタ研究会、信学技報５ＳＤ７６〜８９．ｐ３７：
　Ｈｌｇｈ　５ｐｅｅｄエエＬ　ｗｉｔｈ　５ｅｌｆ−
Ａｌｉｇｎｅｄ　　Ｄｏｕｂｌｅ　　Ｄｉｆｆｕｓｉｏ
ｎ　　工ｎｊｅｃｔｏｒ　　（ｓ２ＩＪ）　　。

ここで同一ベース面積、向−ｐｎｐ　トランジスタ特性
であれば第５図に示すようＶＣｔｐｄｍｉｎ”　／ｉｕ
　”’の関係が成立するので、第６図に示すようにベー
ス電極から遠いコレクタはど（コレクタとベース電極と
の距＃ＶｌｃＤｃ−ｎが大きいはど）最小遅延時間ｔｐ
ｄｍｉｎが大きくなる。よって、このように従来の製造
方法によるエエＬゲートの性能には第１表にその一例を
示′ｒように各アウトプット峨極間で特性の差異があシ
、ベース成極に最も遠いアウトプット磁極の大きい遅延
時間で制約される。ざらに。

同一製造法であっても、電流増幅率Ｉｕは第７図に示す
ようにコレクタ面′ＭＩＳｃのベース而１１ｓｎＶｃ対
すり比ＳＣ／ＳＢに比例する。従来の構造では第２図に
示したようＶＣｐ−形噴域（６ｂ）と、これにつながる
ｐ十形噴域（８ｂ）、　（９ｂ）とからなるベース頭載
がゲート間配線ρυ、啓の下にまでわ几っで存在し、第
１表に示すようＶＣＣペース積ＳＢが大きく、従ってコ
レクタ面積Ｓｃとの比Ｓｃ／ＳＢが非常に小さくなシ、
電流増幅率Ｐｕが小さくなり、ベース（極［最も近いコ
レクタＣ１でも最小遅延時間ｔｐａｍ迅は太き（なり、
さらに、電源電流工ｉｎｊを２００μＶｇａｔθ程度と
したときの遅延速度ｔｐｄも大きくなる。

第１表 この発明は以上のような点に鑑みてなされｆｔもので、
入力端子を構成するベース端子と当該ベースへ定電流を
供給する定電流回路素子とを結ぶ低抵抗’１１Ｍを設け
ることによって、コレクタが複数個あっても、その相互
間に特性差異のない、すぐれた論理ゲートの工Ｃ７ｉ：
得ることを目的とし℃いるＯ 第８図（ａ）〜（ｆ）はこの発明の一実施例の構造をよ
（理解するためにその製造工程の主要段階における状態
を示す断面図で、第１図（ａ）〜（ｅ）と同等部分は同
一符号で示す。この実施例においても、従来例における
第上図（ａ）および（ｂ）までの工程は全く同様に処理
する。その後、ベース取出し層となるべきｐ十形層（９
）の上の酸化膜（１０３）に窓をあけたのちに、全上面
にポリシリコン膜（６０１）をデポジションしてホウ素
イオンを注入してアニール処理する。

このときｐ−形層（６ａＬ　ｐ十形層＜’ｉａ）＞　（
ｓａＬ　＜９ａ）が形成される〔第８図（ａ）〕。次に
、ポリシリコン１ｌｌ（（６０１）にバターニングを施
して、十形４　（９ａ）の上からこれに隣接する分離酸
化膜（１０２）の上Ｖζわたる部分のみを残し、このと
きに除去される酸化膜（１０３）の代りに、上述の残さ
れたポリシリコン膜（６０１）の上を含めて薄い酸化膜
（１０５）を形成し、更−でその上に全上面にわたって
窒化膜（２０２）を形成する〔第８図（ｂ）〕。ｐ十形
層（’７ａＬ　（９ａ）の上およびｐ−形層（６ｈ）の
上の窒化膜（２０２）および酸化膜（１０５）に窓明け
を行った後に、ｐ−形層（６ａ）の上の窓Ｏ）ｊけ部を
残して、他の窓明は部を徨つようＶこレジストＭ　（３
０２）でマスクしヒ素イオンを注入してコレクタ層とな
るべきｎ十形層ｌ１ｔ１をｐ−形層（６ａ）の表面部の
−ｔ４に形成する〔第８図（Ｃ）　）。次ＶＣ、レジス
トＭ　（３（Ｊ２）を除去して、アニールを症してｎｐ
ｎ　）ランジスクのｎ十形コレククＭｌ　（１ｏａ）を
完成するとともＶこ、ｐ−形層（６ｂ）およびｐ十形層
（８ａ）、　（９ａ）を完成する。その仮に全土曲にＰ
ｔ＊　Ｐ＋ｄ＋　ＷｌＭＯなどのシリサイド形成金属膜
（５００）を形成しシンクリングを行い釡属シリサイド
膜（５０１）をシリコンおよびポリシリコン表面にのみ
形成する〔第８図（ｄ〕〕。

次に１例えば王水ＶＣＸつて金属映（５００）のみを除
去し、その上にパッシベーションｌ１ｉ４　（４０１）
　（例、ｊばリンガラス膜〕をデポジションした後、所
要のレジストマスク（３０３）を用いて各電極形成用の
窓明けを行う。このときエツチング液Ｖこは窒化膜を侵
さないものを用いるとともに、窒化膜（２０２）のコン
タクト孔より大きい窓明けを行い、コンタクト孔は窒化
膜（２０２）で構成する〔第８図（ｅ）〕。その後ニレ
ジストマスク（３０３）を１余去して、ＡＬｒ　Ａｕな
どの低抵抗金属で、従来と同様、インジェクタ電極（Ｉ
す、インプット磁極（１匂およびアウトプット電極（１
□□□を接続配線して、この実施例は完成する〔第８図
ｔｆ）　）　ａ さて、この実施例の第１の利点は、ベースに最も近いコ
レクタ０ｘＶＣついてもコレクタ（アウトプット）磁極
（１３）とベース（インプット）　ｔｌＸ　極＋１２）
との距離ＤＣ−Ｂがほぼ半減できることである。すなわ
ち、従来装置ではＡｔ配線の幅が当該Ｗａｓのコンタク
ト部の幅よりもはみ出しているので、上記距離ＤＣ−Ｂ
は配線幅で制約を受けて小さくできなかった。この実施
例では低抵抗のポリシリコン膜（８０１）と金属シリサ
イド１ｇ　（５０１）とを利用してベース磁極配線ｌＩ
２１を分離ｌ酸化膜（１０２）の上へ虐い出したので、
従来装置におけるような制約はなくなり。

Ｊ８図１（ｆ）にＡで示した部位で、金属シリティド膜
（５０１）の端部は直接酸化１摸（１０５）　ｉ−よび
窒化膜（助２）の端部と接しており、この酸化＠　（１
０５）および４化Ｉｌｌ　（２０２）のパターニングに
よつτ残る１１＠が処置的に上記Ｄａ−Ｂ（！：なるの
で、その値を小さくできる。

第９図はこの発明の構造になる３出力を有するエエＬゲ
ートの一例を示す平面図である。図から判るように、ｎ
ｐｎトランジスタの谷コレクタのそばを通って、ベース
電極（１りを金属シリサイド膜（５０１）で低抵抗化さ
れたポリシリコン膜（６Ｑｌ）で、電流源であるｐｎｌ
）　）ランジスタのコレクタに連結されているので、ｎ
ｐｎ　）ランジスタの各コレクタのべ−・ス゛鑵極（１
１）との間の距離Ｖよ一気的には実質的に等しくなシ、
第２表に示すように特性も同一となる。

更に、ベース電極配線が非活性領域上のポリシリコン膜
（６０１）とその上の金属７リサイド＠　（５０１）と
によつ゛ているので、従来構造では必須であったゲート
閣配線ｅη、■の直下のベース拡散ノー（５ｂ）＃（８
ｂ）ｊ（９ｂ）が不用とな９、ベース面１ａ８Ｂ目体が
小さくなシ、コレクタ面積Ｓｃとの比’９Ｃ／ＳＢが大
き（、従って電流増幅率βＵも大きくなる。

第　　２　　表 なお、上記実施例では選択酸化を使用したゲート分離方
式について述べ九が、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をグラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できるＯ 以上、詳述したように、この発明ではベース電極を金属
シリサイド膜を重ねたポリシリコン膜で構成された低抵
抗導体で定電流源回路素子へ接続するとともに、その低
抵抗導体が複数個のコレクタの領域の近傍を通るように
したので、各コレクタの位置とベース端子との距離に差
異があっても特性は均一化されすぐれた論理ゲートエ０
が得られ６゜

【図面の簡単な説明】

第１図（ａ）〜（θ）は従来のエエＬ−ＩＣの製造主要
工程における状ｊ！ｍを示す断面図、第２図はこの従来
のエエＬ−工Ｃの平面図、第３図およびＩＪ４図は３つ
のコレクタＯＸ　、０２．Ｏｓを有する従来のエエＬゲ
ートのコレクタ電流ＩＣと′磁流増幅率β。との関係お
よび消費電力Ｐ４とゲート伝播遅延時間ｔ　ｐｄとの関
係をそれぞれ示す図、第６図は＃＋ｉｔ流１１１１１ａ
率／ｕと最小遅延時間ｔｐａｍｉｎとの関係を示す図、
第６図はコレクタとベース電極との距離Ｄｃ−Ｂと最小
遅延時間ｔｐｄとの関係を示す図、第７図はコレクタ・
ベース面積比ＳＣ／ＳＢと゛嘔流増幅率βＵとの関係を
示す図、第８図（＆）〜（ｆ）はこの発明の一実施例を
製造する主要段階における状態を示す断面図、第９図は
この実施例の平面図である。 ＦＩＡＫオイｉ：、（ａｂ）！：Ｊヘース層、（８ｂ）
、　（９ｂ）　ｉ！　ベース取出し層、　　（１０ａ）
はコレクタ層、（ＩＩ）はインジェクタ端子、（１２＋
はベース端子（′［４極配線＞　、Ｈ。 ０荀、１１５１はコレクタ端子（′成極配線）、Ｃ２υ
、脅は噌理ゲート回路装置相互間配線、（５０１）は金
属クリサイト膜、（６０１）はポリシリコン膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人　Ｓ　野　信　−（外１名ン 第１図 第１図 第２図　　　　６ｂ ｈ 第３図 ４　　　１０　　２０　　４０ 第６図 Ｄｃ−ａ　　　　　　　（％ｍ） ０．０６　　　０．０Ｂ　　　　０．１０　　　０．１
２ｃ７ｓＢ 第８図 第８図 特許庁長官殿 １．事件の表示　　　　特願昭５７−１４０４０３号２
、発明の名称　　　半導体集積回路装置３、補正をする
者 事件との関係　　　特許出願人 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書の第１１頁第４行および第８行に「ペース
電極αＢ」とあるのを「ペース電極（２）」と訂正する
０ （２）　　図面の第８図（ｆ）を添付図のとおりに訂正
する０ ７、添付書類の目録 訂正後の第８図（ｆ）を示す図面　　　　　　１通以上

Claims (1)

1. 【特許請求の範囲】 （１１半導体基体内の分離領域で他の部分と分離された
   部分に形成され、ペースを入力端子とし複数個のコレク
   タをそれぞれ出力端子とするトランジスタと、上記トラ
   ンジスタの上記ベースへ定電流を供給する定電流源回路
   素子とからする論理ゲート回路装置を有するものにおい
   て、上記トランジスタの上記ベースと上記定電流源回路
   素子とを金属シリサイド膜を重ね之ポリシリコン膜から
   なる低抵抗導体で接続するとともに上記低抵抗導体が上
   記コレクタの領域の近傍を通るようにしたことを特徴と
   する半導体集積回路装置。 （２）　　金属シリサイド膜を重ねたポリシリコン膜か
   らなる低抵抗導体は分離領域の上を通るようにしたこと
   を特徴とする特許請求の範門第１項記載の半導体集積回
   路装置。 （３）金属シリサイド膜を重ねたポリシリコン膜からな
   る低抵抗導体はコレクタ磁極配線および論理ゲート回路
   装置相互間の配線とは直角な方向に配設され友ことを特
   徴とする特許請求の範囲＄１　　　　　’項またはｇｚ
   ＪＪ記載の半導体集積回路装置。