JPS5944864A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5944864A JPS5944864A JP57156253A JP15625382A JPS5944864A JP S5944864 A JPS5944864 A JP S5944864A JP 57156253 A JP57156253 A JP 57156253A JP 15625382 A JP15625382 A JP 15625382A JP S5944864 A JPS5944864 A JP S5944864A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置の改良に関するものであ
る。以下イングレーテッド・インジェクション・ロジッ
ク(工ntegrated工njection Log
lc)回路装置(以下「■工L・工C」という。)を例
にとって説明する。
る。以下イングレーテッド・インジェクション・ロジッ
ク(工ntegrated工njection Log
lc)回路装置(以下「■工L・工C」という。)を例
にとって説明する。
第1図(a)〜(e)は従来のエエL・ICの構造をよ
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただし、ここで示すのは出力(fa
n−out) 1個の場合である。
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただし、ここで示すのは出力(fa
n−out) 1個の場合である。
すなわち、このエエL・ICはバイポーラICで一般に
行なわれているように、p形シリコン基板+Ii上にn
形高不純物濃度(n+形と伺い、以下これに準する。)
埋込み層(2)を形成したのち、n形像不純物濃度(n
−形と言い、以下これに準する。)エピタキシャル層(
3)を成長させ、ついで酸化膜(101)と面1酸化膜
である窒化膜(203,)とを順次形成して、所定形状
にパターニングし、これをマスクにl〜てn−形エピタ
キシャル層(3)を所定深さだけエツチング除去してか
ら、イオン注入法によりチャネルカット防止層用p形イ
オy注入層(4)を形成し、窒化膜(201,)をマス
クとして選択酸化を行なって分離酸化膜(1,02)を
形成する〔第1図(a)〕。次に、窒化膜(201,)
L酸化膜(101)とを除去したのち、あらためて薄
い酸化膜(103)を形成17たのち、これを通し、所
要のレジストマスク(この段階でのレジストマスクは図
示せず。)を介してホウ素イオンを注入して、n−形エ
ピタキシャル層(3)に選択的にp−形層(6)を形成
した後に、あらためて所要パターンのレジストマスク(
301)を形成し、これを用いて酸化膜(103)を通
してホウ素イオンを注入して、n−形エピタキシャル層
(3)にp形層f7)。
行なわれているように、p形シリコン基板+Ii上にn
形高不純物濃度(n+形と伺い、以下これに準する。)
埋込み層(2)を形成したのち、n形像不純物濃度(n
−形と言い、以下これに準する。)エピタキシャル層(
3)を成長させ、ついで酸化膜(101)と面1酸化膜
である窒化膜(203,)とを順次形成して、所定形状
にパターニングし、これをマスクにl〜てn−形エピタ
キシャル層(3)を所定深さだけエツチング除去してか
ら、イオン注入法によりチャネルカット防止層用p形イ
オy注入層(4)を形成し、窒化膜(201,)をマス
クとして選択酸化を行なって分離酸化膜(1,02)を
形成する〔第1図(a)〕。次に、窒化膜(201,)
L酸化膜(101)とを除去したのち、あらためて薄
い酸化膜(103)を形成17たのち、これを通し、所
要のレジストマスク(この段階でのレジストマスクは図
示せず。)を介してホウ素イオンを注入して、n−形エ
ピタキシャル層(3)に選択的にp−形層(6)を形成
した後に、あらためて所要パターンのレジストマスク(
301)を形成し、これを用いて酸化膜(103)を通
してホウ素イオンを注入して、n−形エピタキシャル層
(3)にp形層f7)。
+8+ 、 (9)を形成する〔第1図(b)〕。次に
レジストマスク(301)を除去後、全上面にOVD法
によってリンガラス膜(4C11)を成長させた上で、
このリンガラス膜(40U w p−形層(61および
p+形層t” + (8+ 1(9)のアニーリングを
同時に行なってp″′形Jt4(6a)およびp+形層
()a)t (8a)、 (9a)を形成させる〔第1
図(Q〕〕。次に、p−ル1V4(6a)の上の一部に
リンガラス膜(401)および酸化膜(103)に悪を
あり、ここからn形不純物を導入し、アニールすること
によってn+形%(10a)を形成するとともに、p−
形A4(6a)をp−形M (6b)に、p+形tn
(7a)+ (8a)。
レジストマスク(301)を除去後、全上面にOVD法
によってリンガラス膜(4C11)を成長させた上で、
このリンガラス膜(40U w p−形層(61および
p+形層t” + (8+ 1(9)のアニーリングを
同時に行なってp″′形Jt4(6a)およびp+形層
()a)t (8a)、 (9a)を形成させる〔第1
図(Q〕〕。次に、p−ル1V4(6a)の上の一部に
リンガラス膜(401)および酸化膜(103)に悪を
あり、ここからn形不純物を導入し、アニールすること
によってn+形%(10a)を形成するとともに、p−
形A4(6a)をp−形M (6b)に、p+形tn
(7a)+ (8a)。
(9a)を(7b)、 (sb)、 (9b)にそれぞ
れ成長させる〔第1図(d)〕。つづいて、p+形層(
7b)および(9b)上にそれぞれ窓をあけ、上記n+
形111 (10a)の上の窓の部分とともにそれぞれ
金ハシリサイド層(501)を介して電極配線を行ない
、pnp )ランジスタのエミッタであるp+形7M(
7に+)にインジェクタ電極(111を、pnpトラン
ジスタのコレクタでおり、力)つ逆方向動作npn ト
ランジスタのベースであるp−形/fN(6b)につな
かる電極取出し用p+形層(9b)にインプット電極(
12Iを、さらに、逆方向gji+作npn )ランジ
スタのコレクタであるn+形Jil (loa)にアウ
トプット電極03)をそれぞれ接続形成して、このエエ
Lゲートを完成させる〔第1図(θ)〕。
れ成長させる〔第1図(d)〕。つづいて、p+形層(
7b)および(9b)上にそれぞれ窓をあけ、上記n+
形111 (10a)の上の窓の部分とともにそれぞれ
金ハシリサイド層(501)を介して電極配線を行ない
、pnp )ランジスタのエミッタであるp+形7M(
7に+)にインジェクタ電極(111を、pnpトラン
ジスタのコレクタでおり、力)つ逆方向動作npn ト
ランジスタのベースであるp−形/fN(6b)につな
かる電極取出し用p+形層(9b)にインプット電極(
12Iを、さらに、逆方向gji+作npn )ランジ
スタのコレクタであるn+形Jil (loa)にアウ
トプット電極03)をそれぞれ接続形成して、このエエ
Lゲートを完成させる〔第1図(θ)〕。
以上基本的な1出力のエエLゲートを示したが、第2図
はこの従来構造になるS出力と2本のゲート間配線とを
有する工ILゲートの平面図で、(131゜θ4)、θ
6)がそれぞれ第1のコレクタO,,第2のコレクタc
2.gsのコレクタC3につながれた3つのアウトプッ
ト電極、(211、(221はゲート間配線である03
つのコレクタC,,02,03はインフリト(ベース)
電極(121から近い順に配列されている。さて、逆動
作npn )ランジスタの電流増幅率β。は第3図に示
すようにベース電極(+21から遠いコレクタ+1とコ
レクタ電流1゜の高電流域で太きく低下する。これはベ
ース抵抗がベース−極から遠いコレクタはど大きくなる
からであると考えられる。また、エエLのゲート伝播遅
延時間tpdと清貧電力Pdとの間には第4図に示され
るような電力遅’IA%性のあることが知られている0
(例えば、半導体トランジスタ研究会、信学技報SBD
76〜89. p37 i H1ghSpeed工I
L with 19elf −Aligned Dou
ble Diffusion工njector (S2
Ll )。
はこの従来構造になるS出力と2本のゲート間配線とを
有する工ILゲートの平面図で、(131゜θ4)、θ
6)がそれぞれ第1のコレクタO,,第2のコレクタc
2.gsのコレクタC3につながれた3つのアウトプッ
ト電極、(211、(221はゲート間配線である03
つのコレクタC,,02,03はインフリト(ベース)
電極(121から近い順に配列されている。さて、逆動
作npn )ランジスタの電流増幅率β。は第3図に示
すようにベース電極(+21から遠いコレクタ+1とコ
レクタ電流1゜の高電流域で太きく低下する。これはベ
ース抵抗がベース−極から遠いコレクタはど大きくなる
からであると考えられる。また、エエLのゲート伝播遅
延時間tpdと清貧電力Pdとの間には第4図に示され
るような電力遅’IA%性のあることが知られている0
(例えば、半導体トランジスタ研究会、信学技報SBD
76〜89. p37 i H1ghSpeed工I
L with 19elf −Aligned Dou
ble Diffusion工njector (S2
Ll )。
ここで同一 ベース面積、同−pnp トランジスタ特
性であれば第5図に示すようにtpdml。OCP。1
4の関係が成立するので、第6図に示すよう番こベース
電極から遠いコレクタはど(コレクタとベース電極との
距離り。−3か大きいほど)最小遅延時間tpda+i
nが大きくなる。よって、このように従来の製造方法に
よるエエLゲートの性能に(ま第1表にその一例を示す
ように各アウトプット電極口jで特性の差異があり、ベ
ース【10最も= 1/)−rウトプツ)!極の大きい
遅延時間で制約さ第1る。さらに同一製造法でhっでも
、電流増幅率β−は第7図に示すようにコレクタ面積S
。のベース面積SBに対する比S。/SBに比例する。
性であれば第5図に示すようにtpdml。OCP。1
4の関係が成立するので、第6図に示すよう番こベース
電極から遠いコレクタはど(コレクタとベース電極との
距離り。−3か大きいほど)最小遅延時間tpda+i
nが大きくなる。よって、このように従来の製造方法に
よるエエLゲートの性能に(ま第1表にその一例を示す
ように各アウトプット電極口jで特性の差異があり、ベ
ース【10最も= 1/)−rウトプツ)!極の大きい
遅延時間で制約さ第1る。さらに同一製造法でhっでも
、電流増幅率β−は第7図に示すようにコレクタ面積S
。のベース面積SBに対する比S。/SBに比例する。
従来の)h造−(lま第2図に示したようにp−影領域
(6b)とこ1−シレこつ1.1がるp+形領領域ab
)、 (9b)とからなるベース領域力(ゲート間配線
(21) 、 (22)の下にまでねたつ−C存在し、
第1表に示すようにベース面積SR力・大きく、従って
コレクタ面積S。との比S。/sB′iに、lト″こ、
J・さくなり、−流増幅率β。が小さくなり、ベース電
極に最も近いコレクタC1でも最小遅延時間tpdn+
i。
(6b)とこ1−シレこつ1.1がるp+形領領域ab
)、 (9b)とからなるベース領域力(ゲート間配線
(21) 、 (22)の下にまでねたつ−C存在し、
第1表に示すようにベース面積SR力・大きく、従って
コレクタ面積S。との比S。/sB′iに、lト″こ、
J・さくなり、−流増幅率β。が小さくなり、ベース電
極に最も近いコレクタC1でも最小遅延時間tpdn+
i。
は大きくなり、さらに、電源電流工injを200μA
/gatθ程度としたときの遅延速度tpdも大きくな
る。
/gatθ程度としたときの遅延速度tpdも大きくな
る。
第 1 表
また、第8図は各端子の関係位置によってゲート最小遅
延時間tpdminが異なることを示す図で、同一のコ
レクタベース間距離DC−Bであっても、インジェクタ
電極がベース電極に近いfil+にある場合(曲線A)
よりもインジェクタ電極がコレクタ電極に近い側にある
場名(曲線B)の方が最小遅延時1’ltpdmi。が
小さい。第9図は前者(インジェクターベース−コレク
タの配置)の場合、第10図は後者(インジェクターコ
レクターベースの配置)の場合の構成とぞの動作を説明
するための模式断面図で、1はインジェクタ端子、Bは
ベース端子、Cはコレクタ端子、Eは接地エミッタ端子
である。
延時間tpdminが異なることを示す図で、同一のコ
レクタベース間距離DC−Bであっても、インジェクタ
電極がベース電極に近いfil+にある場合(曲線A)
よりもインジェクタ電極がコレクタ電極に近い側にある
場名(曲線B)の方が最小遅延時1’ltpdmi。が
小さい。第9図は前者(インジェクターベース−コレク
タの配置)の場合、第10図は後者(インジェクターコ
レクターベースの配置)の場合の構成とぞの動作を説明
するための模式断面図で、1はインジェクタ端子、Bは
ベース端子、Cはコレクタ端子、Eは接地エミッタ端子
である。
あり図、第10図ともに、図(a)はゲート出力が低レ
ベルから為レベルヘスイツチング(L−H)i−るとき
の電流、図(b)はゲート出力が高レベルから低レベル
へスイッチング(H−L)するときの電流を矢印で示す
。H−Lとは逆方向動作のnpn トランジスタがON
状態となって、工。。が流れる時て、これはインジェク
タから供給されるベース電流工inJがnpn )ラン
ジスタのベース電流として働くことであって、ベース電
流供給源としてのpnpトランジスタのコレクタ接合か
らスイッチングトランジスタとなるnpn )ランジス
タの活性ベース領域までの距離は巣10図の場合の方が
小さく、ベース電流は早く供給され、npn)ランジス
タが01J状態になるのは第10図の方が第9図の場合
よりも早い。
ベルから為レベルヘスイツチング(L−H)i−るとき
の電流、図(b)はゲート出力が高レベルから低レベル
へスイッチング(H−L)するときの電流を矢印で示す
。H−Lとは逆方向動作のnpn トランジスタがON
状態となって、工。。が流れる時て、これはインジェク
タから供給されるベース電流工inJがnpn )ラン
ジスタのベース電流として働くことであって、ベース電
流供給源としてのpnpトランジスタのコレクタ接合か
らスイッチングトランジスタとなるnpn )ランジス
タの活性ベース領域までの距離は巣10図の場合の方が
小さく、ベース電流は早く供給され、npn)ランジス
タが01J状態になるのは第10図の方が第9図の場合
よりも早い。
また、L−Hとはnpn )ランジスタがOFF状態と
なることで■工りは飽和形ロジック〔但し、スコツトキ
ーやクランプ(5chottky cramp)すれば
飽和い小さい。〕であって、スイッチングトランジスタ
であるnpn トランジスタが深いON状態からOFF
状態に移るには活性領域にたまった過剰電荷(正孔)を
ベース端子から抜いてやらねばならない。一方、インジ
ェクタからベース電流工i1はいつも流れこんでいて、
ベース端子−\抜ける流れができている。従って、第1
0図のようにベース端子とインジェクタとの間に油性ベ
ース領域があると過剰を荷は上記l1njの流れととも
にベース端子にドリフトして流れ抜けてしまうが、第9
図のように工i1の流れと離れて活性ベース領域がある
と、過剰電荷は拡散による流れしか発生せず、過剰電荷
を抜き去るには第10図の場合に比して長時間が必要で
、結局、L −Hの切換えについても第10図の方が第
9図の場合より早い。つまり、ゲートの動作速度はイン
ジェクターコレクターベースの配置にした方が速くなる
ことか判るであろう。しかし、従来の工ILの構造では
コレクタ出力の数が多くなこるとこの配置をとることが
困難であった。
なることで■工りは飽和形ロジック〔但し、スコツトキ
ーやクランプ(5chottky cramp)すれば
飽和い小さい。〕であって、スイッチングトランジスタ
であるnpn トランジスタが深いON状態からOFF
状態に移るには活性領域にたまった過剰電荷(正孔)を
ベース端子から抜いてやらねばならない。一方、インジ
ェクタからベース電流工i1はいつも流れこんでいて、
ベース端子−\抜ける流れができている。従って、第1
0図のようにベース端子とインジェクタとの間に油性ベ
ース領域があると過剰を荷は上記l1njの流れととも
にベース端子にドリフトして流れ抜けてしまうが、第9
図のように工i1の流れと離れて活性ベース領域がある
と、過剰電荷は拡散による流れしか発生せず、過剰電荷
を抜き去るには第10図の場合に比して長時間が必要で
、結局、L −Hの切換えについても第10図の方が第
9図の場合より早い。つまり、ゲートの動作速度はイン
ジェクターコレクターベースの配置にした方が速くなる
ことか判るであろう。しかし、従来の工ILの構造では
コレクタ出力の数が多くなこるとこの配置をとることが
困難であった。
この発明は以上のような点に鑑みてなされたもので、入
力端子を構成するベース端子と各コレクタに対応する各
ベース領域とベースへ定電流を供給する定電流回路素子
とを結ぶ低抵抗電路を設けることによって、コレクタが
複数個あってもその相互間に特性差異をなくするととも
に、各コレクタに対応する各インジェクタ領域を低抵抗
電路で結ぶことによって、すぐれた特性の工Cを得るこ
とを目的としている。
力端子を構成するベース端子と各コレクタに対応する各
ベース領域とベースへ定電流を供給する定電流回路素子
とを結ぶ低抵抗電路を設けることによって、コレクタが
複数個あってもその相互間に特性差異をなくするととも
に、各コレクタに対応する各インジェクタ領域を低抵抗
電路で結ぶことによって、すぐれた特性の工Cを得るこ
とを目的としている。
第11図(a)〜(f)はこの発明の一実施例の構造を
よく理解するためにその製造工程の主長段階における状
態を示す断面図で、第1図(a)〜(θ)と同勢部分は
四−将号で示す。この実施例においても従来例における
第1図(a)および(b)までの工程は全く同様に処理
する。その後、ベース電極およびインジェクタ電極取出
し層となるべきp+形#(9)および(7)の上の酸化
膜(103)に窓をあけたのちに、全上面にポリシリコ
ン膜(601)をデポジションしてホウ素イオンを注入
してアニール処理する。このときp”−Jyl(6a)
、 p+形層(’7a)、 (8a)、 (9a)が形
成される〔第11図(a)〕。次にポリシリコン膜(6
01)にパターニングを施してp+形層(9a)の上か
らこれに隣接する分離酸化膜(102)の上にわたる部
分(601)およびp形層 (7a)の上からこれに隣
接する分離酸化膜(102)の上にわ・たる部分(61
X)のみを残し、このときに除去される酸化膜(、tC
3)の代りに、−F述の残されたポリシリコン膜(60
1)おヨび(611)の上を含めて薄い酸化膜(105
)を形成し、更にその土に全上面にわたって窒化膜(2
02)を形成する(w、11図(b))op+形層(7
a)+ (9a)の上およびp−形層(6a)の上の惇
化膀、 (202)および酸化膜(105)に窓ツ」け
を行った後に、p″′′形層a)の上の窓明は部を残し
て、他の窓明は部を積りようにレジスト膜(302)で
マスクしヒ素イオンを注入してコレクタ層となるべきn
+形# (101をp−形ffi (6a)の表面部の
一部に形成する〔111図(C)〕。次に、レジスト膜
(:X02)を除去して、アニールを施してnpnトラ
ンジスタのn+形コレクタ層(108,)を完成すると
ともに、p−形層(6b)およびpl−形層(8j’)
、 C9りを完成する。その後に全上面にp(、’ ”
(b ’N 、 Moなとのシリサイド膜成i 1%膜
(500)を形成し・ンンタリンクを行い金属シリサイ
ド膜(501)を・二/リコン丸・よひポリシリコン表
向にのみ形成する〔力11図(d〕〕。次に、例えば土
木によって金iii PJ (5(’ O)のみを除去
し、その上にパッシベーション膜(401,)(例えは
リンカラー2.膜)をテボジ゛ンヨンした後、j’)r
−fニーのレジストマスク(303)を用いてコニ/タ
クト用の恕明けを行う。このときエラグ〕/り赦に−は
窒化膜を侵さないものを用いるとともに、窒化膜(20
2)のコンタクト孔より大きい阿り汁■′−約し)、コ
ンタクト孔は蒙化JIG−> (202)で構JJyす
る〔第11図(θ)〕oその後にレジストマスク(so
3)をVIE 4−、− して、Af + Auなどの
低抵抗金属で、従来と同fn、接続配線0:4)を形成
し2゛〔、この実施例は完h〜、する[5第11図(f
)〕。
よく理解するためにその製造工程の主長段階における状
態を示す断面図で、第1図(a)〜(θ)と同勢部分は
四−将号で示す。この実施例においても従来例における
第1図(a)および(b)までの工程は全く同様に処理
する。その後、ベース電極およびインジェクタ電極取出
し層となるべきp+形#(9)および(7)の上の酸化
膜(103)に窓をあけたのちに、全上面にポリシリコ
ン膜(601)をデポジションしてホウ素イオンを注入
してアニール処理する。このときp”−Jyl(6a)
、 p+形層(’7a)、 (8a)、 (9a)が形
成される〔第11図(a)〕。次にポリシリコン膜(6
01)にパターニングを施してp+形層(9a)の上か
らこれに隣接する分離酸化膜(102)の上にわたる部
分(601)およびp形層 (7a)の上からこれに隣
接する分離酸化膜(102)の上にわ・たる部分(61
X)のみを残し、このときに除去される酸化膜(、tC
3)の代りに、−F述の残されたポリシリコン膜(60
1)おヨび(611)の上を含めて薄い酸化膜(105
)を形成し、更にその土に全上面にわたって窒化膜(2
02)を形成する(w、11図(b))op+形層(7
a)+ (9a)の上およびp−形層(6a)の上の惇
化膀、 (202)および酸化膜(105)に窓ツ」け
を行った後に、p″′′形層a)の上の窓明は部を残し
て、他の窓明は部を積りようにレジスト膜(302)で
マスクしヒ素イオンを注入してコレクタ層となるべきn
+形# (101をp−形ffi (6a)の表面部の
一部に形成する〔111図(C)〕。次に、レジスト膜
(:X02)を除去して、アニールを施してnpnトラ
ンジスタのn+形コレクタ層(108,)を完成すると
ともに、p−形層(6b)およびpl−形層(8j’)
、 C9りを完成する。その後に全上面にp(、’ ”
(b ’N 、 Moなとのシリサイド膜成i 1%膜
(500)を形成し・ンンタリンクを行い金属シリサイ
ド膜(501)を・二/リコン丸・よひポリシリコン表
向にのみ形成する〔力11図(d〕〕。次に、例えば土
木によって金iii PJ (5(’ O)のみを除去
し、その上にパッシベーション膜(401,)(例えは
リンカラー2.膜)をテボジ゛ンヨンした後、j’)r
−fニーのレジストマスク(303)を用いてコニ/タ
クト用の恕明けを行う。このときエラグ〕/り赦に−は
窒化膜を侵さないものを用いるとともに、窒化膜(20
2)のコンタクト孔より大きい阿り汁■′−約し)、コ
ンタクト孔は蒙化JIG−> (202)で構JJyす
る〔第11図(θ)〕oその後にレジストマスク(so
3)をVIE 4−、− して、Af + Auなどの
低抵抗金属で、従来と同fn、接続配線0:4)を形成
し2゛〔、この実施例は完h〜、する[5第11図(f
)〕。
さて、この実施セ11の第1の利点G、1、コレ・フタ
(アウトプット)! !、 +13’lとベース(イン
プット)電極02)との距離り。−□がほぼ半減できる
ことである。
(アウトプット)! !、 +13’lとベース(イン
プット)電極02)との距離り。−□がほぼ半減できる
ことである。
すなわち、従来&像ではAl配線の幅が当該電極のコン
タクト音への幅よりも【づみ出しているので、上記距離
DC−8は配線幅で制約t Ikけて小さくできなかっ
た。この実施例では低抵抗のポリシリコン膜(601)
と金属シリサイド膜(501)とを利用してベース軍、
極耐組を分#酸化膜(102)の上へ追い出したので、
従来!41(におけるような制約はなくなり、第11図
(f)にAで示し7た部位で、金属シリサイド膜(5・
Owl、)の・端部は@接酸化膜(105)および窒化
膜(202)の端部と1ルしており、この酸化膜(10
5)およびり化膜(202)のパターニングによって残
る幅が実質的に上記り。−8となるので、その値を小さ
くできる。
タクト音への幅よりも【づみ出しているので、上記距離
DC−8は配線幅で制約t Ikけて小さくできなかっ
た。この実施例では低抵抗のポリシリコン膜(601)
と金属シリサイド膜(501)とを利用してベース軍、
極耐組を分#酸化膜(102)の上へ追い出したので、
従来!41(におけるような制約はなくなり、第11図
(f)にAで示し7た部位で、金属シリサイド膜(5・
Owl、)の・端部は@接酸化膜(105)および窒化
膜(202)の端部と1ルしており、この酸化膜(10
5)およびり化膜(202)のパターニングによって残
る幅が実質的に上記り。−8となるので、その値を小さ
くできる。
第12図はこの祈、明の構造になる出力を准する工T、
Lゲートの一例を示す平面図でちる。図から判る、J
: ウ&:、、npn ト5 yジスタの各コレクタに
ついて、ベース′亀[1(121を金属シリサイド膜(
5o1)で低抵抗化されたポリシリコンPE (6Ql
)で、t i4r、 源でおるpnp )ランジスタの
コレクタ層こ連結されており、各インジェクタも同様に
ポリシリコン膜(611)上のシリサイド膜で電極(川
に接続さitでl/)て、各コレクタ間に電気的差異は
なくなり、第2表に示1−ように特性も同一となる。更
番こ、ベース霜:極西已線が非活性領域上のポリシリコ
ン膜(601,)とその上の金属シリサイド膜(501
)とによってしするので、従来構造では必須であったゲ
ート間配線@]l 、 (221の直下のベース拡散層
(eb)、 (sb)、 (9b)力(不用となり、ベ
ーヌ面積SB自体が小さくなりコレクタ面頂Soとの比
Sc/SBが大きく、従って電流増Il鴨率β□も大き
くなる。また第10図で説明したインジェクターコレク
ターベース配置にできるので、ゲート動作速度を速くで
きる。
Lゲートの一例を示す平面図でちる。図から判る、J
: ウ&:、、npn ト5 yジスタの各コレクタに
ついて、ベース′亀[1(121を金属シリサイド膜(
5o1)で低抵抗化されたポリシリコンPE (6Ql
)で、t i4r、 源でおるpnp )ランジスタの
コレクタ層こ連結されており、各インジェクタも同様に
ポリシリコン膜(611)上のシリサイド膜で電極(川
に接続さitでl/)て、各コレクタ間に電気的差異は
なくなり、第2表に示1−ように特性も同一となる。更
番こ、ベース霜:極西已線が非活性領域上のポリシリコ
ン膜(601,)とその上の金属シリサイド膜(501
)とによってしするので、従来構造では必須であったゲ
ート間配線@]l 、 (221の直下のベース拡散層
(eb)、 (sb)、 (9b)力(不用となり、ベ
ーヌ面積SB自体が小さくなりコレクタ面頂Soとの比
Sc/SBが大きく、従って電流増Il鴨率β□も大き
くなる。また第10図で説明したインジェクターコレク
ターベース配置にできるので、ゲート動作速度を速くで
きる。
第 2 表
なお、上記実施例では選択酸化を使用したゲート分離方
式について述べたが、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をクラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。
式について述べたが、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をクラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。
以上、詳述しlごように、この発り」では各コレクタに
対応する各ベース領域を金属シリサイド膜を重ねたポリ
シリコン膜で構成された低抵抗導体で定電流源回路素子
へ接続するとともに、各インジェクタも同様の低抵抗導
体で接続するようにしたので、各コレクタの位置とベー
ス端子との距離に差異があっても特性は均一化されずぐ
れた論理ゲートICが得られる。更に上述の構成にした
のでインジェクターコレクターベース配置が実現でき動
作速度を速くすることができる。
対応する各ベース領域を金属シリサイド膜を重ねたポリ
シリコン膜で構成された低抵抗導体で定電流源回路素子
へ接続するとともに、各インジェクタも同様の低抵抗導
体で接続するようにしたので、各コレクタの位置とベー
ス端子との距離に差異があっても特性は均一化されずぐ
れた論理ゲートICが得られる。更に上述の構成にした
のでインジェクターコレクターベース配置が実現でき動
作速度を速くすることができる。
第1図(a)〜(e)は従来のI I T、−工Cの製
造主夾工程における状態を示す断面図、第2図はこの従
来の11L−ICの平面図、第3図および第4図は3つ
のコレクタC1,C2,C3を有する従来の■工Lゲー
トのコレクタ電流稲と電流増幅率九との関係および消費
電力P、とゲート伝播遅延時間t、dとの関係をそれぞ
れ示す図、第5図は電流増幅率β1よと最小遅延時間t
pdminとの関係を示す図、第6図はコレクタとベー
ス電極との距離り。−8と最小遅延時間tPdとの関係
を示す図、第7図はコレクターベース面積比S。/SB
と電流増幅率β。との関係を示す図、第8図は各端子の
関係位置によって最小遅延時間tpdminが異なるこ
とを示す図、第9図はインジェクターベース−コレクタ
の配U゛シの揚台の構成とその動作を説明するための模
式断面図、第コ、0図はインンエクターコレクターベー
ス配(tieの場合の構成とその動作を説明するための
模式断面図、第3.1図(a)〜(f)はこの発明の一
実施例を製造する主要段階における状態を示す断面図、
第12図はこの実施例の平面図である。 図において、(6b)はベース層、(sb)、 (9b
)はベース取出し層、(10a)はコレクタ層、(川は
インジェクタ端子、(12)はベース端子(%極配線)
、θ3)。 (14) 、 Q6)はコレクタ端子(電極配線)、(
2]1i2力は論理ゲート回路装置相互間配線、(50
1)は金属シリサイド膜、(601)、(611)はポ
リシリコン膜である。 なお、図中同一符号は同一または相当部分を示す0 代理人 葛 野 信 −(外1名) −27“ 第1図 第1図 第3図 第6図 、、−、(7u”′ 第8図 第9図 CI。 第11図 第11図 第12図 手続補正書(自発) 特許庁長官殿 1、事件の表示 特願昭57−156253.号
2・発明ノ名称 半導体集積回路装置3、補正を
する者 代表者片山仁へ部 4、代理人 明細書の発明の詳細な説明の欄および図面6、補正の内
容 (1)明細書の第9頁第2〜3行に「スコツトキー」と
あるのを「ショットキー」と訂正する。 (2)図面の第11図(f)を添付図のとおりに訂正す
る0 7、添付書類の目録 訂正後の@11図(f)を示す図面 1通板
上
造主夾工程における状態を示す断面図、第2図はこの従
来の11L−ICの平面図、第3図および第4図は3つ
のコレクタC1,C2,C3を有する従来の■工Lゲー
トのコレクタ電流稲と電流増幅率九との関係および消費
電力P、とゲート伝播遅延時間t、dとの関係をそれぞ
れ示す図、第5図は電流増幅率β1よと最小遅延時間t
pdminとの関係を示す図、第6図はコレクタとベー
ス電極との距離り。−8と最小遅延時間tPdとの関係
を示す図、第7図はコレクターベース面積比S。/SB
と電流増幅率β。との関係を示す図、第8図は各端子の
関係位置によって最小遅延時間tpdminが異なるこ
とを示す図、第9図はインジェクターベース−コレクタ
の配U゛シの揚台の構成とその動作を説明するための模
式断面図、第コ、0図はインンエクターコレクターベー
ス配(tieの場合の構成とその動作を説明するための
模式断面図、第3.1図(a)〜(f)はこの発明の一
実施例を製造する主要段階における状態を示す断面図、
第12図はこの実施例の平面図である。 図において、(6b)はベース層、(sb)、 (9b
)はベース取出し層、(10a)はコレクタ層、(川は
インジェクタ端子、(12)はベース端子(%極配線)
、θ3)。 (14) 、 Q6)はコレクタ端子(電極配線)、(
2]1i2力は論理ゲート回路装置相互間配線、(50
1)は金属シリサイド膜、(601)、(611)はポ
リシリコン膜である。 なお、図中同一符号は同一または相当部分を示す0 代理人 葛 野 信 −(外1名) −27“ 第1図 第1図 第3図 第6図 、、−、(7u”′ 第8図 第9図 CI。 第11図 第11図 第12図 手続補正書(自発) 特許庁長官殿 1、事件の表示 特願昭57−156253.号
2・発明ノ名称 半導体集積回路装置3、補正を
する者 代表者片山仁へ部 4、代理人 明細書の発明の詳細な説明の欄および図面6、補正の内
容 (1)明細書の第9頁第2〜3行に「スコツトキー」と
あるのを「ショットキー」と訂正する。 (2)図面の第11図(f)を添付図のとおりに訂正す
る0 7、添付書類の目録 訂正後の@11図(f)を示す図面 1通板
上
Claims (1)
- 【特許請求の範囲】 +1+ 半導体基体内の分離領域で他の部分と分離さ
れた部分に形成され、ベースを入力端子とし複数個のコ
レクタをそれぞれ出力端子とするトランジスタと、この
トランジスタの上記ベースへ定電流を供給する定電流回
路素子とからなる論理ゲート回路装置を有するものにお
いて、上記トランジスタの上記各コレクタに対応する上
記各ベース領域と上記定電流源回路素子とを金属シリサ
イド膜を重ねたポリシリコン膜からなる第1の低抵抗導
体で接続するとともに、上記定電流回路素子へ電源をつ
なぐインジェクタ端子と上記各コレクタに対応する各イ
ンジェクタ領域とを金属シリサイド膜を重ねたポリシリ
コン膜からなる第2の低抵抗導体で接続したことを特徴
とする半導体集積回路装置。 (2)第1および第2の低抵抗導体は分離領域の上を通
るようにしたことを特徴とする特許請求の範囲第1項記
載の半導体集積回路装置。 (3)第1および第2の低抵抗導体はコレクタ電極配線
と論理ゲート回路装置相互間の配線とに直角な方向に配
線されたことを特徴とする特許請求の範囲第1項または
$2項記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57156253A JPS5944864A (ja) | 1982-09-06 | 1982-09-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57156253A JPS5944864A (ja) | 1982-09-06 | 1982-09-06 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5944864A true JPS5944864A (ja) | 1984-03-13 |
JPH0572108B2 JPH0572108B2 (ja) | 1993-10-08 |
Family
ID=15623738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57156253A Granted JPS5944864A (ja) | 1982-09-06 | 1982-09-06 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5944864A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5466784A (en) * | 1977-11-08 | 1979-05-29 | Toshiba Corp | Semiconductor integrated circuit device |
JPS5693362A (en) * | 1979-12-26 | 1981-07-28 | Mitsubishi Electric Corp | Manufacture of semiconductor ic device |
-
1982
- 1982-09-06 JP JP57156253A patent/JPS5944864A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5466784A (en) * | 1977-11-08 | 1979-05-29 | Toshiba Corp | Semiconductor integrated circuit device |
JPS5693362A (en) * | 1979-12-26 | 1981-07-28 | Mitsubishi Electric Corp | Manufacture of semiconductor ic device |
Also Published As
Publication number | Publication date |
---|---|
JPH0572108B2 (ja) | 1993-10-08 |
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