JPS5944864A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体集積回路装置の改良に関するものであ
る。以下イングレーテッド・インジェクション・ロジッ
ク（工ｎｔｅｇｒａｔｅｄ工ｎｊｅｃｔｉｏｎ　Ｌｏｇ
ｌｃ）回路装置（以下「■工Ｌ・工Ｃ」という。）を例
にとって説明する。

第１図（ａ）〜（ｅ）は従来のエエＬ・ＩＣの構造をよ
りよく理解するためにその製造主要工程における状態を
示す断面図である。ただし、ここで示すのは出力（ｆａ
ｎ−ｏｕｔ）　１個の場合である。

すなわち、このエエＬ・ＩＣはバイポーラＩＣで一般に
行なわれているように、ｐ形シリコン基板＋Ｉｉ上にｎ
形高不純物濃度（ｎ＋形と伺い、以下これに準する。）
埋込み層（２）を形成したのち、ｎ形像不純物濃度（ｎ
−形と言い、以下これに準する。）エピタキシャル層（
３）を成長させ、ついで酸化膜（１０１）と面１酸化膜
である窒化膜（２０３，）とを順次形成して、所定形状
にパターニングし、これをマスクにｌ〜てｎ−形エピタ
キシャル層（３）を所定深さだけエツチング除去してか
ら、イオン注入法によりチャネルカット防止層用ｐ形イ
オｙ注入層（４）を形成し、窒化膜（２０１，）をマス
クとして選択酸化を行なって分離酸化膜（１，０２）を
形成する〔第１図（ａ）〕。次に、窒化膜（２０１，）
　Ｌ酸化膜（１０１）とを除去したのち、あらためて薄
い酸化膜（１０３）を形成１７たのち、これを通し、所
要のレジストマスク（この段階でのレジストマスクは図
示せず。）を介してホウ素イオンを注入して、ｎ−形エ
ピタキシャル層（３）に選択的にｐ−形層（６）を形成
した後に、あらためて所要パターンのレジストマスク（
３０１）を形成し、これを用いて酸化膜（１０３）を通
してホウ素イオンを注入して、ｎ−形エピタキシャル層
（３）にｐ形層ｆ７）。

＋８＋　、　（９）を形成する〔第１図（ｂ）〕。次に
レジストマスク（３０１）を除去後、全上面にＯＶＤ法
によってリンガラス膜（４Ｃ１１）を成長させた上で、
このリンガラス膜（４０Ｕ　ｗ　ｐ−形層（６１および
ｐ＋形層ｔ”　＋　（８＋　１（９）のアニーリングを
同時に行なってｐ″′形Ｊｔ４（６ａ）およびｐ＋形層
（）ａ）ｔ　（８ａ）、　（９ａ）を形成させる〔第１
図（Ｑ〕〕。次に、ｐ−ル１Ｖ４（６ａ）の上の一部に
リンガラス膜（４０１）および酸化膜（１０３）に悪を
あり、ここからｎ形不純物を導入し、アニールすること
によってｎ＋形％（１０ａ）を形成するとともに、ｐ−
形Ａ４（６ａ）をｐ−形Ｍ　（６ｂ）に、ｐ＋形ｔｎ　
（７ａ）＋　（８ａ）。

（９ａ）を（７ｂ）、　（ｓｂ）、　（９ｂ）にそれぞ
れ成長させる〔第１図（ｄ）〕。つづいて、ｐ＋形層（
７ｂ）および（９ｂ）上にそれぞれ窓をあけ、上記ｎ＋
形１１１　（１０ａ）の上の窓の部分とともにそれぞれ
金ハシリサイド層（５０１）を介して電極配線を行ない
、ｐｎｐ　）ランジスタのエミッタであるｐ＋形７Ｍ（
７に＋）にインジェクタ電極（１１１を、ｐｎｐトラン
ジスタのコレクタでおり、力）つ逆方向動作ｎｐｎ　ト
ランジスタのベースであるｐ−形／ｆＮ（６ｂ）につな
かる電極取出し用ｐ＋形層（９ｂ）にインプット電極（
１２Ｉを、さらに、逆方向ｇｊｉ＋作ｎｐｎ　）ランジ
スタのコレクタであるｎ＋形Ｊｉｌ　（ｌｏａ）にアウ
トプット電極０３）をそれぞれ接続形成して、このエエ
Ｌゲートを完成させる〔第１図（θ）〕。

以上基本的な１出力のエエＬゲートを示したが、第２図
はこの従来構造になるＳ出力と２本のゲート間配線とを
有する工ＩＬゲートの平面図で、（１３１゜θ４）、θ
６）がそれぞれ第１のコレクタＯ，，第２のコレクタｃ
２．ｇｓのコレクタＣ３につながれた３つのアウトプッ
ト電極、（２１１、（２２１はゲート間配線である０３
つのコレクタＣ，，０２，０３はインフリト（ベース）
電極（１２１から近い順に配列されている。さて、逆動
作ｎｐｎ　）ランジスタの電流増幅率β。は第３図に示
すようにベース電極（＋２１から遠いコレクタ＋１とコ
レクタ電流１゜の高電流域で太きく低下する。これはベ
ース抵抗がベース−極から遠いコレクタはど大きくなる
からであると考えられる。また、エエＬのゲート伝播遅
延時間ｔｐｄと清貧電力Ｐｄとの間には第４図に示され
るような電力遅’ＩＡ％性のあることが知られている０
（例えば、半導体トランジスタ研究会、信学技報ＳＢＤ
　７６〜８９．　ｐ３７　ｉ　Ｈ１ｇｈＳｐｅｅｄ工Ｉ
Ｌ　ｗｉｔｈ　１９ｅｌｆ　−Ａｌｉｇｎｅｄ　Ｄｏｕ
ｂｌｅ　Ｄｉｆｆｕｓｉｏｎ工ｎｊｅｃｔｏｒ　（Ｓ２
Ｌｌ　）。

ここで同一　ベース面積、同−ｐｎｐ　トランジスタ特
性であれば第５図に示すようにｔｐｄｍｌ。ＯＣＰ。１
４の関係が成立するので、第６図に示すよう番こベース
電極から遠いコレクタはど（コレクタとベース電極との
距離り。−３か大きいほど）最小遅延時間ｔｐｄａ＋ｉ
ｎが大きくなる。よって、このように従来の製造方法に
よるエエＬゲートの性能に（ま第１表にその一例を示す
ように各アウトプット電極口ｊで特性の差異があり、ベ
ース【１０最も＝　１／）−ｒウトプツ）！極の大きい
遅延時間で制約さ第１る。さらに同一製造法でｈっでも
、電流増幅率β−は第７図に示すようにコレクタ面積Ｓ
。のベース面積ＳＢに対する比Ｓ。／ＳＢに比例する。

従来の）ｈ造−（ｌま第２図に示したようにｐ−影領域
（６ｂ）とこ１−シレこつ１．１がるｐ＋形領領域ａｂ
）、　（９ｂ）とからなるベース領域力（ゲート間配線
（２１）　、　（２２）の下にまでねたつ−Ｃ存在し、
第１表に示すようにベース面積ＳＲ力・大きく、従って
コレクタ面積Ｓ。との比Ｓ。／ｓＢ′ｉに、ｌト″こ、
Ｊ・さくなり、−流増幅率β。が小さくなり、ベース電
極に最も近いコレクタＣ１でも最小遅延時間ｔｐｄｎ＋
ｉ。

は大きくなり、さらに、電源電流工ｉｎｊを２００μＡ
／ｇａｔθ程度としたときの遅延速度ｔｐｄも大きくな
る。

第　　　　１　　　　表 また、第８図は各端子の関係位置によってゲート最小遅
延時間ｔｐｄｍｉｎが異なることを示す図で、同一のコ
レクタベース間距離ＤＣ−Ｂであっても、インジェクタ
電極がベース電極に近いｆｉｌ＋にある場合（曲線Ａ）
よりもインジェクタ電極がコレクタ電極に近い側にある
場名（曲線Ｂ）の方が最小遅延時１’ｌｔｐｄｍｉ。が
小さい。第９図は前者（インジェクターベース−コレク
タの配置）の場合、第１０図は後者（インジェクターコ
レクターベースの配置）の場合の構成とぞの動作を説明
するための模式断面図で、１はインジェクタ端子、Ｂは
ベース端子、Ｃはコレクタ端子、Ｅは接地エミッタ端子
である。

あり図、第１０図ともに、図（ａ）はゲート出力が低レ
ベルから為レベルヘスイツチング（Ｌ−Ｈ）ｉ−るとき
の電流、図（ｂ）はゲート出力が高レベルから低レベル
へスイッチング（Ｈ−Ｌ）するときの電流を矢印で示す
。Ｈ−Ｌとは逆方向動作のｎｐｎ　トランジスタがＯＮ
状態となって、工。。が流れる時て、これはインジェク
タから供給されるベース電流工ｉｎＪがｎｐｎ　）ラン
ジスタのベース電流として働くことであって、ベース電
流供給源としてのｐｎｐトランジスタのコレクタ接合か
らスイッチングトランジスタとなるｎｐｎ　）ランジス
タの活性ベース領域までの距離は巣１０図の場合の方が
小さく、ベース電流は早く供給され、ｎｐｎ）ランジス
タが０１Ｊ状態になるのは第１０図の方が第９図の場合
よりも早い。

また、Ｌ−Ｈとはｎｐｎ　）ランジスタがＯＦＦ状態と
なることで■工りは飽和形ロジック〔但し、スコツトキ
ーやクランプ（５ｃｈｏｔｔｋｙ　ｃｒａｍｐ）すれば
飽和い小さい。〕であって、スイッチングトランジスタ
であるｎｐｎ　トランジスタが深いＯＮ状態からＯＦＦ
状態に移るには活性領域にたまった過剰電荷（正孔）を
ベース端子から抜いてやらねばならない。一方、インジ
ェクタからベース電流工ｉ１はいつも流れこんでいて、
ベース端子−＼抜ける流れができている。従って、第１
０図のようにベース端子とインジェクタとの間に油性ベ
ース領域があると過剰を荷は上記ｌ１ｎｊの流れととも
にベース端子にドリフトして流れ抜けてしまうが、第９
図のように工ｉ１の流れと離れて活性ベース領域がある
と、過剰電荷は拡散による流れしか発生せず、過剰電荷
を抜き去るには第１０図の場合に比して長時間が必要で
、結局、Ｌ　−Ｈの切換えについても第１０図の方が第
９図の場合より早い。つまり、ゲートの動作速度はイン
ジェクターコレクターベースの配置にした方が速くなる
ことか判るであろう。しかし、従来の工ＩＬの構造では
コレクタ出力の数が多くなこるとこの配置をとることが
困難であった。

この発明は以上のような点に鑑みてなされたもので、入
力端子を構成するベース端子と各コレクタに対応する各
ベース領域とベースへ定電流を供給する定電流回路素子
とを結ぶ低抵抗電路を設けることによって、コレクタが
複数個あってもその相互間に特性差異をなくするととも
に、各コレクタに対応する各インジェクタ領域を低抵抗
電路で結ぶことによって、すぐれた特性の工Ｃを得るこ
とを目的としている。

第１１図（ａ）〜（ｆ）はこの発明の一実施例の構造を
よく理解するためにその製造工程の主長段階における状
態を示す断面図で、第１図（ａ）〜（θ）と同勢部分は
四−将号で示す。この実施例においても従来例における
第１図（ａ）および（ｂ）までの工程は全く同様に処理
する。その後、ベース電極およびインジェクタ電極取出
し層となるべきｐ＋形＃（９）および（７）の上の酸化
膜（１０３）に窓をあけたのちに、全上面にポリシリコ
ン膜（６０１）をデポジションしてホウ素イオンを注入
してアニール処理する。このときｐ”−Ｊｙｌ（６ａ）
、　ｐ＋形層（’７ａ）、　（８ａ）、　（９ａ）が形
成される〔第１１図（ａ）〕。次にポリシリコン膜（６
０１）にパターニングを施してｐ＋形層（９ａ）の上か
らこれに隣接する分離酸化膜（１０２）の上にわたる部
分（６０１）およびｐ形層　（７ａ）の上からこれに隣
接する分離酸化膜（１０２）の上にわ・たる部分（６１
Ｘ）のみを残し、このときに除去される酸化膜（、ｔＣ
３）の代りに、−Ｆ述の残されたポリシリコン膜（６０
１）おヨび（６１１）の上を含めて薄い酸化膜（１０５
）を形成し、更にその土に全上面にわたって窒化膜（２
０２）を形成する（ｗ、１１図（ｂ））ｏｐ＋形層（７
ａ）＋　（９ａ）の上およびｐ−形層（６ａ）の上の惇
化膀、　（２０２）および酸化膜（１０５）に窓ツ」け
を行った後に、ｐ″′′形層ａ）の上の窓明は部を残し
て、他の窓明は部を積りようにレジスト膜（３０２）で
マスクしヒ素イオンを注入してコレクタ層となるべきｎ
＋形＃　（１０１をｐ−形ｆｆｉ　（６ａ）の表面部の
一部に形成する〔１１１図（Ｃ）〕。次に、レジスト膜
（：Ｘ０２）を除去して、アニールを施してｎｐｎトラ
ンジスタのｎ＋形コレクタ層（１０８，）を完成すると
ともに、ｐ−形層（６ｂ）およびｐｌ−形層（８ｊ’）
、　Ｃ９りを完成する。その後に全上面にｐ（、’　”
（ｂ　’Ｎ　、　Ｍｏなとのシリサイド膜成ｉ　１％膜
（５００）を形成し・ンンタリンクを行い金属シリサイ
ド膜（５０１）を・二／リコン丸・よひポリシリコン表
向にのみ形成する〔力１１図（ｄ〕〕。次に、例えば土
木によって金ｉｉｉ　ＰＪ　（５（’　Ｏ）のみを除去
し、その上にパッシベーション膜（４０１，）（例えは
リンカラー２．膜）をテボジ゛ンヨンした後、ｊ’）ｒ
−ｆニーのレジストマスク（３０３）を用いてコニ／タ
クト用の恕明けを行う。このときエラグ〕／り赦に−は
窒化膜を侵さないものを用いるとともに、窒化膜（２０
２）のコンタクト孔より大きい阿り汁■′−約し）、コ
ンタクト孔は蒙化ＪＩＧ−＞　（２０２）で構ＪＪｙす
る〔第１１図（θ）〕ｏその後にレジストマスク（ｓｏ
３）をＶＩＥ　４−、−　して、Ａｆ　＋　Ａｕなどの
低抵抗金属で、従来と同ｆｎ、接続配線０：４）を形成
し２゛〔、この実施例は完ｈ〜、する［５第１１図（ｆ
）〕。

さて、この実施セ１１の第１の利点Ｇ、１、コレ・フタ
（アウトプット）！　！、　＋１３’ｌとベース（イン
プット）電極０２）との距離り。−□がほぼ半減できる
ことである。

すなわち、従来＆像ではＡｌ配線の幅が当該電極のコン
タクト音への幅よりも【づみ出しているので、上記距離
ＤＣ−８は配線幅で制約ｔ　Ｉｋけて小さくできなかっ
た。この実施例では低抵抗のポリシリコン膜（６０１）
と金属シリサイド膜（５０１）とを利用してベース軍、
極耐組を分＃酸化膜（１０２）の上へ追い出したので、
従来！４１（におけるような制約はなくなり、第１１図
（ｆ）にＡで示し７た部位で、金属シリサイド膜（５・
Ｏｗｌ、）の・端部は＠接酸化膜（１０５）および窒化
膜（２０２）の端部と１ルしており、この酸化膜（１０
５）およびり化膜（２０２）のパターニングによって残
る幅が実質的に上記り。−８となるので、その値を小さ
くできる。

第１２図はこの祈、明の構造になる出力を准する工Ｔ、
　Ｌゲートの一例を示す平面図でちる。図から判る、Ｊ
：　ウ＆：、、ｎｐｎ　ト５　ｙジスタの各コレクタに
ついて、ベース′亀［１（１２１を金属シリサイド膜（
５ｏ１）で低抵抗化されたポリシリコンＰＥ　（６Ｑｌ
）で、ｔ　ｉ４ｒ、　源でおるｐｎｐ　）ランジスタの
コレクタ層こ連結されており、各インジェクタも同様に
ポリシリコン膜（６１１）上のシリサイド膜で電極（川
に接続さｉｔでｌ／）て、各コレクタ間に電気的差異は
なくなり、第２表に示１−ように特性も同一となる。更
番こ、ベース霜：極西已線が非活性領域上のポリシリコ
ン膜（６０１，）とその上の金属シリサイド膜（５０１
）とによってしするので、従来構造では必須であったゲ
ート間配線＠］ｌ　、　（２２１の直下のベース拡散層
（ｅｂ）、　（ｓｂ）、　（９ｂ）力（不用となり、ベ
ーヌ面積ＳＢ自体が小さくなりコレクタ面頂Ｓｏとの比
Ｓｃ／ＳＢが大きく、従って電流増Ｉｌ鴨率β□も大き
くなる。また第１０図で説明したインジェクターコレク
ターベース配置にできるので、ゲート動作速度を速くで
きる。

第　２　表 なお、上記実施例では選択酸化を使用したゲート分離方
式について述べたが、その他の通常のゲート分離方式や
高不純物濃度領域によるカラー分離方式についてもこの
発明は適用でき、また、ベース層をクラフト構造の場合
について説明したが、埋込みベース構造についてもこの
発明は適用できる。

以上、詳述しｌごように、この発り」では各コレクタに
対応する各ベース領域を金属シリサイド膜を重ねたポリ
シリコン膜で構成された低抵抗導体で定電流源回路素子
へ接続するとともに、各インジェクタも同様の低抵抗導
体で接続するようにしたので、各コレクタの位置とベー
ス端子との距離に差異があっても特性は均一化されずぐ
れた論理ゲートＩＣが得られる。更に上述の構成にした
のでインジェクターコレクターベース配置が実現でき動
作速度を速くすることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は従来のＩ　Ｉ　Ｔ、−工Ｃの製
造主夾工程における状態を示す断面図、第２図はこの従
来の１１Ｌ−ＩＣの平面図、第３図および第４図は３つ
のコレクタＣ１，Ｃ２，Ｃ３を有する従来の■工Ｌゲー
トのコレクタ電流稲と電流増幅率九との関係および消費
電力Ｐ、とゲート伝播遅延時間ｔ、ｄとの関係をそれぞ
れ示す図、第５図は電流増幅率β１よと最小遅延時間ｔ
ｐｄｍｉｎとの関係を示す図、第６図はコレクタとベー
ス電極との距離り。−８と最小遅延時間ｔＰｄとの関係
を示す図、第７図はコレクターベース面積比Ｓ。／ＳＢ
と電流増幅率β。との関係を示す図、第８図は各端子の
関係位置によって最小遅延時間ｔｐｄｍｉｎが異なるこ
とを示す図、第９図はインジェクターベース−コレクタ
の配Ｕ゛シの揚台の構成とその動作を説明するための模
式断面図、第コ、０図はインンエクターコレクターベー
ス配（ｔｉｅの場合の構成とその動作を説明するための
模式断面図、第３．１図（ａ）〜（ｆ）はこの発明の一
実施例を製造する主要段階における状態を示す断面図、
第１２図はこの実施例の平面図である。 図において、（６ｂ）はベース層、（ｓｂ）、　（９ｂ
）はベース取出し層、（１０ａ）はコレクタ層、（川は
インジェクタ端子、（１２）はベース端子（％極配線）
、θ３）。 （１４）　、　Ｑ６）はコレクタ端子（電極配線）、（
２］１ｉ２力は論理ゲート回路装置相互間配線、（５０
１）は金属シリサイド膜、（６０１）、（６１１）はポ
リシリコン膜である。 なお、図中同一符号は同一または相当部分を示す０ 代理人　　葛　野　信　−（外１名） −２７“ 第１図 第１図 第３図 第６図 、、−、（７ｕ”′ 第８図 第９図 ＣＩ。 第１１図 第１１図 第１２図 手続補正書（自発） 特許庁長官殿 １、事件の表示　　　　特願昭５７−１５６２５３．号
２・発明ノ名称　　　　半導体集積回路装置３、補正を
する者 代表者片山仁へ部 ４、代理人 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書の第９頁第２〜３行に「スコツトキー」と
あるのを「ショットキー」と訂正する。 （２）図面の第１１図（ｆ）を添付図のとおりに訂正す
る０ ７、添付書類の目録 訂正後の＠１１図（ｆ）を示す図面　　　　　　１通板
　　上

Claims (1)

1. 【特許請求の範囲】 ＋１＋　　半導体基体内の分離領域で他の部分と分離さ
   れた部分に形成され、ベースを入力端子とし複数個のコ
   レクタをそれぞれ出力端子とするトランジスタと、この
   トランジスタの上記ベースへ定電流を供給する定電流回
   路素子とからなる論理ゲート回路装置を有するものにお
   いて、上記トランジスタの上記各コレクタに対応する上
   記各ベース領域と上記定電流源回路素子とを金属シリサ
   イド膜を重ねたポリシリコン膜からなる第１の低抵抗導
   体で接続するとともに、上記定電流回路素子へ電源をつ
   なぐインジェクタ端子と上記各コレクタに対応する各イ
   ンジェクタ領域とを金属シリサイド膜を重ねたポリシリ
   コン膜からなる第２の低抵抗導体で接続したことを特徴
   とする半導体集積回路装置。 （２）第１および第２の低抵抗導体は分離領域の上を通
   るようにしたことを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。 （３）第１および第２の低抵抗導体はコレクタ電極配線
   と論理ゲート回路装置相互間の配線とに直角な方向に配
   線されたことを特徴とする特許請求の範囲第１項または
   ＄２項記載の半導体集積回路装置。