DE102010029527A1 - Selbstjustierender Transistor mit Mehrfachgate, der auf einem Vollsubstrat ausgebildet ist - Google Patents

Selbstjustierender Transistor mit Mehrfachgate, der auf einem Vollsubstrat ausgebildet ist Download PDF

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Abstract

Es werden dreidimensionale Transistoren in einer Vollsubstratkonfiguration auf der Grundlage von Gateöffnungen oder Gategräben hergestellt, die in einem Maskenmaterial vorgesehen sind. Somit können selbstjustierende Halbleiterstege effizient in dem darunter liegenden aktiven Gebiet in einem Bereich strukturiert werden, der durch die Gateöffnung definiert ist, während andere Gateöffnungen effizient maskiert werden, in denen ebene Transistoren vorzusehen sind. Nach dem Strukturieren der Halbleiterstege und dem Einstellen der wirksamen Höhe kann die weitere Bearbeitung auf der Grundlage von Prozesstechniken fortgesetzt werden, die gemeinsam auf die planaren Transistoren und die dreidimensionalen Transistoren angewendet werden.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung modernste integrierte Schaltungen mit Transistoren, die eine Doppelgate-(FinFET) oder Trippelgate-Architektur besitzen.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifischen integrierten Schaltungen) und dergleichen, macht es erforderlich, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Leistungsverhalten der integrierten Schaltungen wesentlich bestimmen. Im Allgemeinen wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor betrachtet wird, typischerweise sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine planare Transistorarchitektur – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird.
  • Gegenwärtig wird der Hauptanteil der integrierten Schaltungen auf der Grundlage von Silizium hergestellt auf Grund dessen nahezu unbegrenzter Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die während der letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die wesentliche Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die ein zuverlässiges elektrisches Isolieren unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie etwa für Ausheizprozesse erforderlich sind, um Dotiermittel zu aktivieren und um Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
  • Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Bauteilverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung zu erzeugen, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator geschaffen wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass eine Verringerung der Kanallänge bei einer ebenen Transistorkonfiguration eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und somit mit einer geringen Schwellwertspannung weisen eine exponentielle Zunahme des Leckstromes auf, wobei auch eine erhöhte kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu erzeugen. Die relativ hohen Leckströme, die durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxid-Gateisolationsschicht hervorgerufen werden, können Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm erreichen, die nicht mit den Anforderungen für viele Arten von Schaltungen kompatibel sind.
  • Im Hinblick auf eine weitere Größenreduzierung von Bauelementen auf der Grundlage gut etablierter Materialien wurden neue Transistorkonfigurationen, in denen eine „dreidimensionale” Architektur in dem Versuch vorgesehen wird, eine gewünschte Kanalbreite zu erhalten, während gleichzeitig eine effiziente Steuerbarkeit des Stromflusses durch das Kanalgebiet beibehalten wird. Dazu wurden sogenannte FinFET's vorgeschlagen, in denen eine dünne Schicht oder ein Steg aus Silizium in einer dünnen aktiven Schicht eines SOI-(Silizium-auf-Isolator)Substrats hergestellt wird, wobei auf beiden Seitenwänden ein Gatedielektrikumsmaterial und ein Gateelektrodenmaterial vorgesehen wird, wodurch ein Doppelgatetransistor geschaffen wird, dessen Kanalgebiet vollständig verarmt ist. Typischerweise ist in anspruchsvollen Anwendungen die Breite des Siliziumstegs in der Größenordnung von 10 nm und dessen Höhe ist in der Größenordnung von 30 nm. In einer modifizierten Version der grundlegenden Doppelgatetransistorarchitektur ist auch ein Gatedielektrikumsmaterial und eine Gateelektrode auf einer oberen Fläche des Stegs vorgesehen, wodurch eine Tri-Gate-Transistorarchitektur verwirklicht wird.
  • Grundsätzlich bieten FinFET-Transistoren eine bessere Kanalsteuerbarkeit, da das Kanalgebiet innerhalb des Halbleiterstegs auf der Grundlage zumindest zweier, d. h. in einer Doppelgate-Transistor, oder auch auf der Grundlage dreier, in einem Tri-Gate-Transistor, Gatebereiche gesteuert wird, wobei gleichzeitig die effektive Kanalbreite im Vergleich zu ebenen Transistorkonfigurationen vergrößert ist, so dass für vorgegebene laterale Transistorabmessungen eine erhöhte Packungsdichte aus komplexen Transistoren im Vergleich zu konventionellen planaren Transistorentwürfen ermöglicht wird. Andererseits kann die dreidimensionale Natur des Halbleiterstegs, der das Kanalgebiet enthält, zu einer zusätzlichen Prozesskomplexität führen, beispielsweise beim Strukturieren der Gateelektrodenstruktur, der jeweiligen Abstandshalterelemente und dergleichen, wobei zusätzlich eine Kompatibilität zu konventionellen planaren Transistorarchitekturen schwer erreichbar ist. Ferner zeigen konventionelle FinFET-Transistoren eine erhöhte parasitäre Kapazität und insbesondere einen moderat hohen externen Widerstand, d. h. einen Widerstand bei der Anbindung an die Drain- und Sourcegebiete, das hauptsächlich durch ein epitaktisches aufgewachsenes zusätzliches Drain- und Sourcematerial hervorgerufen wird, um die einzelnen Stegbereiche auf der Drainseite und der Sourceseite des FinFET-Transistors auf Basis sehr komplexer epitaktischer Wachstumsprozesse miteinander zu verbinden.
  • Mit Bezug zu den 1a bis 1d wird der grundlegende Aufbau konventioneller FinFET's in speziellen Eigenschaften, die mit konventionellen Herstellungsverfahren verknüpft sind, detaillierter beschrieben.
  • 1a zeigt schematisch eine perspektivische Ansicht eines Halbeleiterbauelements 100, das einen konventionellen FinFET-Transistor 150 auf Grundlage eines SOI-(Silizium-auf-Isolator-)Substrat aufweist. D. h., das Halbleiterbauelement 100 umfasst ein Substrat 101, etwa ein Siliziumsubstrat, über welchem eine vergrabene isolierende Schicht 102 typischerweise in Form eines Siliziumdioxidmaterials vorgesehen ist. Des weiteren sind mehrere Halbleiterstege 110 vorgesehen und repräsentieren die „Reste” einer Siliziumschicht (nicht gezeigt), die anfänglich auf der vergrabenen isolierenden Schicht 102 ausgebildet ist. Die Stege 110 umfassen ein Sourcegebiet 110s und ein Draingebiet 110d und ein Kanalgebiet 110c, das als der zentrale Bereich der Stege 110 zu betrachten ist, und das die entsprechenden Endbereiche, d. h. die Drain- und Sourcegebiete 110d, 110s verbindet. Die Erstreckung des Kanalgebiets 110c entlang der Längsrichtung des Transistors 150, d. h. der Längsrichtung der Stege 110, ist durch eine Gateelektrodenstruktur 120 bestimmt, die ein geeignetes Elektrodenmaterial 121, etwa ein Polysiliziummaterial, und eine Abstandshalterstruktur 122 umfasst, die aus einem geeigneten Material oder Materialsystem aufgebaut ist. Es sollte beachtet werden, dass die Gateelektrodenstruktur 120 auch ein Gatedielektrikumsmaterial (nicht gezeigt) aufweist, das auf Oberflächenbereichen des Kanalgebiets 110c ausgebildet ist, die mit der Gateelektrodenstruktur 120 in Kontakt sind. D. h., das Gatedielektrikumsmaterial (nicht gezeigt) trennt das Elektrodenmaterial 121 und dem Halbleitermaterial des Kanalgebiets 110c an Seitenwänden der Stege 110 und, wenn eine Tri-Gate-Transistorstruktur betrachtet wird, an einer Oberfläche der Stege 110. Typische Abmessungen der Stege 110, um beispielsweise einen vollständig verarmten Kanal in dem Kanalgebiet 110c zu erhalten, liegen im Bereich von 10 bis 12 nm für die Stegbreite, während eine Höhe auf ungefähr 30 nm festgelegt wird.
  • Typischweise wird das den FinFET 150 enthaltende Halbleiterbauelement 100 hergestellt, indem die anfänglich vorgesehene Siliziumschicht, die auf der vergrabenen isolierenden Schicht 102 ausgebildet ist, strukturiert wird, wozu aufwendige Lithographie- und Strukturierungsstrategien erforderlich sind. Vor oder nach dem Strukturieren der Stege wird eine geeignete Wannendotierstoffsorte eingebaut, wobei auf Grund der SOI-Architektur des Transistors 150 Wannenisolationimplantationsgebiete nicht erforderlich sind. Daraufhin wird die Gateelektrodenstruktur 120 hergestellt, beispielsweise durch Abscheiden eines Gatedielektrikumsmaterials und des Elektrodenmaterials 131, wobei möglicherweise ein Einebnungsprozess auf Grund der ausgeprägten Oberflächentopographie enthalten ist, die durch die mehreren Stege 110 hervorgerufen wird. Während der Strukturierung der Gateelektrodenstruktur 120 muss ein komplexer Ätzprozess angewendet werden, da der Strukturierungsprozess auf zwei unterschiedlichen Höhenniveaus anhaften muss, d. h. auf der Oberfläche der Stege 110 und auf der vergrabenen isolierenden Schicht 102. Nach dem Einbau geeigneter Drain- und Sourceimplantationssorten für Source- und Drain-Erweiterungsgebiete muss in ähnlicher Weise die Abstandshalterstruktur 122 auf der Grundlage komplexer Ätztechniken vorgesehen werden, wobei auch der Ätzprozess an zwei unterschiedlichen Höhenniveaus angehalten muss.
  • Wie zuvor erläutert ist, ist typischerweise der Drain- und Sourcewiderstand relativ hoch für den Transistor 150, wenn die einzelnen Halbleiterstege 110 „extern” zu verbinden sind, beispielsweise über die Kontaktebene des Bauelements 100, die in einer späteren Fertigungsphase hergestellt wird. Daher wird typischerweise in Fertigungsstrategien ein zusätzliches Halbleitermaterial zwischen den einzelnen Halbleiterstegen 110 aufgewachsen, um einen im Wesentlichen zusammenhängenden Drain- und Sourcebereich (nicht gezeigt) zu schaffen, der dann mittels eines geeigneten Kontaktschemas kontaktiert werden kann. Ein entsprechender selektiver epitaktischer Aufwachsprozess trägt jedoch deutlich zur gesamten Prozesskomplexität bei der Herstellung des Bauelements 100 bei, wobei zusätzlich der resultierende Reihenwiderstand des Transistors 150, d. h. der mehreren Stege 110, dennoch höher ist als erwartet, so dass auch das gesamte Transistorverhalten weniger günstiger ist im Vergleich zu konventionellen planaren Transistoren, als dies erwartet würde. Ferner kann eine ausgeprägte Dotierstoffdiffusions in das vergrabene Oxidmaterial auftreten und kann damit zu einem geringeren Durchlassstrom der Halbleiterstege 110 beitragen, selbst wenn diese mit einem dazwischen epitaktisch aufgewachsenen Halbleitermaterial in den Drain- und Sourcebereichen vorgesehen werden.
  • 1b zeigt schematisch das Bauelement 100, wobei der Transistor 150 in einer „Vollsubstratkonfiguration” vorgesehen ist. D. h., die Halbleiterstege werden auf einem oberen Bereich des kristallinen Substratmaterials 101 hergestellt, wodurch ein zusätzliches Siliziumvolumen in den Halbleiterstegen 110 bereitgestellt wird. Andererseits wird die elektrisch „wirksame” Höhe der Halbleiterstege 110 durch ein dielektrisches Material 102a eingestellt, beispielsweise in Form von Siliziumdioxid, das auch die diversen Stege 110 elektrisch isoliert. Zusätzlich zu dem dielektrischen Material 102a zum Definieren der elektrisch wirksamen Höhe der Stege 110 und zum lateralen Isolieren der Stege ist eine geeignete Isolationsstruktur (nicht gezeigt) für die Vollsubstratkonfiguration des Bauelements 100 in 1b erforderlich.
  • Mit Bezug zu den 1c und 1d werden gewisse Eigenschaften der SOI-Konfiguration bzw. der Vollsubstratkonfiguration und zugehörige Probleme detaillierter beschrieben.
  • 1c zeigt schematisch das Halbleiterbauelement 100 entsprechend der SOI-Konfiguration, wie sie auch mit Bezug zu 1a erläutert ist. Wie zuvor angegeben ist, muss ein Widerstand, der als 105 angegeben ist, zum Verbinden der Drain- und Sourcegebiete 110d, 110s verringert werden, beispielsweise durch epitaktisches Aufwachsen eines zusätzlichen Halbleitermaterials auf und zwischen den Halbleiterstegen 110, woran sich ein geeigneter Ätzprozess anschließt, um überschüssiges Material zu entfernen, so dass geeignete Bedingungen für einen nachfolgenden Silizidierungsprozess herrschen, ohne dass jedoch wesentlich zu einer zusätzlichen parasitären Kapazität zwischen den Drain- und Sourcegebieten und der Gateelektrode beigetragen wird. Der Widerstand in den Halbleiterstegen 110 ist durch die Breite, die durch 110w angegeben ist, und die Höhe, die durch 110h bezeichnet ist, festgelegt, die wiederum so gewählt sind, dass ein vollständig verarmtes Transistorverhalten erreicht wird. Andererseits sorgt das Vergrößern der Breite und/oder der Höhe für einen geringeren Gesamtwiderstand der Halbleiterstege 110. Ferner kann in die Gesamtleitfähigkeit der Stege 110 durch eine Dotierstoffverarmung beeinflusst sein, beispielsweise in den Drain- und Sourceerweiterungsgebieten, d. h. in einem Gebiet, das von der Abstandshalterstruktur 122 bedeckt ist, wobei dies durch eine Dotierstoffwanderung in das vergrabene Oxidmaterial 102 hervorgerufen wird. Des weiteren ist das Leistungsverhalten des Transistors 150 durch die parasitäre Kapazität zwischen der Gateelektrode und Source/Drain-Bereiche der Stege 110 beeinflusst, was teilweise durch Auswahl kürzerer und breiterer Stege kompensiert werden könnte. Ferner ist es gut bekannt in komplexen planaren Transistorarchitekturen, dass eine Vielzahl an leistungssteigernden Mechanismen implementiert wird, beispielsweise in Form von verformungsinduzierenden Mechanismen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet zu erhöhen, was sich wiederum direkt in einem besseren Transistorleistungsverhalten ausdrückt. Geeignete verformungsinduzierende Mechanismen können in Form von stark verspannten dielektrischen Schichten bereitgestellt werden, die über den Transistoren angeordnet werden, beispielsweise indem zumindest ein Teil des dielektrischen Zwischenschichtmaterials in der Kontaktebene als ein stark verspanntes dielektrisches Material bereitgestellt wird. Jegliche derartige verformungsinduzierende Mechanismen sind weniger wirksam für die in 1c gezeigte Konfiguration und somit müssen geeignete verformungsinduzierende Mechanismen entwickelt werden. Eingebettete verformungsinduzierende Halbleitermaterialien besitzen allgemein eine geringere Wirksamkeit in einer SOI-Konfiguration, insbesondere, wenn diese in dem in 1c gezeigten FinFET eingerichtet ist.
  • 1d zeigt schematisch die Vollsubstratkonfiguration des Bauelements 100, wobei der gesamte Reihenwiderstand 105 der Halbleiterstege 110 geringer ist im Vergleich zu der SOI-Konfiguration, da im Allgemeinen ein größeres Siliziumvolumen in den Stegen 110 auf Grund der Vollsubstratkonfiguration verfügbar ist, wobei auch zusätzlich ein signifikanter Dotierstoffverlust in jegliches darunter liegendes Oxidmaterial vermieden wird. Andererseits ist die resultierende parasitäre Kapazität 104 vergleichbar zur SOI-Konfiguration, wobei insgesamt ein besseres Leistungsverhalten der Vollsubstratkonfiguration im Hinblick auf den externen Widerstand 105 und die parasitäre Kapazität 104 erreicht wird. Für die vertikale Isolierung der Halbleiterstege ist jedoch eine Wannenisolationsimplantation 106 erforderlich, das wiederum eine zusätzliche Möglichkeit schafft, um in geeigneter Weise das Leistungsverhalten des Bauelements 100 gemäß einer Vollsubstratkonfiguration einzustellen. Im Hinblick auf verformungsinduzierende Mechanismen und jegliche verspannte dielektrische Materialien in Form von Deckschichten so sind diese ebenfalls deutlich weniger effizient, d. h. vergleichbar zur Situation der SOI-Konfiguration, wie dies zuvor beschrieben ist, während andererseits eine eingebettetes verformungsinduzierendes Halbleitermaterial eine etwas höhere Wirksamkeit in der Vollsubstratkonfiguration entfalten kann, jedoch insgesamt mit einer generell reduzierten Wirksamkeit.
  • Somit bieten insgesamt dreidimensionale Transistorarchitekturen etwa in Form der SOI- und Vollsubstratarchitekturen die Möglichkeit, das Transistorleistungsverhalten für gegebene laterale Abmessungen im Vergleich zu einer ebenen Transistorarchitektur zu verbessern, wobei jedoch zusätzliche Prozesskomplexität eingeführt wird, beispielsweise im Hinblick auf das Strukturieren der Gateelektrodenstrukturen, im Hinblick auf das Bereitstellen von Abstandshalterelementen und dergleichen. Ferner sind sehr komplexe epitaktische Aufwachsprozesse erforderlich, um einen geeigneten Kontaktwiderstand in den Drain- und Sourcbereichen bereitzustellen, was dennoch zu einen moderat hohen Kontaktwiderstand führt. Zudem sind leistungssteigernde Mechanismen, etwa verspannte dielektrische Schichten, eingebettete verformungsinduzierende Halbleitermaterialien und dergleichen, im Wesentlichen nicht wirksam oder besitzen eine deutlich geringere Wirksamkeit im Vergleich zu ebenen Transistorkonfigurationen und es ist daher die Vorentwicklung geeigneter Mechanismen erforderlich. Ferner sind konventionelle FinFET-Architekturen nicht kompatibel mit der ebenen Transistorarchitektur oder ist zumindest eine zusätzliche Prozesskomplexität zum gleichzeitigen Bereitstellen von dreidimensionalen Transistoren und ebenen Transistoren erforderlich. Beispielsweise macht für SOI-FinFET-Transistoren die erforderliche Höhe der Halbleiterstege es notwendig, dass ein geeignetes dünnes Halbleiterbasismaterial bereitgestellt wird, was jedoch ungeeignet ist für die Herstellung ebener Transistoren, da eine entsprechende Dicke von ungefähr 30 nm weder für vollständig verarmte ebene Transistoren noch für teilweise verarmte SOI-Transistoren geeignet ist. Ferner müssen auch andere passive Halbleiterbauelemente in dem Substratmaterial vorgesehen werden. Die Vollsubstratkonfiguration zur Herstellung dreidimensionaler Transistoren und ebener Transistoren erfordert ausgeprägte Prozessanpassungen, beispielsweise im Hinblick auf die Gatestrukturierungsprozesse, die Abstandshalterätzprozesse und dergleichen.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Halbleiterbauelemente und Verfahren zu deren Herstellung, wobei dreidimensionale Transistorkonfigurationen vorgesehen werden, wobei zumindest eines oder mehrere der Probleme, die zur erkannt wurden, vermieden oder in der Auswirkung reduziert werden.
  • Überblick über die vorliegende Erfindung
  • Die vorliegende Erfindung stellt allgemein ein Halbleiterbauelement und Fertigungstechniken bereit, in denen dreidimensionale Transistoren, etwa Doppelgatetransistoren oder Tri-Gate-Transistoren auf der Grundlage eines Siliziumvollsubstrats bereitgestellt werden, wobei Halbleiterstege in einer selbstjustierenden Weise im Hinblick auf die Gateelektrode vorgesehen werden, d. h. die Länge der Halbleiterstege wird auf der Grundlage eines Gatestrukturierungsprozesses bereitgestellt, wodurch zusammenhängende Drain- und Sourcebereiche geschaffen werden, die mit den mehreren selbstjustierten Halbleiterstegen in Verbindung stehen. In anschaulichen hierin offenbarten Aspekten wird die Gateelektrodenstruktur, d. h. zumindest das Gateelektrodenmaterial und das Gatedielektrikumsmaterial, auf der Grundlage eines Einlegeprozesses basierend auf einem geeigneten Maskenmaterial und einer Gateöffnung vorgesehen, durch welche die selbstjustieren Halbleiterstege für dreidimensionale Transistoren geschaffen werden, während gleichzeitig ebene Transistorelemente während der gleichen Prozesssequenz durch geeignetes Maskieren des Halbleitermaterials hergestellt werden. Auf der Grundlage der hierin offenbarten Prinzipien können somit Doppelgate- oder Tri-Gate-Transistoren hergestellt werden, die im Weiteren als FinFET's bezeichnet werden, und diese können gemeinsam mit ebenen Transistoren bei Bedarf vorgesehen werden, wobei Prozesstechniken eingesetzt werden, wie sie grundsätzlich auf dem Gebiet der ebenen Transistorkonfiguration gut etabliert sind, wodurch ein insgesamt sehr effizienter Gesamtfertigungsablauf bereitgestellt wird.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer ersten Maskenschicht über einer Halbleiterschicht eines Halbleiterbauelements, wobei die Maskenschicht eine Gateöffnung aufweist, die eine laterale Größe und Lage einer Gateelektrode festlegt. Ferner umfasst das Verfahren das Bilden einer zweiten Maskenschicht in der Gateöffnung, wobei die zweite Maskenschicht mehrere Maskenstrukturelemente aufweist, die eine laterale Größe und Position mehrerer Stege festlegen, die in der Halbleiterschicht herzustellen sind. Des weiteren umfasst das Verfahren das Ausführen eines Ätzprozesses unter Anwendung der ersten und der zweiten Maskenschicht, um die Stege in einem Teil der Halbleiterschicht zu bilden. Das Verfahren umfasst ferner das Bilden einer Gateelektrodenstruktur in der Gateöffnung nach dem Entfernen der zweiten Maskenschicht, wobei die Gateelektrodenstruktur die Gateelektrode aufweist und mit den mehreren Stegen in Verbindung steht.
  • Ein weiteres anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines Halbleiterbauelements. Das Verfahren umfasst das Bilden einer ersten Gateöffnung und einer zweiten Gateöffnung in einer ersten Maskenschicht, die über einer Halbeleiterschicht ausgebildet ist, wobei die erste und die zweite Gateöffnung die laterale Position und Größe einer ersten Gateelektrodenstruktur bzw. einer zweiten Gateelektrodenstruktur festlegen. Das Verfahren umfasst ferner das Bilden mehrerer Stege in der Halbleiterschicht durch die erste Gateöffnung hindurch, während die zweite Gateöffnung maskiert ist. Des weiteren umfasst das Verfahren das Bilden einer ersten Gateelektrodenstruktur in der ersten Gateöffnung, wobei die erste Gateöffnung der Gateelektrodenstruktur mit den mehreren Stegen in Kontakt steht. Das Verfahren umfasst ferner das Bilden einer zweiten Gateelektrodenstruktur in der zweiten Gateöffnung und das Bilden von Drain- und Sourcegebieten in der Halbleiterschicht benachbart zu der ersten und der zweiten Gateelektrodenstruktur.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine Isolationsstruktur, die in einer Halbleiterschicht ausgebildet ist und lateral ein Halbleitergebiet abgrenzt, das eine Längenabmessung und eine Breitenabmessung besitzt. Das Halbleiterbauelement umfasst ferner ein Draingebiet und ein Sourcegebiet, die in dem Halbleitergebiet ausgebildet sind. Ferner sind mehrere Halbleiterstege in dem Halbleitergebiet ausgebildet und erstrecken sich zwischen dem Draingebiet und dem Sourcegebiet. Das Halbleiterbauelement umfasst ferner eine Gateelektrodenstruktur, die über den Halbleiterstegen ausgebildet ist und sich entlang der Breitenabmessung und über einem Bereich der Isolationsstruktur erstreckt. Ferner umfasst das Halbleiterbauelement ein dielektrisches Material, das unter der Gateelektrodenstruktur und zwischen den mehreren Stegen ausgebildet ist, wobei das dielektrische Material sich bis zu einer Höhe erstreckt, die kleiner ist als eine Höhe der Isolationsstruktur.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1d schematisch perspektivische Ansichten eines FinFET-Transistors gemäß konventioneller Transistorarchitekturen in einer SOI- und in einer Vollsubstratkonfiguration zeigen;
  • 2 schematisch eine perspektivische Ansicht eines Halbleiterbauelements mit einem FinFET-Transistor zeigt, der auf der Grundlage einer Vollusubstratkonfiguration mit selbst justierten Halbleiterstegen hergestellt ist;
  • 2a schematisch eine perspektivische Ansicht eines Halbleiterbauelements während einer frühen Fertigungsphase zur Herstellung eines dreidimensionalen Transistors gemäß anschaulicher Ausführungsformen zeigt;
  • 2b und 2c schematisch Querschnittsansichten gemäß dem Schnitt IIb in 2a in einer weiter fortgeschrittenen Fertigungsphase zur Herstellung selbst justierter Halbleiterstege innerhalb einer Gateöffnung gemäß anschaulicher Ausführungsformen zeigen;
  • 2d bis 2f schematisch perspektivische Ansichten des Halbleiterbauelements während diverser Fertigungsphasen gemäß anschaulicher Ausführungsformen zeigen;
  • 2g und 2h schematisch Querschnittsansichten entlang des Schnittes IIb aus 2a während weiter fortgeschrittener Fertigungsphasen gemäß anschaulicher Ausführungsformen zeigen;
  • 2i bis 2l schematisch perspektivische Ansichten des Halbleiterbauelements in weiter fortgeschrittenen Fertigungsphasen gemäß anschaulicher Ausführungsformen zeigen;
  • 2m und 2n schematisch Querschnittsansichten entlang des Schnittes IIb aus 2a gemäß anschaulicher Ausführungsformen zeigen;
  • 2o bis 2r schematisch perspektivische Ansichten des Halbleiterbauelements während weiter fortgeschrittenen Fertigungsphasen gemäß anschaulicher Ausführungsformen zeigen;
  • 2s und 2t schematisch Querschnittsansichten entlang der Linie IIb aus 2a während diverser Fertigungsphasen zeigen;
  • 2u bis 2x schematisch perspektivische Ansichten eines dreidimensionalen Transistors bzw. eines ebenen Transistors während weiter fortgeschrittener Phasen gemäß anschaulicher Ausführungsformen zeigen;
  • 3a und 3b schematisch perspektivische Ansichten eines zweidimensionalen Transistors zeigen, der auf der Grundlage von Fertigungstechniken hergestellt wird, wie sie zuvor beschrieben sind, wobei ein eingebettetes verformungsinduzierendes Halbleitermaterial gemäß anschaulicher Ausführungsformen vorgesehen wird;
  • 3c schematisch eine Querschnittsansicht planarer Transistoren gemäß einem Austauschgateverfahren zeigt, das bei einem dreidimensionalen Transistor angewendet wird, womöglich mit einem verformungsinduzierenden Mechanismus, gemäß anschaulicher Ausführungsformen; und
  • 3d schematisch eine perspektivische Ansicht eines dreidimensionalen Transistors in einer weiter fortgeschrittenen Fertigungsphase zeigt, um ein Austauschgateverfahren gemäß noch weiterer anschaulicher Ausführungsformen anzuwenden.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die hierin offenbarte Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Erfindung Halbleiterbauelemente und Fertigungstechniken, in denen dreidimensionale Transistoren möglicherweise in Verbindung mit ebenen Transistoren effizient auf der Grundlage einer Vollsubstratkonfiguration hergestellt werden, während gleichzeitig selbstjustierte Halbleiterstege und somit zusammenhängende Drain- und Sourcegebiete so vorgesehen werden, dass eine bessere Leitfähigkeit des resultierenden dreidimensionalen Transistors erreicht wird. Die selbstjustierenden Natur der Halbleiterstege wird auf der Grundlage eines Prozessablaufes erreicht, in welchem ein Teil der Gateelektrodenstruktur, d. h. eines Gatedielektrikumsmaterials und eines Elektrodenmaterials oder Platzhaltermaterials, auf der Grundlage einer Maskenschicht vorgesehen wird, die eine geeignete Gateöffnung zum Festlegen der lateralen Größe und Position einer Gateelektrode enthält. Basierend auf der Gateöffnung werden die Halbleiterstege innerhalb der Gateöffnung für die dreidimensionalen Transistoren hergestellt, während jegliche ebene Transistoren auf der Grundlage des Halbleitermaterials gebildet werden, ohne dass dieses durch die entsprechende Gateöffnung strukturiert wird. Ferner wird ein dielektrisches Material zum Abtrennen der Halbleiterstege innerhalb der Gateöffnung unabhängig zu dem Vorsehen einer geeigneten Grabenisolationsstruktur hergestellt, wodurch es möglich ist eine effiziente Einstellung der elektronischen Eigenschaften der Halbleiterstege zu erreichen, beispielsweise durch Einstellen der wirksamen Höhe der Halbleiterstege, wodurch zu einem hohen Grade an Flexibilität bei der Einstellung der Transistoreigenschaften beigetragen wird, ohne dass beispielsweise ebene Transistoren beeinflusst werden. Da ferner die Gateelektrodenstrukturen der dreidimensionalen Transistoren und der ebenen Transistoren in einer gemeinsamen Prozesssequenz hergestellt werden, kann auch die weitere Bearbeitung auf der Grundlage von Prozessen und Materialien ausgeführt werden, die für die dreidimensionale Architektur und die ebene Transistorarchitektur angewendet werden, so dass gut etablierte Mechanismen, etwa verformungsinduzierende Mechanismen, erhöhte Drain- und Sourcegebiete, abgesenkte Drain- und Sourcegebiete, Metallgateelektrodenstrukturen mit großem ε und dergleichen, effizient für beide Transistorarchitekturen angewendet werden können.
  • Mit Bezug zu den 2a bis 2d werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf 2 Bezug genommen wird, um eine grundlegende Struktur eines selbstjustierten dreidimensionalen Transistors in einer Vollsubstratarchitektur zu zeigen. Ferner sei auf die 1a bis 1d bei Bedarf hingewiesen.
  • 2 zeigt schematisch eine perspektivische Ansicht eines Halbleiterbauelements 200 mit einem Substrat 201, das als ein geeignetes Trägermaterial verstanden wird, auf welchem ein kristallines Halbleitermaterial ausgebildet ist, etwa ein Siliziummaterial, dessen Dicke größer ist als eine Tiefe eines Wannengebiets von Transistoren, die in und über dem Substrat 201 zu erzeugen sind. Es sollte daher beachtet werden, dass das Bauelement 200 als eine Vollsubstratkonfiguration betrachtet werden kann, selbst wenn ein isolierendes Material in der „Tiefe” des Substrats 201 vorgesehen ist, solange ein kristalliner Bereich des Substrats 201 eine ausreichende Dicke besitzt, um damit die Herstellung von Vollsubstratkonfigurationen zu ermöglichen. Der Einfachheit halber wird die entsprechende anfängliche Halbleiterschicht, d. h. der obere Bereich des Substrats 201, ebenfalls mit dem gleichen Bezugszeichen 201 belegt. Das Bauelement 200 umfasst ferner ein Draingebiet 210d und ein Sourcegebiet 210s, die in der Halbeleiterschicht 201 hergestellt sind, wobei mehrere Stege 210 sich zwischen dem Draingebiet und dem Sourcegebiet 210d, 210s mit einer Länge erstrecken, die durch eine Gateelektrodenstruktur 220 bestimmt ist, wie dies auch detaillierter mit Bezug zu den 2a bis 2x erläutert ist. Ferner ist eine Abmessung eines aktiven Bereichs der Halbleiterschicht 201 auf der Grundlage einer Isolationsstruktur (nicht gezeigt) festgelegt, etwa einer flachen Grabenisolation, wie dies ebenfalls im späteren Verlauf detaillierter beschrieben ist. Zusätzlich ist ein dielektrisches Material 202a unter der Gateelektrodenstruktur 220 und zwischen den Halbleiterstegen 210 vorgesehen, wobei das dielektrische Material 202a somit eine elektrisch wirksame Höhe der Halbleiterstege 210 festlegt, wie dies auch nachfolgend detaillierter beschrieben ist. Die grundlegende selbstjustierte Konfiguration des Bauelements 200 kann auf der Grundlage von Prozesstechniken erhöht werden, wie sie mit Bezug zu den 2a bis 3d beschrieben sind.
  • 2a zeigt schematisch eine perspektivische Ansicht des Halbleiterbauelements 200 in einer frühen Fertigungsphase gemäß anschaulicher Ausführungsformen. Wie gezeigt, ist eine Isolationsstruktur, etwa eine flache Grabenisolation 202, in dem Substrat 201 ausgebildet, wodurch ein aktives Gebiet oder ein Halbleitergebiet 210a oder andere aktive Gebiete, in denen dreidimensionale Transistoren möglicherweise in Verbindung mit ebenen Transistoren herzustellen sind, lateral begrenzt wird. Die Isolationsstruktur 202 erstreckt sich bis zu einer gewünschten Tiefe in einem tieferen Bereich des Substrats 201, wie dies durch 201s angegeben ist. Ferner umfasst das Bauelement 200 eine Maskenschicht 230, die aus einem geeigneten Material hergestellt ist, etwa aus Siliziumnitrid und dergleichen, wobei eine Dicke der Maskenschicht 230 geeignet so festgelegt ist, dass diese einer Sollhöhe von Gateelektrodenstrukturen entspricht, die auf der Grundlage der Maskenschicht 230 zu bilden sind. Es sollte beachtet werden, dass die Maskenschicht 230 zwei oder mehr individuelle Teilschichten zum Bereistellen von Ätzstoppeigenschaften, CMP-(chemisch-mechanische Polier-)Stoppeigenschaften, Hartmaskeneigenschaften, beispielsweise zur Erzeugung eines zweiten Maskenmaterials in einer späteren Fertigungsphase, und dergleichen, aufweisen kann. In der gezeigten Ausführungsform umfasst die Maskenschicht 230 eine erste Teilschicht 230a, beispielsweise in Form eines Siliziumnitridmaterials, woran sich eine zweite Teilschicht 230b anschließt, die für bessere Ätzstopp- und CMP-Stoppeigenschaften in einer späteren Fertigungsphase sorgt. Beispielsweise umfasst die Schicht 230b eine Metallsorte, etwa Platin, in Verbindung mit einem Siliziummaterial, wodurch beispielsweise ein Platinsilizidmaterial gebildet wird, das für eine hohe Temperaturstabilität sorgt und geeignete Ätzstopp- und CMP-Stoppeigenschaften besitzt. Beispielsweise liegt eine Dicke der Schicht 230b in einem Bereich von ungefähr 5 nm bis 20 nm, wobei auch anderer Dickenwerte abhängig von den gesamten Materialeigenschaften der Schicht 230b festgelegt werden können.
  • Das in 2a gezeigte Bauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Das aktive Gebiet 210a in Verbindung mit anderen aktiven Gebieten wird hergestellt, indem die Isolationsstruktur 202 unter Anwendung gut etablierter STI-Prozesse geschaffen wird, beispielsweise basierend auf Lithographie, Ätztechniken, Abscheidetechniken, Einebnungstechniken, und dergleichen. D. h., nach dem Herstellen geeigneter Gräben und nach dem Auffüllen dieser Gräben mit einem geeigneten dielektrischen Material wird überschüssiges Material in Verbindung mit Opfermaterialschichten abgetragen, etwa in Form von Hartmaskenmaterialien und dergleichen, was bewerkstelligt werden kann, indem gut etablierte CMP-Prozesse ausgeführt werden. Folglich erstrecken sich das Halbleitermaterial des aktiven Gebiets 202a und die Isolationsstruktur 202 im Wesentlichen zur gleichen Höhe. Vor oder nach dem Bilden der Isolationsstruktur 202 können Dotierstoffsorten in das aktive Gebiet 201a gemäß gut etablierter Maskierungsschemata und Implantationstechniken eingebracht werden. Ferner können Wannenimplantationsmittel in das Substratmaterial 201s eingeführt werden, um das aktive Gebiet 201a von tieferen Bereichen, d. h. dem Material 201s, abzutrennen. Daraufhin wird die Maskenschicht 230 hergestellt, beispielsweise durch Abscheiden der Teilschicht 230a unter Anwendung etablierter CVD-(chemische Dampfabscheide-)Techniken, um ein geeignetes Material herzustellen, etwa Siliziumnitrid, wobei, wie zuvor erläutert ist, vor dem Abscheiden der Schicht 230a eine weitere Maskenschicht (nicht gezeigt) vorgesehen werden kann, beispielsweise in Form eines Siliziumdioxidmaterials. Als nächstes wird bei Bedarf die optionale Stoppschicht 230b hergestellt, beispielsweise durch Abscheiden eines Siliziummaterials und Bilden eines Platinmaterials darauf, wobei eine chemische Reaktion auf der Grundlage einer Wärmebehandlung in Gang gesetzt wird, um ein Platinsilizidmaterial zu erzeugen, was bewerkstelligt werden kann auf der Grundlage gut etablierter Silizidierungstechniken. Es sollte beachtet werden, dass eine andere Materialzusammensetzung für die Schicht 230b angewendet werden kann, solange diese die gewünschte Ätzstopp- und CMP-Stoppeigenschaft besitzt. In anderen Fällen werden die Stoppeigenschaften der Schicht 230a für die weitere Bearbeitung als ausreichend erachtet.
  • 2b zeigt schematisch das Bauelement 200 in einer Querschnittsansicht entlang des Schnittes IIb aus 2a. In der gezeigten Fertigungsphase ist eine Ätzmaske 232 über der Maskenschicht 230 vorgesehen, wobei weitere Materialien, etwa eine optische Einebnungsschicht 231a und eine ARC-(antireflektierende Beschichtung)Schicht 231b zum Strukturieren der Maskenschicht 231c vorgesehen sind. Ferner ist ein weiteres aktives Gebiet 201b in der Halbleiterschicht 201 auf der Grundlage der flachen Grabenisolation 202 ausgebildet und repräsentiert beispielsweise ein aktives Gebiet mit einer inversen Dotierung im Vergleich zu dem aktiven Gebiet 201a, so dass komplementäre Transistoren in und über den aktiven Gebieten 201a, 201b erzeugt werden können.
  • Das in 2b gezeigte Bauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, um die Materialien 201a, 201b aufzubringen und um die Lackmaske 232 zu bilden. Es sollte beachtet werden, dass Prozessrezepte angewendet werden, wie sie typischerweise zum Bereitstellen von Gräben mit lateralen Abmessungen in Materialsystemen verfügbar sind, etwa in Halbleitermaterialien, beispielsweise in Form von Isolationsgräben, in Metallisierungssystemen, in Kontaktebenen und dergleichen. Nach dem Strukturieren der Schichten 231a, 231b wird die optionale Stoppschicht 230b geöffnet, beispielsweise auf der Grundlage von plasmaunterstützten Ätzrezepten oder nasschemischen Chemien, woran sich ein isotroper Ätzprozess auf der Grundlage einer CH3F-Chemie anschließt, in welchem Siliziumnitrid effizient selektiv in Bezug auf Siliziumdioxid und Siliziummaterial geätzt werden kann.
  • 2c zeigt schematisch das Halbleiterbauelement 200 nach dem oben beschriebenen Ätzprozess und nach dem Entfernen von jeglichen Opfermaterialien, etwa der Lackmaske 232 und den Materialien 231a, 231b (siehe 2b). Somit ist eine Gateöffnung 230g über den aktiven Gebieten 201a, 201b und über einem zugehörigen Bereich der flachen Grabenisolation 202 gebildet. In der gezeigten Ausführungsform sei angenommen, dass die Gateöffnung 203g einen Oberflächenbereich der aktiven Gebiete 201a, 201b mit Ausnahme von Kontaminationen oder Oxidresten und dergleichen freilegt. In anderen anschaulichen Ausführungsformen (nicht gezeigt) wird der Ätzprozess zur Herstellung der Gateöffnung 230g auf einer zusätzlichen Ätzstoppschicht oder Maskenschicht angehalten, etwa in Form eines Siliziumdioxidmaterials, das in der Maskenschicht 230 bei Bedarf vorgesehen ist. Eine entsprechende zusätzliche Maskenschicht kann mit der weiteren Bearbeitung verwendet werden oder kann entfernt werden, so dass die aktiven Gebiete 201a, 201b freigelegt werden.
  • 2d zeigt schematisch eine perspektivische Ansicht des Bauelements 200 in einer Fertigungsphase, die auch in 1c gezeigt ist. Der Einfachheit halber ist die Gateöffnung 230g so gezeigt, dass diese sich über dem aktiven Gebiet 201a erstreckt, um damit die Darstellung zu vereinfachen. Es sollte jedoch beachtet werden, dass die Gateöffnung 230g sich auch über einem nachfolgenden aktiven Gebiet erstreckt, wenn eine direkte Verbindung der entsprechenden Gateelektrodenstrukturen für diese benachbarten aktiven Gebiete erforderlich ist, wie dies beispielsweise in 2d gezeigt ist.
  • Auf der Grundlage der Gateöffnung 230g wird somit die Halbleiterschicht 201 des aktiven Gebiets 201a so strukturiert, dass selbstjustierte Halbleiterstege darin erzeugt werden, während in anderen Gateöffnungen eine entsprechende Strukturierung des aktiven Gebiets vermieden wird, wenn ebene Transistorkonfigurationen in und über den jeweiligen Halbleitergebieten zu erzeugen sind.
  • 2e zeigt schematisch eine perspektivische Ansicht des Bauelements 200 in einer weiter fortgeschrittenen Fertigungsphase gemäß einigen anschaulichen Ausführungsformen. Wie gezeigt, ist eine weitere Maskenschicht 233, beispielsweise in Form eines Siliziumdioxidmaterials, über der Maskenschicht 230 und der Gateöffnung 230g hergestellt, wobei mehrere Maskenstrukturelemente 233a vorgesehen sind, beispielsweise in Form von Leitungen, die im Wesentlichen die laterale Lage und Größe von Halbleiterstegen festlegen, die in dem aktiven Gebiet 201a in einer selbstjustierenden Weise im Hinblick auf die Gateöffnung 230g zu bilden sind. In anderen anschaulichen Ausführungsformen wird, wie dies zuvor erläutert ist, eine weitere Maskenschicht 233 in Form einer Teilschicht der Maske 230, beispielsweise in Form einer Siliziumdioxidschicht, bereitgestellt, die als ein Ätzstoppmaterial beim Herstellen der Gateöffnung 230g verwendet wird und die nachfolgend so strukturiert wird, dass die Maskenstrukturelement 233a innerhalb der Gateöffnung 230g erzeugt werden.
  • 2f zeigt schematisch einen Teil des Bauelements 200, der ein aktives Gebiet 201c umfasst, in und über welchem eine ebene Transistorkonfiguration auf der Grundlage der Gateöffnung 230g vorgesehen wird. Folglich wird in diesem Falle die Maskenschicht 233 ohne Maskenstrukturelemente innerhalb der Gataeöffnung 231g vorgesehen, wodurch eine Strukturierung des aktiven Gebiets 201c während der nachfolgenden Prozesse vermieden wird.
  • 2g zeigt schematisch eine Querschnittsansicht entlang des Schnittes IIb, wie dies in 2a gezeigt ist, in einer Fertigungsphase vor dem Strukturieren der Maskenschicht 233. Wie gezeigt, ist eine optische Einebnungsschicht 234 in Verbindung mit einer ARC-Schicht 235 so vorgesehen, dass eine Lackmaske 236 gebildet wird, die zum Strukturieren der Maskenschicht 233 verwendet werden kann.
  • Das in 2g gezeigte Bauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die Maskenschicht 233 wird über der Maskenschicht 230 auf der Grundlage geeigneter Abscheidetechniken hergestellt, etwa durch CVD von Siliziumdioxidmaterial, während in anderen Ausführungsformen die Schicht 233 als ein Teil der Maskenschicht 230 vorgesehen wird und damit innerhalb der Gateöffnung 230g beim Strukturieren der Schichten 230b und 230a der Maskenschicht 230 freigelegt wird. Daraufhin werden die Opfermaterialien 234 und 235 auf der Basis gut etablierter Prozesstechniken bereitgestellt, woran sich das Aufbringen eines Lackmaterials und dessen Strukturierung anschließen, um die Lackmaske 236 zu schaffen. Es sollte beachtet werden, dass das Herstellen einer Öffnung in der Unterseite eines Grabens häufig angewendet wird, beispielsweise bei der Herstellung komplexer Metallisierungssysteme auf der Grundlage einer dualen Damaszener-Prozessstrategie. Folglich können derartige gut etablierte Prozessrezepte verwendet werden und geeignet modifiziert werden, um die Maskenschicht 233 an der Unterseite der Gateöffnung 230g zu strukturieren. Somit kann durch Anwenden gut etablierter Prozessstrategien die Maskenschicht 233 strukturiert werden, wodurch entsprechende Bereiche in den aktiven Gebieten 201a, 201b freigelegt werden, die entsprechende „Zwischenräume” zwischen den Halbleiterstegen repräsentieren. Beispielsweise können die entsprechenden Zwischenräume als „Kontaktöffnungen” in einer Prozesssequenz betrachtet werden, die einem Vorgehen mit einem „Graben zuerst-Kontaktloch zuletzt” entspricht, wie es häufig bei der Herstellung von Metallleitungen und Kontaktdurchführungen in komplexen Metallisierungssystemen eingesetzt wird.
  • 2h zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird auf der Grundlage der Maskenschicht 233, die die Maskengebiete 233a aufweist, ein geeigneter Ätzprozess ausgeführt, beispielsweise auf der Grundlage von wasserstoffbromidbasierten Ätzrezepten, um entsprechende Stege 210 zu erzeugen, deren laterale Größe und Lage durch die Maskenstrukturelemente 233 festgelegt sind. Die Höhe der Halbleiterstege 210 ist auf der Grundlage eines zeitgesteuerten Ätzprozesses festgelegt, während in anderen Fällen geeignete Sorten in die aktiven Gebiete 201a, 201b eingebaut werden, beispielsweise auf der Grundlage einer Ionenimplantation und dergleichen. Die Implantationssorte kann als ein geeignetes Ätzstoppsteuer- oder Ätzstoppmaterial verwendet werden. Es sollte beachtet werden, dass geeignete Ätzrezepte auf der Grundlage von Ätztechniken etabliert sind, die häufig auch in komplexen planaren Transistorkonfigurationen eingesetzt werden, beispielsweise um Aussparungen in dem aktiven Gebiet des planaren Transistors zu schaffen, um damit ein verformungsinduzierendes Halbleitermaterial einzubauen, wie dies auch nachfolgend detaillierter mit Bezug zu den 3a und 3b erläutert ist.
  • 2i zeigt schematisch das Bauelement 200 nach der zuvor beschriebenen Prozesssequenz und nach dem Entfernen der Maskenschicht 233 oder zumindest eines freiliegenden Teils davon, d. h. der Maskenstrukturelemente 233a (siehe 2h). Wie gezeigt werden die Stege 210 in einer selbstjustierenden Weise innerhalb des aktiven Gebiets 201a hergestellt, und auch innerhalb anderer aktiver Gebiete, in denen ein dreidimensionaler Transistoraufbau erforderlich ist, wobei die Länge der Stege 210 durch die Breite der Gateöffnung 230g festgelegt ist. Entsprechende Zwischenräume oder „Kontaktöffnungen” sind zwischen den Halbleiterstegen 210 vorgesehen, die sich in die Tiefe des aktiven Gebiets 201a gemäß den Bauteilerfordernissen erstrecken.
  • 2j zeigt schematisch das Bauelement 200, wobei die Gateöffnung 230g über dem aktiven Gebiet 201c ausgebildet ist, das umstrukturiert bleibt, da die Maske 233 (siehe 2h) in diesen Bereich des Bauelements 200 nicht strukturiert ist, wodurch eine ebene Konfiguration des aktiven Gebiets 201c zur Herstellung ebener Transistoren während der weiteren Bearbeitung des Bauelements 200 bereitgestellt wird.
  • 2k zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein dielektrisches Material 206, etwa ein Oxidmaterial und dergleichen, in der Gateöffnung 230g so ausgebildet, dass die Zwischenräume oder Kontaktöffnungen, die zwischen den Halbleiterstegen 210 ausgebildet sind (siehe 2e) zuverlässig aufgefüllt sind.
  • 2l zeigt schematisch das Bauelement 200, wobei das dielektrische Material 206 kontinuierlich in der Gateöffnung 230g vorgesehen ist, die keine Halbleiterstege aufweist, wie dies auch zuvor erläutert ist.
  • 2m zeigt schematisch eine Querschnittsansicht des Bauelements 200 in einer Fertigungsphase, in der das dielektrische Material 206 so hergestellt ist, dass die Gateöffnung 230g gefüllt ist, was bewerkstelligt werden kann auf der Grundlage geeigneter Abscheidetechniken, die das gewünschte Spaltfüllverhalten besitzen. Beispielsweise kann Siliziumdioxidmaterial auf der Grundlage von TEOS (Tetraethylorthosilikat) durch CVD-basierte Techniken mit guten Fülleigenschaften bereitgestellt werden, wodurch unerwünschte abscheideabhängige Unregelmäßigkeiten, etwa Hohlräume und dergleichen, im Wesentlichen vermieden werden. Nach dem Abscheiden des dielektrischen Materials 206 wird eine gewisse Oberflächentopographie auf Grund der Gateöffnung 230g erzeugt, so dass ein gewisser Grad an Überschussmaterial 206a vorgesehen ist, um eine wirksame Einebnung zu ermöglichen, so dass eine ebene Oberfläche des dielektrischen Materials 206 geschaffen wird. Zu diesem Zweck können CMP-Prozesse angewendet werden, wobei gut etablierte Rezepte zum Entfernen von Siliziumdioxidmaterial verfügbar sind, beispielsweise selektiv in Bezug auf Siliziumnitrid, während in der gezeigten Ausführungsform die optionale Schicht 203b für verbesserte CMP-Stoppeigenschaften sorgt. Folglich kann der überschüssige Bereich 206a mit hoher Gleichmäßigkeit und in gut steuerbarer Weise auf der Grundlage etablierter CMP-Techniken abgetragen werden, wobei das Maskenmaterial 230 als ein effizientes Stoppmaterial verwendet wird. Auf Grund der hohen Selektivität des entsprechenden Prozesses kann die Höhe des dielektrischen Materials mit einem hohen Grade an Gleichmäßigkeit über das gesamte Bauelement 200 hinweg erreicht werden, was somit zu sehr gleichmäßigen Transistoreigenschaften führt, da das dielektrische Material 206 zum Einstellen der wirksamen Höhe der Halbleiterstege 210 in einem nachfolgenden Ätzprozess verwendet wird. d
  • 2n zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird ein weiterer Überschussbereich 206b des Materials 206 entfernt, beispielsweise auf der Grundlage wässriger Flusssäure oder auf der Grundlage von Ätzprozessrezepten für Atomschichtabtragungen, wodurch der Überschussbereich 206b in einer gut steuerbaren Weise und mit einem hohen Grade an Gleichmäßigkeit abgetragen wird. Folglich kann eine gewünschte Höhe des dielektrischen Materials 206 während des entsprechenden gut steuerbaren Ätzprozesses eingestellt werden, wodurch auch ein gut definierter Bereich der Halbleiterstege 210 freigelegt wird. D. h., da die anfängliche Höhe des dielektrischen Materials 206 (siehe 2m) auf der Grundlage des sehr gleichförmig vorgesehenen Maskenmaterials 230 festgelegt ist, ohne dass im Wesentlichen ausgeprägte Prozessungleichmäßigkeiten während des Abtragens des überschüssigen Bereichs 206a eingeführt werden, ist auch die endgültige Höhe des Materials 206 nach dem Entfernen des Bereichs 206b mit hoher Genauigkeit und Gleichmäßigkeit einstellbar. Da ferner die Halbleiterstege 210 auch auf der Grundlage gut etablierter gleichmäßiger Ätztechniken strukturiert werden, wie sie auch typischerweise zu strukturieren komplexer Gateelektrodenstrukturen eingesetzt werden, wird auch die Höhe der Halbleiterstege 210 mit einem geringen Grade an Variabilität bereitgestellt, so dass die elektrisch wirksame Höhe der Halbleiterstege 210 mit guter Steuerbarkeit und Gleichmäßigkeit erreicht wird.
  • Es sollte beachtet werden, dass das Entfernen des überschüssigen Bereichs 206b auch freiliegende Bereiche der flachen Grabenisolation 202 beeinflussen kann, wobei allgemein ein entsprechender Materialabtrag in freiliegenden Bereichen der Strukturen 202 reduziert wird, beispielsweise indem ein geeignetes Ätzstoppmaterial vorgesehen wird, etwa ein Siliziumnitridmaterial, während in anderen Fällen bei der Herstellung der Isolationsstruktur 202 eine entsprechende Behandlung ausgeführt werden kann, um eine Stickstoffsorte und dergleichen einzubauen, wodurch die Ätzrate im Vergleich zu dem dielektrischen Material 206 verringert wird. Andererseits kann die Höhe der flachen Grabenisolation 202 außerhalb der Gateöffnung 230g größer sein als die Höhe des Materials 206 und entspricht im Wesentlichen der Höhe der Halbleiterstege 210. Folglich kann die Trennung zwischen den Halbleiterstegen 210 und somit die Einstellung der elektrisch wirksamen Höhe der Stege 210 auf der Grundlage des Materials 206 erreicht werden, ohne dass eine Einschränkung durch die Tiefe der flachen Grabenisolation 202 besteht.
  • Wenn ferner eine wässrige Flusssäurenchemie zum Entfernen des überschüssigen Bereichs 206b verwendet wird, wird auch die optionale CMP-Stoppschicht abgetragen, wenn diese beispielsweise in Form eines Platinsilizidmaterials vorgesehen ist, während die verbleibende Maskenschicht 230 bewahrt wird, wenn diese beispielsweise in Form eines Siliziumnitridmaterials vorgesehen ist.
  • 2o zeigt schematisch das Bauelement 200 in einer perspektivischen Ansicht nach der zuvor beschriebenen Prozesssequenz. Wie gezeigt, ist das dielektrische Material 206 zwischen den Halbleiterstegen 210 vorgesehen und lässt einen gewünschten oberen Bereich der Stege 210 gemäß den Bauteilerfordernissen frei.
  • 2p zeigt schematisch das Bauelement 200 in Bezug auf das aktive Gebiet 201c, wobei das dielektrische Material 206 (siehe 2o) von innerhalb der Gateöffnung 230g vollständig entfernt ist, während die hohe Selektivität des entsprechenden Ätzprozesses, der beispielsweise auf der Grundlage wässriger HF ausgeführt wird, im Wesentlichen den Bereich des aktiven Gebiets 201c nicht beeinflusst, der durch die Gateöffnung 230g freigelegt ist. Folglich kann ein ebener Transistor effektiv auf der Grundlage der Gateöffnung 230g, die über dem aktiven Gebiet 201c gebildet ist, hergestellt werden.
  • 2q zeigt schematisch eine perspektivische Ansicht des Bauelements 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Teil einer Gateelektrodenstruktur 220, d. h. eines Gatedielektrikumsmaterials 224 und eines Elektrodenmaterials 221 in Verbindung mit einem dielektrischen Deckmaterial 223 in der Gateöffnung der Maskenschicht 230 ausgebildet, wodurch die Halbleiterstege umschlossen und somit kontaktiert werden (nicht gezeigt), die in der Gateöffnung ausgebildet sind. Wie gezeigt kann das Gatedielektrikumsmaterial 224 auch an beiden Seitenwandbereichen des aktiven Gebiets 201a benachbart zu dem dielektrischen Material 206 gebildet sein.
  • 2r zeigt schematisch das Bauelement 200 in Bezug auf die planare Transistorkonfiguration. Somit umfasst die Gateelektrodenstruktur 220 das Gatedielektrikumsmaterial 224 mit ebener Konfiguration, das auf den freiliegenden Bereich des aktiven Gebiets 201c, d. h. auf der Unterseite der Gateöffnung 230, ausgebildet ist. Es sollte beachtet werden, dass das Gatedielektrikumsmaterial 224 auf der Grundlage komplexer Oxidationstechniken und zusätzlicher Oberflächenbehandlungen vorgesehen werden kann, um damit das dielektrische Material 224 auf freiliegenden Oberflächenbereichen der aktiven Gebiete und der Halbleiterstege vorzusehen, wie, dies beispielsweise in den 2q und 2r gezeigt ist. In anderen Fällen werden komplexe Abscheidetechniken angewendet, in welchem Falle das dielektrische Material 224 auch auf jeglichen freiliegenden Oberflächenbereichen innerhalb der Gateöffnung 230 und auch über der Maskenschicht 230 außerhalb der Gateöffnungen 230g aufgebracht wird.
  • 2s zeigt schematisch eine Querschnittsansicht des Bauelements 200 gemäß einer Fertigungsphase, wie sie in den 2q und 2r gezeigt ist. Wie gezeigt, ist das Gatedielektrikumsmaterial 224 auf jeglichen freiliegenden Oberflächenbereichen der Halbleiterstege 210 ausgebildet, beispielsweise auf den freiliegenden Bereichen der Seitenwandflächen und auf einer oberen Fläche der Halbeiterstege 210, wodurch eine Tri-Gate-Konfiguration erzeugt wird. Ferner kann das Elektrodenmaterial 221, beispielsweise in Form eines Polysiliziummaterials, auf der Grundlage gut etablierter Abscheidetechniken aufgebracht werden. Daraufhin wird überschüssiges Material entfernt, etwa durch CMP, und das Material 221 wird oxidiert, wenn ein Hartmaskenmaterial, etwa die Deckschicht 223, für die weitere Bearbeitung erforderlich ist.
  • 2t zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der das Maskenmaterial 230 (siehe 2s) entfernt wird, beispielsweise auf der Grundlage heißer Phosphorsäure und dergleichen. Während dieses Ätzprozesses wird die Integrität des Elektrodenmaterials 221 mittels der Deckschicht 223 bewahrt, wenn die Selektivität des Materials 221 für das Entfernen des Maskenmaterials 230 als unzureichend erachtet wird.
  • 2u und 2v zeigen schematisch perspektivische Ansichten des Halbleiterbauelements 200 entsprechend der Fertigungsphase, wie sie in 2t gezeigt ist. Wie dargestellt ist die Gateelektrodenstruktur 220 über den Halbleiterstegen (nicht gezeigt) und über dem dielektrischen Material 206 in dem aktiven Gebiet 201a ausgebildet, während die planare Transistorkonfiguration die Gateelektrodenstruktur 220 einen geeigneten Aufbau besitzt, wie er über dem aktiven Gebiet 201c vorgesehen ist.
  • Auf der Grundlage dieser Bauteilkonfiguration, wie sie in den 2u und 2v gezeigt ist, kann die weitere Bearbeitung fortgesetzt werden auf der Grundlage einer geeigneten „planaren” Prozessstrategie zur Herstellung dreidimensionaler Transistoren und planarer Transistoren, ohne dass zusätzliche Prozesskomplexität entsteht. Beispielsweise werden Abstandshalterstrukturen für die Gateelektrodenstrukturen 220 auf der Grundlage gut etablierter Abstandshaltertechniken geschaffen und auch der Einbau von Drain- und Sourcedotierstoffen wird unter Anwendung gut etablierter Implantations- und Maskierungsschemata durchgeführt. Ferner können weitere Mechanismen eingesetzt werden in der dreidimensionalen Transistorkonfiguration und/oder der ebenen Transistorkonfiguration unter Anwendung gut etablierter Prozessstrategien, etwa eingebetteter verformungsinduzierender Halbleitermaterialien, stark verspannter dielektrischer Deckschichten, die beim Fertigstellen der grundlegenden Transistorkonfigurationen vorzusehen sind, und dergleichen. Wie nachfolgend detaillierter beschrieben ist, können auch komplexe Gateelektrodenstrukturen mit einem dielektrischen Material mit großem ε und metallenthaltenden Elektrodenmaterialien eingesetzt werden, beispielsweise auf der Grundlage von Austauschgateverfahren und dergleichen. In ähnlicher Weise kann eine beliebige gewünschte Transistorarchitektur angewendet werden, beispielsweise mit erhabenen Drain- und Sourcegebieten, beispielsweise in epitaktisch aufgewachsenen Materialien und den Drain- und Sourcebereichen vorgesehen werden, in Form einer abgesenkten Transistorkonfiguration, in dem etwa ein gewünschter Teil der Drain- und Sourcebereiche abgetragen wird, und dergleichen.
  • 2w zeigt schematisch eine perspektivische Ansicht des Halbleiterbauelements 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein dreidimensionaler Transistor oder FinFET 250a in und über dem aktiven Gebiet 201a vorgesehen und umfasst die Gateelektrodenstruktur 220, die den zuvor beschriebenen Aufbau besitzt. Ferner sind Drain- und Sourcegebiete 210d, 210s in dem aktiven Gebiet 201a lateral benachbart zu der Gateelektrodenstruktur und auch benachbart zu den dielektrischen Materialien 206 vorgesehen. Ferner ist, wie dies gezeigt ist, ein eingebettetes Halbleitermaterial 251, etwa ein Silizium/Germanium-Material, ein Silizium/Kohlenstoffmaterial und dergleichen, in dem aktiven Gebiet 201a vorgesehen, wobei bei Bedarf auch eine erhöhte Drain- und Sourcekonfiguration bereitgestellt wird, wie sie durch das Bezugszeichen 252 angegeben ist, beispielsweise geschieht dies auf der Grundlage eines verformungsinduzierenden Halbleitermaterials und dergleichen, wobei dies von den gesamten Bauteilerfordernissen abhängt. Ferner umfasst die Gateelektrodenstruktur 220 eine geeignet ausgebildete Abstandshalterstruktur 222, die zwei oder mehr einzelne Abstandshalterelemente möglicherweise in Verbindung mit Ätzstoppmaterialien und dergleichen aufweisen kann. Es sollte beachtet werden, dass das Deckmaterial 223 weiterhin vorhanden sein kann oder dass dieses in einer früheren Fertigungsphase entfernt wurde, wobei dies von den gesamten Prozess- und Bauteilerfordernissen abhängt. Beispielsweise wird das Deckmaterial 223 als ein effizientes Maskenmaterial zum Vorsehen des eingebetteten Halbleitermaterials zum Vorsehen des eingebetteten Halbleitermaterials 251 verwendet, um damit die Integrität der Gateelektrodenstruktur 220, d. h. des Elektrodenmaterials und des Gatedielektrikumsmaterials, in Verbindung mit einer speziellen Seitenwandabstandshalterstruktur (nicht gezeigt) zu bewahren.
  • 2x zeigt schematisch das Bauelement 200 mit einem ebenen Transistor 250c, der in und über dem aktiven Gebiet 201c auf der Grundlage der Gateelektrodenstruktur 220 ausgebildet ist, die grundsätzlich den gleichen Aufbau wie die Gateelektrodenstruktur 220 des Transistors 250a (siehe 2w) besitzt, mit Ausnahme eines vergrabenen Bereichs, der mit dem Halbleiterstegen und dem dielektrischen Material 206 (siehe 2w) in Verbindung steht. Der Transistor 250c umfasst Drain- und Sourcegebiete 253d, 253c, die im Wesentlichen den Drain- und Sourcegebieten 210d, 210s des Transistors 250a in 2w entsprechen, wenn die gleiche Leitfähigkeitsart betrachtet wird. Beispielsweise sind die gleiche Dotierstoffsorte und das Profil für den Transistor 250a und für den Transistor 250c vorgesehen, wenn diese den gewünschten Transistoreigenschaften entsprechen. Es sollte jedoch beachtet werden, dass selbst, wenn unterschiedliche Dotierstoffprofile für diese Transistoren erforderlich sind, diese Dotierstoffprofile auf der Grundlage gut etablierter „planarer” Implantations- und Maskierungstechniken erhalten werden. Auch umfasst der Transistor 250c ein eingebettetes Halbleitermaterial, falls dieses erforderlich ist, und besitzt eine geeignete Transistorarchitektur, beispielsweise im Hinblick auf erhabene Drain- und Sourcebereiche, abgesenkte Drain- und Sourcebereiche, und dergleichen. Folglich ist ein planares Kanalgebiet 254 in dem Transistor 250c auf der Grundlage der gleichen Prozesssequenz bereitgestellt, in der der dreidimensionale Transistor 250a aus 2w hergestellt wird.
  • Die Transistoren 250a, 250c, wie sie in den 2w und 2x gezeigt sind, können auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden; beispielsweise durch Anwenden von Implantationstechniken zur Herstellung von Erweiterungsgebieten der Drain- und Sourcebereiche, durch Vorsehen von Halo-Gebieten, d. h. gegendotierten Gebieten, durch Herstellen eingebetteten Materialien, etwa von Silizium/Germanium, Silizium/Kohlenstoff, und dergleichen, durch Anwenden von Verspannungsgedächtnistechniken in einigen der Transistoren, beispielsweise durch Rekristallisieren eines amorphisierten Bereichs der aktiven Gebiete in Anwesenheit eines steifen Maskenmaterials und dergleichen. In ähnlicher Weise können geeignete Ausheizprozesse ausgeführt werden und es kann ein Metallsilizid in den Drain- und Sourcebereichen und in den Gateelektrodenstrukturen bei Bedarf vorgesehen werden. In anderen Fällen werden komplexe Austauschgateverfahren angewendet, wie dies auch nachfolgend detaillierter beschrieben ist.
  • Nach dem Fertigstellen der grundlegenden Transistorkonfigurationen, wie sie in den 2w und 2x gezeigt sind, wird die Bearbeitung fortgesetzt, indem eine Kontaktebene hergestellt wird, d. h. durch Abscheiden eines oder mehrerer dielektrischer Materialien, um die Gateelektrodenstrukturen 220 einzuschließen und zu passivieren und durch Herstellen geeigneter Kontaktelemente darin, um damit eine geeignete Verbindung zu einem Metallisierungssystem herzustellen, das über der Kontaktebene zu erzeugen ist. Auch die weitere Bearbeitung kann auf der Grundlage gut etablierter Prozessstrategien fortgesetzt werden, wobei insbesondere die Herstellung von Kontaktelementen gemäß gewünschter Technologien für eine bessere Leitfähigkeit des dreidimensionalen Transistors 250a sorgt, da die entsprechenden Drain- und Sourcebereiche gemäß gut etablierter Prozesse und Materialien angeschlossen werden können.
  • Mit Bezug zu den 3a bis 3d werden weitere Variationen der zuvor beschriebenen Prozesssequenz erläutert.
  • 3a zeigt schematisch eine perspektivische Ansicht eines Halbleiterbauelements 300 mit einem aktiven Gebiet 301a, das über dem kristallinen Material eines Substrats 301s ausgebildet ist, das ein Draingebiet 310d und ein Sourcegebiet 310s aufweist, die lateral durch Halbleiterstege 310 verbunden sind, die im Hinblick auf eine Gateelektrodenstruktur 320 selbstjustierend sind, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 200 beschrieben ist. Die Gateelektrodenstruktur 320 umfasst eine geeignete dielektrische Einkapselung, beispielsweise in Form eines Abstandshalterelements 225 und eines Deckmaterials, etwa des Deckmaterials 223, wie es zuvor auch mit Bezug zu beispielsweise 2q erläutert ist. Das Bauelement 300, das in 3a gezeigt ist, kann auf der Grundlage von Fertigungstechniken hergestellt werden, wie sie auch zuvor mit Bezug zu dem Bauelement 200 erläutert sind. D. h., die Gateelektrodenstruktur 320 ohne die Abstandshalterstruktur 325 und die Halbeleiterstege 310 wird auf der Grundlage einer Gateöffnung hergestellt, die in einem Maskenmaterial vorgesehen ist, und nachfolgend nach dem Abtragen des Maskenmaterials wird die Abstandshalterstruktur 325 auf der Grundlage gut etablierter Abstandshaltertechniken hergestellt. In dieser Fertigungsphase werden Aussparungen 327 in dem aktiven Gebiet 301a lateral benachbart zu der Gateelektrodenstruktur 320 vorgesehen, um beispielsweise einen verformungsinduzierenden Mechanismus zu implementieren. Dazu wird eine geeignete Ätzstrategie angewendet, beispielsweise auf der Grundlage von Wasserstoffbromid-Ätzchemien, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 200 erläutert ist, während andere aktive Gebiete mittels eines geeigneten Materials abgedeckt sind, beispielsweise mit dem Abstandshaltermaterial, aus dem die Abstandshalterstruktur 325 für die Gateelektrodenstruktur 320 hergestellt wird.
  • 3b zeigt schematisch das Bauelement 300 in einer perspektivischen Ansicht nach der Herstellung der Aussparungen 307. Wie gezeigt umfassen die Aussparungen 307 eine Seitenfläche 301f, die mit einem Teil des aktiven Gebiets 301a in Verbindung steht, der von der Abstandshalterstruktur 325 während des entsprechenden Ätzprozesses für die Aussparung abgedeckt ist. Während eines nachfolgenden selektiven epitaktischen Aufwachsprozesses kann somit ein verformungsinduzierendes Halbleitermaterial in der Aussparung 307 hergestellt werden und ist damit in direktem Kontakt mit der gesamten Seitenfläche 301f. Somit wird eine effiziente mechanische Ankopplung des verformungsinduzierenden Halbleitermaterials an die Halbleiterstege 210 erreicht mittels der Seitenwandoberfläche 301f, wodurch ein sehr effizienter verformungsinduzierender Mechanismus geschaffen wird. Insbesondere wird die Tiefe der Aussparungen 307 und damit die Größe der Seitenwandfläche 301f so festgelegt, dass eine gewünschte hohe Verformungsübertragungseffizienz erreicht wird, die von der Größe und der Form der Seitenwandfläche 301f abhängt.
  • Somit wird nach dem Vorsehen in der Aussparung 207 mit der gewünschten Größe und Form ein gewünschtes Halbleitermaterial aufgebracht unter Anwendung gut etablierter Prozessstrategien. Durch Auswählen einer geeigneten Abstandshalterbreite der Struktur 325 und durch Auswählen der Größe und der Form der Aussparungen 307 können somit die Leistungseigenschaften der dreidimensionalen Transistoren geeignet eingestellt werden, wenn gleichzeitig die Prozessparameter effizient auch für ebene Transistorbauelemente verwendet werden können.
  • 3c zeigt schematisch das Bauelement 300 in einer Querschnittsansicht in planaren Transistorkonfigurationen für Gateelektrodenstrukturen 320c, 320d. Wie gezeigt, repräsentiert die Gateelektrodenstruktur 320c die Elektrodenstruktur eines n-Kanaltransistors mit verformten Source- und Draingebieten 353, wodurch auch eine gewünschte Verformung in dem Transistorkanal hervorgerufen wird. Die verformten Drain- und Sourcegebiete 353 können auf der Grundlage von Gedächtnisverspannungstechniken hergestellt werden, was als eine Technik verstanden wird, in der das Material in den Drain- und Sourcebereichen amorphisiert wird, beispielsweise durch Implantieren der Drain- und Sourcedotierstoffe, und indem das amorphisierte Halbleitergebiet in Anwesenheit einer steifen Deckschicht rekristallisiert wird, etwa einer Abstandshalterschicht, die nachfolgend in geeignete Abstandshalterelemente strukturiert wird, wobei dennoch ein wesentlicher Teil des verformten Zustand in den rekristallisierten Drain- und Sourcegebieten beibehalten wird. Folglich können entsprechende Fertigungstechniken ebenfalls effizient auf dreidimensionale Transistorkonfigurationen angewendet werden, wie sie beispielsweise in 3a gezeigt ist, ohne dass jedoch entsprechende Aussparungen erforderlich sind.
  • In ähnlicher Weise repräsentiert die Gateelektrodenstruktur 320d die Gateelektrodenstruktur eines p-Kanaltransistors, der ein eingebautes verformungsinduziererndes Halbleiterlegierungsmaterial aufweist, etwa eine Silizium/Germaniumlegierung 354, die auf der Grundlage von Prozesstechniken bereitgestellt wird, wie sie auch zuvor mit Bezug zu den 3a und 3b erläutert sind. D. h., das Material 354, wie es in 3c gezeigt ist, kann in dem dargestellten planaren Transistor und gleichzeitig in einem dreidimensionalen Transistor erzeugt werden, wie dies zuvor erläutert ist, wobei die Größe und die Form der jeweiligen Aussparungen, etwa der in den 3a und 3b gezeigten Aussparungen 307, geeignet für die dreidimensionale Konfiguration und die planare Transistorkonfiguration eingestellt werden, um damit die gewünschte Verformung zu erreichen. Ferner ist in 3c eine Kontaktebene 340 gezeigt, die ein oder mehrere dielektrische Materialien aufweist, um die Gateelektrodenstrukturen 320c, 320d lateral einzuschließen und auch um andere Gateelektrodenstrukturen von dreidimensionalen Transistoren einzuschließen, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 200 erläutert ist. Beispielsweise umfasst die Kontaktebene 340 ein stark verspanntes dielektrisches Material 341c, das für eine geeignete Verformungskomponente für einen n-Kanaltransistor sorgt, während ein stark verspanntes Material 341d für eine zusätzliche Verbesserung des verformungsinduzierenden Mechanismus sorgt, der bereits auf der Grundlage des Materials 354 eingerichtet ist. Ein weiteres dielektrisches Material 342, etwa ein Siliziumdioxidmaterial kann ebenfalls vorgesehen sein. Die Kontaktebene 340 kann auf der Grundlage von gut etablierten Prozesstechniken hergestellt werden, wobei ebenfalls eine effiziente verformungsinduzierende Wirkung in den dreidimensionalen Transistorkonfigurationen erreicht wird, wie dies auch zuvor beschrieben ist.
  • In einigen anschaulichen Ausführungsformen wird das Leistungsverhalten der Gateelektrodenstrukturen 320c, 320d verbessert, indem ein besseres Material oder Materialsysteme darin vorgesehen werden, beispielsweise in Form eines dielektrischen Materials mit großem ε, in Form von metallenthaltenden Elektrodenmaterialien, in Form von gut leitenden Gatemetallen und dergleichen. Dazu wird zumindest das Polysiliziummaterial entfernt, um entsprechende Öffnungen 320o zu erzeugen, die nachfolgend mit geeigneten Materialien wieder aufgefüllt werden. In einigen anschaulichen Ausführungsformen werden verformungsinduzierende metallenthaltende Materialien bereitgestellt, beispielsweise in Form von Titannitrid, Wolfram und dergleichen. Auf der Grundlage dieser Materialien wird eine hohe zusätzliche Verformungskomponente erreicht, wodurch das Gesamtleistungsverhalten der jeweiligen Transistorbauelemente weiter verbessert wird. Beispielsweise kann Titannitrid mit einer kompressiven Verspannung bis zu 8 GPa und höher vorgesehen werden, während Wolfram mit einer hohen Zugverspannung von bis zu 1,5 GPa und höher bereitgestellt werden kann. Somit können die entsprechenden Materialschichten 325c, 325d selektiv für die Gateelektrodenstrukturen 325c, 320d bereitgestellt werden. Dazu können beliebige gut etablierte Prozesstechniken angewendet werden. Daraufhin werden weitere Materialien hergestellt, um die gewünschte Austrittsarbeit und somit Schwellwertspannung und die hohe elektrische Leitfähigkeit zu erreichen.
  • 3d zeigt schematisch eine perspektivische Ansicht des Halbleiterbauelements 300 in einer Fertigungsphase, die der in 3c gezeigten Fertigungsphase entspricht, jedoch für eine dreidimensionale Transistorkonfiguration. Wie gezeigt, sind entsprechende Halbleiterstege 310 in selbstjustierter Weise innerhalb eines aktiven Gebiets 301a in Verbindung mit einem dielektrischen Material 306 vorgesehen, was auf der Grundlage von Prozesstechniken erreicht werden kann, wie sie auch zuvor beschrieben sind. Ferner ist die Öffnung 320o in der Gateelektordenstruktur vorgesehen, die im Wesentlichen durch die Abstandshalterstruktur 322 repräsentiert ist, möglicherweise in Verbund mit einem Gatedielektrikumsmaterial, das auf jeglichen freiliegenden Oberflächenbereichen des aktiven Gebiets 301a und den Halbleiterstegen 310 ausgebildet ist. In anderen Fällen wird das entsprechende dielektrische Material entfernt und wird durch ein anderes dielektrisches Material ersetzt, etwa durch ein dielektrisches Material mit großem ε und dergleichen. Die Öffnung 320o kann zusammen mit den Öffnungen 320o, wie sie in 3c für die planaren Transistorkonfigurationen gezeigt sind, hergestellt werden, da typischerweise die zum Herstellen der Öffnungen 320o verwendeten Ätzchemien einen hohen Grad an Selektivität in Bezug auf dielektrische Materialien, etwa Siliziumoxid und dergleichen besitzen, die als ein Gatedielektrikumsmaterial vorgesehen sind, wodurch die Integrität der Halbleiterstege 310 beim Herstellen der Öffnung 320o effizient bewahrt wird. Folglich kann die weitere Bearbeitung fortgesetzt werden, indem geeignete Materialien aufgebracht werden, etwa stark verspannte metallenthaltende Elektrodenmaterialien und dergleichen, wie dies auch zuvor mit Bezug zu 3c erläutert ist.
  • Folglich können sehr effiziente verformungsinduzierende Mechanismen, Austauschgateverfahren und dergleichen auf die dreidimensionalen selbstjustierenden Transistorkonfigurationen angewendet werden, wie dies zuvor beschrieben ist.
  • Es gilt also: Die vorliegende Erfindung stellt dreidimensionale Transistorkonfigurationen möglicherweise in Verbindung mit ebenen Transistoren bereit, wobei die Halbleiterstege der dreidimensionalen Transistoren auf der Grundlage einer Vollsubstratkonfiguration in selbstjustierender Weise geschaffen werden, indem ein Maskenmaterial verwendet wird, das darin ausgebildet eine Gateöffnung aufweist, die wiederum die laterale Größe und die Lage der Gateelektrodenstruktur festlegt. Nach dem Bilden der Halbleiterstege selektiv in einigen der aktiven Gebiete innerhalb der Gateöffnungen und nach dem Vorsehen eines geeigneten dielektrischen Materials zum Einstellen der wirksamen Höhe der Halbleiterstege geht die weitere Bearbeitung auf der Grundlage „planarer” Prozesstechniken weiter, wodurch die Implementierung sehr effizienter verformungsinduzierender Mechanismen und anderer komplexer Ansätze, etwa in Form von Austauschgateverfahren und dergleichen, anwendbar sind.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betachten.

Claims (20)

  1. Verfahren mit: Bilden einer ersten Maskenschicht über einer Halbleiterschicht eines Halbleiterbauelements, wobei die Maskenschicht eine Gateöffnung aufweist, die eine laterale Größe und Lage einer Gateelektrode festlegt; Bilden einer zweiten Maskenschicht in der Gateöffnung, wobei die zweite Maskenschicht mehrere Maskenstrukturelemente aufweist, die eine laterale Größe und Lage mehrerer Stege festlegen, die in der Halbleiterschicht zu bilden sind; Ausführen eines Ätzprozesses unter Anwendung der ersten und der zweiten Maskenschicht, um die Stege in einem Teil der Halbleiterschicht zu erzeugen; und Bilden einer Gateelektrodenstruktur in der Gateöffnung nach dem Entfernen der zweiten Maskenschicht, wobei die Gateelektrodenstruktur die Gateelektrode aufweist und in Verbindung mit den mehreren Stegen steht.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines dielektrischen Materials in der Gateöffnung nach dem Bilden der mehreren Stege, um eine elektrische wirksame Höhe der mehreren Stege einzustellen.
  3. Verfahren nach Anspruch 2, wobei Bilden des dielektrischen Materials umfasst: Bilden des dielektrischen Materials über der ersten Maskenschicht und in der Gateöffnung und Entfernen eines ersten überschüssigen Bereichs des dielektrischen Materials unter Anwendung der ersten Maskenschicht als ein Stoppmaterial.
  4. Verfahren nach Anspruch 3, wobei Entfernen des ersten überschüssigen Bereichs des dielektrischen Materials umfasst: Ausführen eines CMP-(chemisch-mechanischer Einebnungs-)Prozesses und Verwenden der ersten Maskenschicht als eine CMP-Stoppschicht.
  5. Verfahren nach Anspruch 4, wobei Bilden der ersten Maskenschicht umfasst: Bilden einer ersten Teilschicht über der Halbleiterschicht und Bilden einer zweiten Teilschicht auf der ersten Teilschicht, wobei die zweite Teilschicht eine höhere Stoppeigenschaft im Vergleich zu der ersten Teilschicht in Bezug auf den CMP-Prozess aufweist.
  6. Verfahren nach Anspruch 5, wobei die zweite Teilschicht so hergestellt wird, dass diese Platin aufweist.
  7. Verfahren nach Anspruch 3, wobei Bilden des dielektrischen Materials ferner umfasst: Entfernen eines zweiten überschüssigen Bereichs durch Ausführen eines Ätzprozesses, um eine Sollhöhe der mehreren Stege freizulegen.
  8. Verfahren nach Anspruch 1, das ferner umfasst: Bilden von Drain- und Sourcegebieten in der Halbeiterschicht lateral benachbart zu der Gateelektrodenstruktur nach dem Entfernen der ersten Maskenschicht.
  9. Verfahren nach Anspruch 7, wobei Bilden der Gateelektrodenstruktur umfasst: Bilden eines Elektrodenmaterials und/oder eines Platzhaltermaterials über dem dielektrischen Material und Bilden eines Maskenmaterials auf dem Elektrodenmaterial.
  10. Verfahren nach Anspruch 9, wobei Bilden der Gateelektrodenstruktur ferner umfasst: Bilden eines dielektrischen Materials auf freiliegenden Seitenwandbereichen der mehreren Stege innerhalb der Gateöffnung.
  11. Verfahren nach Anspruch 9, das ferner umfasst: Ersetzen des Platzhaltermaterials und/oder des Gateelektrodenmaterials durch ein metallenthaltendes Material.
  12. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Aussparung in der Halbleiterschicht benachbart zu der Gateelektrodenstruktur nach dem Entfernen der ersten Maskenschicht und Füllen der Aussparungen mit einem verformungsinduzierenden Halbleitermaterial.
  13. Verfahren nach Anspruch 1, wobei Bilden der ersten Maskenschicht umfasst: Bilden der ersten Maskenschicht derart, dass diese eine zweite Gateöffnung erhält, die einen zweiten Bereich der Halbleiterschicht freilegt und Bilden einer zweiten Gateelektrodenstruktur in der zweiten Gateöffnung, ohne dass Stege in dem zweiten Bereich der Halbleiterschicht erzeugt werden.
  14. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer ersten Gateöffnung und einer zweiten Gateöffnung in einer ersten Maskenschicht, die über einer Halbleiterschicht ausgebildet ist, wobei die erste und die zweite Gateöffnung eine laterale Lage und Größe einer ersten Gateelektrodenstruktur bzw. einer zweiten Gateelektrodenstruktur festlegen; Bilden mehrerer Stege in der Halbleiterschicht durch die erste Gateöffnung, während die zweite Gateöffnung abgedeckt ist; Bilden einer ersten Gateelektrodenstruktur in der ersten Gateöffnung, wobei die erste Gateelektrodenstruktur mit den mehreren Stegen in Kontakt ist; Bilden einer zweiten Gateelektrode in der zweiten Gateöffnung; und Bilden von Drain- und Sourcegebieten in der Halbleiterschicht benachbart zu der ersten und der zweiten Gateelektrodenstruktur.
  15. Verfahren nach Anspruch 14, das ferner umfasst: Einstellen einer elektrisch wirksamen Höhe der mehreren Stege, die durch die erste Gateöffnung gebildet sind, durch Bilden eines dielektrischen Materials in der ersten und der zweiten Gateöffnung mit einem vorbestimmten Höhenniveau.
  16. Verfahren nach Anspruch 15, wobei Bilden des dielektrischen Materials umfasst: Abscheiden des dielektrischen Materials über der Maskenschicht und in der ersten und der zweiten Gateöffnung, Ausführen eines Einebnungsprozesses unter Anwendung der Maskenschicht als eine Stoppschicht und Entfernen eines überschüssigen Bereichs des dielektrischen Materials in der ersten und der zweiten Gateöffnung durch Ausführen eines Ätzprozesses.
  17. Verfahren nach Anspruch 14, das ferner umfasst: Bilden eines verformungsinduzierenden Halbleitermaterials in den Drain- und Sourcegebieten nach dem Entfernen der Maskenschicht.
  18. Verfahren nach Anspruch 17, wobei Bilden des verformungsinduzierenden Halbleitermaterials in den Drain- und Sourcegebieten umfasst: Ausführen eines epitaktischen Aufwachsprozesses und/oder eines Verspannungsgedächtnisprozesses.
  19. Halbleiterbauelement mit: einer Isolationsstruktur, die in einer Halbleiterschicht ausgebildet ist und die ein Halbleitergebiet lateral begrenzt, wobei das Halbleitergebiet eine Längenabmessung und eine Breitenabmessung besitzt; einem Draingebiet und einem Sourcegebiet, die in dem Halbleitergebiet ausgebildet sind; mehreren Halbleiterstegen, die in dem Halbleitergebiet ausgebildet sind und die sich zwischen dem Draingebiet und dem Sourcegebiet erstrecken; einer Gateelektrodenstruktur, die über den Halbleiterstegen ausgebildet ist und sich entlang der Breitenabmessung und über einem Bereich der Isolationsstruktur erstreckt; und einem dielektrischen Material, das unter der Gateelektrodenstruktur und zwischen den mehreren Stegen ausgebildet ist, wobei das dielektrische Material sich zu einer Höhe erstreckt, die geringer ist als eine Höhe der Isolationsstruktur.
  20. Halbleiterbauelement nach Anspruch 19, das ferner ein zweites Halbleitergebiet aufweist, das ein planares Kanalgebiet enthält, das unter der zweiten Gateelektrodenstruktur ausgebildet ist, wobei das planare Kanalgebiet eine obere Fläche besitzt, die auf der gleichen Höhe liegt wie eine obere Fläche der mehreren Halbleiterstege, die in dem Halbleitergebiet ausgebildet sind.
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