JP2004221510A - ゲート電極と接地電極間を短くして、高速動作をする縦型ゲート電極のｍｏｓｆｅｔ - Google Patents
ゲート電極と接地電極間を短くして、高速動作をする縦型ゲート電極のｍｏｓｆｅｔ Download PDFInfo
- Publication number
- JP2004221510A JP2004221510A JP2003040404A JP2003040404A JP2004221510A JP 2004221510 A JP2004221510 A JP 2004221510A JP 2003040404 A JP2003040404 A JP 2003040404A JP 2003040404 A JP2003040404 A JP 2003040404A JP 2004221510 A JP2004221510 A JP 2004221510A
- Authority
- JP
- Japan
- Prior art keywords
- wall
- insulating film
- gate
- silicon
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004904 shortening Methods 0.000 title description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 52
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 52
- 239000010703 silicon Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】ＭＯＳＦＥＴにおいて、トランジスタの高速化のためゲート絶縁膜を薄くするとゲートリーク電流が生じる。
【解決手段】一導電型のシリコン基板に形成された２つの反対導電型のウェル領域と、壁の両端で前記２つの反対導電型のウェル領域を繋いだ壁状シリコン突起部と、前記壁状シリコン突起部の一壁面に形成された絶縁膜と、前記絶縁膜に接して形成されたゲート電極と、前記壁状シリコン突起部の他の壁面に形成された接地電極を有する構造により、ゲート電極と接地電極の間が短くなり、その結果、チャネルの電流密度が増加して高速動作が可能になる。
【選択図】 図１
【解決手段】一導電型のシリコン基板に形成された２つの反対導電型のウェル領域と、壁の両端で前記２つの反対導電型のウェル領域を繋いだ壁状シリコン突起部と、前記壁状シリコン突起部の一壁面に形成された絶縁膜と、前記絶縁膜に接して形成されたゲート電極と、前記壁状シリコン突起部の他の壁面に形成された接地電極を有する構造により、ゲート電極と接地電極の間が短くなり、その結果、チャネルの電流密度が増加して高速動作が可能になる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリやロジックの素子として用いられるＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】
図９は、従来のｎ型ＭＯＳＦＥＴの構成を示す概略断面図である。図９において、主表面が（１００）面であるｐ型シリコン基板２０にｎ型不純物が導入されたソースウェル領域２１およびドレインウェル領域２２が形成されている。チャネルの上にはゲート絶縁膜２３を介してゲート電極２４が形成されている。上記のｎ型ＭＯＳＦＥＴでは、ゲート絶縁膜２３を薄膜化すれば、ゲート容量が増加し、このため、ゲート電圧印加によりチャネルに誘起される電子濃度が増加して駆動能力が向上する。さらに、ゲート絶縁膜２３の薄膜化により、ゲート電極２４がｐ型シリコン基板２０の表面のチャネル領域に近づくため、ゲート電極２４によるチャネル領域の支配を強めることができる。このため、短チャネル効果を抑制することが可能となる。この結果、微細化されたＭＯＳＦＥＴにおいて、一層短縮されたゲート長でも正常なトランジスタ動作を得ることができる。なお、ここで、短チャネル効果とは、例えば、しきい値電圧Ｖｔｈがドレイン・ソース電位の影響を受けて低くなる現象等、ゲート長を短くすることに付随して生じる現象をさす。
【０００３】
上記のように、ゲート絶縁膜の薄膜化は、高駆動能力化と短チャネル効果の抑制とをもたらし、ゲート長の短縮による高性能化を確保することができる。しかし、従来より用いられてきたシリコン酸化膜は膜厚が３ｎｍ以下になると急激にトンネル電流が増加するという問題がある。従来例では、ゲート絶縁膜を１．５ｎｍとしても、ゲート長が短くなるとドレイン電流が増加するため、単体のトランジスタとしては正常な動作を示すとしている。しかし、ＬＳＩとして集積化された場合には、ゲートのリーク電流はスタンバイ時の消費電力に大きく影響するので、シリコン酸化膜を用いたゲート絶縁膜の薄膜化には限界が存在する。このため、ゲート絶縁膜の薄膜化の限界は１．５ｎｍ〜２．０ｎｍであると言われている。
【０００４】
上記の状況を打開する方法として、従来から用いられてきた比誘電率が３．９のシリコン酸化膜に代えて、比誘電率が３．９より大きい比誘電率を有する材料でゲート絶縁膜を形成することが考えられる。このような材料を用い、薄膜化によってゲート容量を増加させても、同一容量で比較した場合、実膜厚はシリコン酸化膜よりも厚くすることができる。このため、リーク電流を減らすことができ、上記の問題を避けることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、新たな比誘電率の高い材料でゲート絶縁膜を形成することは、製造方法の開発や絶縁膜の品質の均一化などの解決しなければならない問題がある。また、製造コストの上昇につながるという問題も生じる。そこで、本発明は、従来のゲート絶縁膜の材料と厚さはそのままで、ゲート領域の構造を変えることによりリーク電流の上昇を抑え、かつ、駆動能力を高めたＭＯＳＦＥＴの提供を目的とする。
【０００６】
【課題を解決するための手段】
上述の課題を解決するため本発明の請求項１においては、ＭＯＳ型ＦＥＴにおいて、一導電型のシリコン基板に形成された２つの反対導電型のウェル領域と、壁の両端で前記２つの反対導電型のウェル領域を繋いだ壁状シリコン突起部と、前記壁状シリコン突起部の一壁面に形成された絶縁膜と、前記絶縁膜に接して形成されたゲート電極と、前記壁状シリコン突起部の他の壁面に形成された接地電極と、を有することを特徴とするものである。
【０００７】
また、請求項２においては、壁状シリコン突起部を有するシリコン基板の該壁状シリコン突起部の一壁面に絶縁膜を介してゲート電極を配し、他の壁面に接地電極を配してなるＭＯＳＦＥＴの製造方法であって、上記シリコン基板に壁の両端が固定された壁状シリコン突起部を形成する工程、露出シリコン表面を酸化してゲート絶縁膜を形成する工程、一壁面の絶縁膜を所定パターンにエッチングする工程、全面にポリシリコン層を形成する工程、上記ポリシリコン層を所定パターンにエッチングする工程、一導電型のシリコン基板に反対導電型のウェル領域を形成する工程、上記ポリシリコン層を所定パターンにエッチングすることにより上記壁状シリコン突起部の一壁面にゲート電極を形成し、他の壁面に接地電極を形成する工程を有することを特徴とするものである。
【０００８】
【発明の実施の形態】
以下、本発明の一実施例を図面に基づいて詳細に説明する。図１は、本発明に係る縦型ゲート電極のＭＯＳＦＥＴの概略斜視図である。図２〜図８は、本発明に係る縦型ゲート電極のＭＯＳＦＥＴの製造方法の一実施例を示す工程斜視図である。
【０００９】
始めに構造について説明する。図１で、ｐ型シリコン基板１に２つのｎ型ウェル領域２、３が形成されている。２つのｎ型ウェル領域２、３はソースとドレインである。２つのｎ型ウェル領域２、３は壁状シリコン突起部８で繋がれている。すなわち、壁の端９、１０（後述の図２を参照）がそれぞれｎ型ウェル領域２、３で固定されている。壁状シリコン突起部の壁面１１（後述の図２を参照）は絶縁膜で覆われている。これをゲート絶縁膜４とする。ゲート絶縁膜４に接して電極を形成し、これをゲート電極５とする。壁状シリコン突起部の他の壁面１２（後述の図２を参照）には、電極を直接形成する。これを接地電極７とする。ただし、接地電極７は、２つのｎ型ウェル領域２、３と、絶縁膜６ａ、６ｂで隔離されている。
【００１０】
図９は、従来のＭＯＳＦＥＴの概略断面図である。従来のゲート絶縁膜２３は、シリコン基板の表の面に対して水平に形成されていた。その上にゲート電極２４が形成されていた。一方、接地電極２５は、シリコン基板の裏面に形成されていた。従って、ゲート電極２４と接地電極２５との間の長さは、ほぼシリコン基板の厚さに等しかった。
【００１１】
これに対して本発明のゲート絶縁膜４は、図１で示すように、壁状シリコン突起部８の壁面に形成されるから、ウェハー表面に対して垂直または垂直に近い傾斜を持って縦方向に形成される。絶縁膜に接してゲート電極５を形成する。一方、接地電極７は、壁状シリコン突起部８の他の壁面に形成される。従って、ゲート電極５との接地電極７との間の長さは、ほぼ壁状シリコン突起部８の厚さに等しくなる。これは、図９に示す従来のゲート電極２４と接地電極２５との間の長さに比較すると、極めて短いものである。
【００１２】
ところで、図１０は、ゲート電極と接地電極間のモデル化したものと、その等価回路を示すものである。絶縁膜の厚さをｔ、比誘電率をεγ、真空中の誘電率εο、絶縁膜直下のシリコン面の電位をＶｒとすると、ゲート電圧Ｖｇによりチャネル内に生じる静電気の面密度Ｑは、Ｑ＝（εοεγ／ｔ）・（Ｖｇ−Ｖｒ）となる。
【００１３】
ここで、本発明ではゲート電極と接地電極の間のシリコン基板の厚さが薄くなるので、図１０の半導体抵抗Ｒの抵抗値が小さくなり、その結果Ｖｒが小さくなる。上式によりＶｒが小さくなれば、静電気の面密度Ｑが大きくなる。そのことは、チャネルに誘起される電子濃度が増加し、トランジスタの駆動能力が増加することを示す。
【００１４】
以上、本発明のＭＯＳＦＥＴの構造について説明したが、次に、図２〜図８を使用して製造方法を説明する。図２に示すように、ｐ型シリコン基板１にフォトリソグラフィー及びドライエッチング技術により、壁状シリコン突起部８を形成する。壁の長さは、トランジスタが短チャネルとなるチャネルの長さに相当する距離が確保されるように設定される。壁状のシリコン突起部８の両端９、１０は、ｐ型シリコン基板１で固定されている。ｐ型シリコン基板１のエッチングは、例えばＨＢｒを用いたＲＩＥ法により行う。
【００１５】
壁状のシリコン突起部８を形成した後、図３に示すように、熱酸化法により全シリコン露出面を酸化してＳｉＯ２からなる絶縁膜１３を形成する。ゲート絶縁膜４を５〜６ｎｍ程度の厚さに形成する。なお、絶縁膜は、ＳｉＯ２に限らず他の材質でも可能である。
【００１６】
次に、図４に示すように、フォトリソグラフィー及びドライエッチング技術によって壁状シリコン突起部の片方の壁面１２の絶縁膜を一部除去する。これは、接地電極を設けるためにシリコン表面を露出させるためのものである。
【００１７】
次に、図５に示すように、全面にゲート電極および接地電極用のポリシリコン（ＰｏｌｙＳｉ）を堆積させてＰｏｌｙＳｉ層１６を形成する。
【００１８】
次に、図６に示すように、フォトリソグラフィー及びドライエッチング技術によって、ソース及びドレイン領域の部分のＰｏｌｙＳｉを除去する。すなわち、ＰｏｌｙＳｉ層１６に穴１４、１５を形成する。ＰｏｌｙＳｉ層１６のエッチングには、例えばＨＢｒを用いたＲＩＥ法を利用する。この時のエッチング量はエッチング時間で決定され、絶縁膜１３がエッチングの際に消失されないように設定される。
【００１９】
その後、絶縁膜１３を通して例えばＡｓ等のｎ型不純物を１×１０１５／ｃｍ２のオーダーのドーズ量でイオン注入し、熱処理を施して図７に示すようにｎ型ウェル領域２、３を形成する。
【００２０】
次に、図８に示すように、フォトリソグラフィー及びドライエッチング技術によって、ＰｏｌｙＳｉ層１６を除去する。ＰｏｌｙＳｉ層１６のエッチングには、例えばＨＢｒを用いたＲＩＥ法を利用する。
【００２１】
図１では、説明の都合上絶縁膜１３を省略したが、実際には図８で示すように絶縁膜１３が存在する状態から次の工程に進む。後は、通常の配線形成を行う工程を経てＭＯＳＬＳＩウェハーが完成する。
【００２２】
【発明の効果】
従来は、ゲート絶縁膜を薄くすることによって、トランジスタの高速化を試みたが、ゲート絶縁膜があまりに薄くなり過ぎて、リーク電流が発生するという問題が生じた。本発明の構成によるＭＯＳＦＥＴは、ゲート電極と接地電極の間を極端に短くすることにより、チャネルの電流密度が増加して高速動作が可能になった。
【図面の簡単な説明】
【図１】本発明によるＭＯＳＦＥＴの概略斜視図である。
【図２】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図３】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図４】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図５】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図６】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図７】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図８】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図９】従来のＭＯＳＦＥＴの概略断面図である。
【図１０】ゲート電極と接地電極間のモデル化と、その等価回路を示す図である。
【符号の説明】
１ｐ型シリコン基板
２ｎ型ウェル領域
３ｎ型ウェル領域
４ゲート絶縁膜
５ゲート電極
６ａ絶縁膜
６ｂ絶縁膜
７接地電極
８壁状シリコン突起部
９壁の端
１０壁の端
１１壁面
１２壁面
１３絶縁膜
１４穴
１５穴
１６ＰｏｌｙＳｉ層
２０ｐ型シリコン基板
２１ソースウェル領域
２２ドレインウェル領域
２３ゲート絶縁膜
２４ゲート電極
２５接地電極
【発明の属する技術分野】
本発明は、メモリやロジックの素子として用いられるＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】
図９は、従来のｎ型ＭＯＳＦＥＴの構成を示す概略断面図である。図９において、主表面が（１００）面であるｐ型シリコン基板２０にｎ型不純物が導入されたソースウェル領域２１およびドレインウェル領域２２が形成されている。チャネルの上にはゲート絶縁膜２３を介してゲート電極２４が形成されている。上記のｎ型ＭＯＳＦＥＴでは、ゲート絶縁膜２３を薄膜化すれば、ゲート容量が増加し、このため、ゲート電圧印加によりチャネルに誘起される電子濃度が増加して駆動能力が向上する。さらに、ゲート絶縁膜２３の薄膜化により、ゲート電極２４がｐ型シリコン基板２０の表面のチャネル領域に近づくため、ゲート電極２４によるチャネル領域の支配を強めることができる。このため、短チャネル効果を抑制することが可能となる。この結果、微細化されたＭＯＳＦＥＴにおいて、一層短縮されたゲート長でも正常なトランジスタ動作を得ることができる。なお、ここで、短チャネル効果とは、例えば、しきい値電圧Ｖｔｈがドレイン・ソース電位の影響を受けて低くなる現象等、ゲート長を短くすることに付随して生じる現象をさす。
【０００３】
上記のように、ゲート絶縁膜の薄膜化は、高駆動能力化と短チャネル効果の抑制とをもたらし、ゲート長の短縮による高性能化を確保することができる。しかし、従来より用いられてきたシリコン酸化膜は膜厚が３ｎｍ以下になると急激にトンネル電流が増加するという問題がある。従来例では、ゲート絶縁膜を１．５ｎｍとしても、ゲート長が短くなるとドレイン電流が増加するため、単体のトランジスタとしては正常な動作を示すとしている。しかし、ＬＳＩとして集積化された場合には、ゲートのリーク電流はスタンバイ時の消費電力に大きく影響するので、シリコン酸化膜を用いたゲート絶縁膜の薄膜化には限界が存在する。このため、ゲート絶縁膜の薄膜化の限界は１．５ｎｍ〜２．０ｎｍであると言われている。
【０００４】
上記の状況を打開する方法として、従来から用いられてきた比誘電率が３．９のシリコン酸化膜に代えて、比誘電率が３．９より大きい比誘電率を有する材料でゲート絶縁膜を形成することが考えられる。このような材料を用い、薄膜化によってゲート容量を増加させても、同一容量で比較した場合、実膜厚はシリコン酸化膜よりも厚くすることができる。このため、リーク電流を減らすことができ、上記の問題を避けることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、新たな比誘電率の高い材料でゲート絶縁膜を形成することは、製造方法の開発や絶縁膜の品質の均一化などの解決しなければならない問題がある。また、製造コストの上昇につながるという問題も生じる。そこで、本発明は、従来のゲート絶縁膜の材料と厚さはそのままで、ゲート領域の構造を変えることによりリーク電流の上昇を抑え、かつ、駆動能力を高めたＭＯＳＦＥＴの提供を目的とする。
【０００６】
【課題を解決するための手段】
上述の課題を解決するため本発明の請求項１においては、ＭＯＳ型ＦＥＴにおいて、一導電型のシリコン基板に形成された２つの反対導電型のウェル領域と、壁の両端で前記２つの反対導電型のウェル領域を繋いだ壁状シリコン突起部と、前記壁状シリコン突起部の一壁面に形成された絶縁膜と、前記絶縁膜に接して形成されたゲート電極と、前記壁状シリコン突起部の他の壁面に形成された接地電極と、を有することを特徴とするものである。
【０００７】
また、請求項２においては、壁状シリコン突起部を有するシリコン基板の該壁状シリコン突起部の一壁面に絶縁膜を介してゲート電極を配し、他の壁面に接地電極を配してなるＭＯＳＦＥＴの製造方法であって、上記シリコン基板に壁の両端が固定された壁状シリコン突起部を形成する工程、露出シリコン表面を酸化してゲート絶縁膜を形成する工程、一壁面の絶縁膜を所定パターンにエッチングする工程、全面にポリシリコン層を形成する工程、上記ポリシリコン層を所定パターンにエッチングする工程、一導電型のシリコン基板に反対導電型のウェル領域を形成する工程、上記ポリシリコン層を所定パターンにエッチングすることにより上記壁状シリコン突起部の一壁面にゲート電極を形成し、他の壁面に接地電極を形成する工程を有することを特徴とするものである。
【０００８】
【発明の実施の形態】
以下、本発明の一実施例を図面に基づいて詳細に説明する。図１は、本発明に係る縦型ゲート電極のＭＯＳＦＥＴの概略斜視図である。図２〜図８は、本発明に係る縦型ゲート電極のＭＯＳＦＥＴの製造方法の一実施例を示す工程斜視図である。
【０００９】
始めに構造について説明する。図１で、ｐ型シリコン基板１に２つのｎ型ウェル領域２、３が形成されている。２つのｎ型ウェル領域２、３はソースとドレインである。２つのｎ型ウェル領域２、３は壁状シリコン突起部８で繋がれている。すなわち、壁の端９、１０（後述の図２を参照）がそれぞれｎ型ウェル領域２、３で固定されている。壁状シリコン突起部の壁面１１（後述の図２を参照）は絶縁膜で覆われている。これをゲート絶縁膜４とする。ゲート絶縁膜４に接して電極を形成し、これをゲート電極５とする。壁状シリコン突起部の他の壁面１２（後述の図２を参照）には、電極を直接形成する。これを接地電極７とする。ただし、接地電極７は、２つのｎ型ウェル領域２、３と、絶縁膜６ａ、６ｂで隔離されている。
【００１０】
図９は、従来のＭＯＳＦＥＴの概略断面図である。従来のゲート絶縁膜２３は、シリコン基板の表の面に対して水平に形成されていた。その上にゲート電極２４が形成されていた。一方、接地電極２５は、シリコン基板の裏面に形成されていた。従って、ゲート電極２４と接地電極２５との間の長さは、ほぼシリコン基板の厚さに等しかった。
【００１１】
これに対して本発明のゲート絶縁膜４は、図１で示すように、壁状シリコン突起部８の壁面に形成されるから、ウェハー表面に対して垂直または垂直に近い傾斜を持って縦方向に形成される。絶縁膜に接してゲート電極５を形成する。一方、接地電極７は、壁状シリコン突起部８の他の壁面に形成される。従って、ゲート電極５との接地電極７との間の長さは、ほぼ壁状シリコン突起部８の厚さに等しくなる。これは、図９に示す従来のゲート電極２４と接地電極２５との間の長さに比較すると、極めて短いものである。
【００１２】
ところで、図１０は、ゲート電極と接地電極間のモデル化したものと、その等価回路を示すものである。絶縁膜の厚さをｔ、比誘電率をεγ、真空中の誘電率εο、絶縁膜直下のシリコン面の電位をＶｒとすると、ゲート電圧Ｖｇによりチャネル内に生じる静電気の面密度Ｑは、Ｑ＝（εοεγ／ｔ）・（Ｖｇ−Ｖｒ）となる。
【００１３】
ここで、本発明ではゲート電極と接地電極の間のシリコン基板の厚さが薄くなるので、図１０の半導体抵抗Ｒの抵抗値が小さくなり、その結果Ｖｒが小さくなる。上式によりＶｒが小さくなれば、静電気の面密度Ｑが大きくなる。そのことは、チャネルに誘起される電子濃度が増加し、トランジスタの駆動能力が増加することを示す。
【００１４】
以上、本発明のＭＯＳＦＥＴの構造について説明したが、次に、図２〜図８を使用して製造方法を説明する。図２に示すように、ｐ型シリコン基板１にフォトリソグラフィー及びドライエッチング技術により、壁状シリコン突起部８を形成する。壁の長さは、トランジスタが短チャネルとなるチャネルの長さに相当する距離が確保されるように設定される。壁状のシリコン突起部８の両端９、１０は、ｐ型シリコン基板１で固定されている。ｐ型シリコン基板１のエッチングは、例えばＨＢｒを用いたＲＩＥ法により行う。
【００１５】
壁状のシリコン突起部８を形成した後、図３に示すように、熱酸化法により全シリコン露出面を酸化してＳｉＯ２からなる絶縁膜１３を形成する。ゲート絶縁膜４を５〜６ｎｍ程度の厚さに形成する。なお、絶縁膜は、ＳｉＯ２に限らず他の材質でも可能である。
【００１６】
次に、図４に示すように、フォトリソグラフィー及びドライエッチング技術によって壁状シリコン突起部の片方の壁面１２の絶縁膜を一部除去する。これは、接地電極を設けるためにシリコン表面を露出させるためのものである。
【００１７】
次に、図５に示すように、全面にゲート電極および接地電極用のポリシリコン（ＰｏｌｙＳｉ）を堆積させてＰｏｌｙＳｉ層１６を形成する。
【００１８】
次に、図６に示すように、フォトリソグラフィー及びドライエッチング技術によって、ソース及びドレイン領域の部分のＰｏｌｙＳｉを除去する。すなわち、ＰｏｌｙＳｉ層１６に穴１４、１５を形成する。ＰｏｌｙＳｉ層１６のエッチングには、例えばＨＢｒを用いたＲＩＥ法を利用する。この時のエッチング量はエッチング時間で決定され、絶縁膜１３がエッチングの際に消失されないように設定される。
【００１９】
その後、絶縁膜１３を通して例えばＡｓ等のｎ型不純物を１×１０１５／ｃｍ２のオーダーのドーズ量でイオン注入し、熱処理を施して図７に示すようにｎ型ウェル領域２、３を形成する。
【００２０】
次に、図８に示すように、フォトリソグラフィー及びドライエッチング技術によって、ＰｏｌｙＳｉ層１６を除去する。ＰｏｌｙＳｉ層１６のエッチングには、例えばＨＢｒを用いたＲＩＥ法を利用する。
【００２１】
図１では、説明の都合上絶縁膜１３を省略したが、実際には図８で示すように絶縁膜１３が存在する状態から次の工程に進む。後は、通常の配線形成を行う工程を経てＭＯＳＬＳＩウェハーが完成する。
【００２２】
【発明の効果】
従来は、ゲート絶縁膜を薄くすることによって、トランジスタの高速化を試みたが、ゲート絶縁膜があまりに薄くなり過ぎて、リーク電流が発生するという問題が生じた。本発明の構成によるＭＯＳＦＥＴは、ゲート電極と接地電極の間を極端に短くすることにより、チャネルの電流密度が増加して高速動作が可能になった。
【図面の簡単な説明】
【図１】本発明によるＭＯＳＦＥＴの概略斜視図である。
【図２】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図３】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図４】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図５】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図６】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図７】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図８】本発明によるＭＯＳＦＥＴの一例の製造工程の概略斜視図である。
【図９】従来のＭＯＳＦＥＴの概略断面図である。
【図１０】ゲート電極と接地電極間のモデル化と、その等価回路を示す図である。
【符号の説明】
１ｐ型シリコン基板
２ｎ型ウェル領域
３ｎ型ウェル領域
４ゲート絶縁膜
５ゲート電極
６ａ絶縁膜
６ｂ絶縁膜
７接地電極
８壁状シリコン突起部
９壁の端
１０壁の端
１１壁面
１２壁面
１３絶縁膜
１４穴
１５穴
１６ＰｏｌｙＳｉ層
２０ｐ型シリコン基板
２１ソースウェル領域
２２ドレインウェル領域
２３ゲート絶縁膜
２４ゲート電極
２５接地電極
Claims (2)
- ＭＯＳ型ＦＥＴにおいて、一導電型のシリコン基板に形成された２つの反対導電型のウェル領域と、壁の両端で前記２つの反対導電型のウェル領域を繋いだ壁状シリコン突起部と、前記壁状シリコン突起部の一壁面に形成された絶縁膜と、前記絶縁膜に接して形成されたゲート電極と、前記壁状シリコン突起部の他の壁面に形成された接地電極と、を有することを特徴とする縦型ゲート電極のＭＯＳＦＥＴ。
- 壁状シリコン突起部を有するシリコン基板の該壁状シリコン突起部の一壁面に絶縁膜を介してゲート電極を配し、他の壁面に接地電極を配してなるＭＯＳＦＥＴの製造方法であって、上記シリコン基板に壁の両端が固定された壁状シリコン突起部を形成する工程、露出シリコン表面を酸化してゲート絶縁膜を形成する工程、一壁面の絶縁膜を所定パターンにエッチングする工程、全面にポリシリコン層を形成する工程、上記ポリシリコン層を所定パターンにエッチングする工程、一導電型のシリコン基板に反対導電型のウェル領域を形成する工程、上記ポリシリコン層を所定パターンにエッチングすることにより上記壁状シリコン突起部の一壁面にゲート電極を形成し、他の壁面に接地電極を形成する工程を有することを特徴とする縦型ゲート電極のＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040404A JP2004221510A (ja) | 2003-01-14 | 2003-01-14 | ゲート電極と接地電極間を短くして、高速動作をする縦型ゲート電極のｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003040404A JP2004221510A (ja) | 2003-01-14 | 2003-01-14 | ゲート電極と接地電極間を短くして、高速動作をする縦型ゲート電極のｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004221510A true JP2004221510A (ja) | 2004-08-05 |
Family
ID=32905243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003040404A Pending JP2004221510A (ja) | 2003-01-14 | 2003-01-14 | ゲート電極と接地電極間を短くして、高速動作をする縦型ゲート電極のｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004221510A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010005526A1 (en) * | 2008-06-30 | 2010-01-14 | Advanced Micro Devices, Inc. | Double gate and tri-gate transistor formed on a bulk substrate and method for forming the transistor |
-
2003
- 2003-01-14 JP JP2003040404A patent/JP2004221510A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010005526A1 (en) * | 2008-06-30 | 2010-01-14 | Advanced Micro Devices, Inc. | Double gate and tri-gate transistor formed on a bulk substrate and method for forming the transistor |
| GB2473384A (en) * | 2008-06-30 | 2011-03-09 | Advanced Micro Devices Inc | Double gate and tri-gate transistor formed on a bulk substrate and method for forming the transistor |
| US8114746B2 (en) | 2008-06-30 | 2012-02-14 | Advanced Micro Devices, Inc. | Method for forming double gate and tri-gate transistors on a bulk substrate |
| GB2473384B (en) * | 2008-06-30 | 2013-02-20 | Advanced Micro Devices Inc | Double gate and tri-gate transistor formed on a bulk substrate and method for forming the transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100672826B1 (ko) | 핀 전계 효과 트랜지스터 및 그 제조방법 | |
| JP3265569B2 (ja) | 半導体装置及びその製造方法 | |
| JP3049492B2 (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| US6955972B2 (en) | Methods of fabricating integrated circuit devices having trench isolation structures | |
| JP5527922B2 (ja) | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 | |
| JP2005521264A (ja) | 偏倚型３ウェル完全空乏ｓｏｉ構造、その製造方法および制御方法 | |
| JP3057436B2 (ja) | 半導体デバイス及びその製造方法 | |
| US6136657A (en) | Method for fabricating a semiconductor device having different gate oxide layers | |
| US20120049253A1 (en) | Semiconductor device and method for fabricating the same | |
| KR100526478B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPH10107267A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP4381491B2 (ja) | 異なるゲートキャパシタンスを有する絶縁ゲート電界効果トランジスタを備えた集積回路の製造方法 | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| JPH10303319A (ja) | 半導体素子及びその製造方法 | |
| JP3057439B2 (ja) | 半導体デバイスの製造方法 | |
| JP2000138375A (ja) | 半導体装置およびその製造方法 | |
| JP2004221510A (ja) | ゲート電極と接地電極間を短くして、高速動作をする縦型ゲート電極のｍｏｓｆｅｔ | |
| JP5148814B2 (ja) | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 | |
| JPH1070196A (ja) | 相補型半導体装置及びその製造方法 | |
| JP2003017598A (ja) | 半導体記憶装置及びその製造方法 | |
| JP4271779B2 (ja) | 半導体装置の製造方法 | |
| KR20050027381A (ko) | 트랜지스터의 리세스 채널 형성 방법 | |
| JPH11317458A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPH07221291A (ja) | 半導体装置及びその製造方法 | |
| JP4206768B2 (ja) | トランジスタの形成方法 |