JP2005521264A - 偏倚型3ウェル完全空乏soi構造、その製造方法および制御方法 - Google Patents

偏倚型3ウェル完全空乏soi構造、その製造方法および制御方法 Download PDF

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Abstract

一実施形態において、バルク基板(30A)と、埋め込み絶縁層(30B)と、活性層(30C)とを含み、前記バルク基板(30A)は第1型のドーパント材料でドーピングされるシリコン・オン・インシュレータ基板(30)上に形成されるトランジスタ(32)と、前記バルク基板(30A)に形成され、前記第1型のドーパント材料とは反対の型の第2型のドーパント材料でドーピングされる第1ウェル(50)とを備える。前記デバイスは前記バルク基板(30A)の前記第1材料内に形成される第2ウェル、前記第1ウェル(50)のための電気コンタクト(60)および前記第2ウェル(52)のための電気コンタクト(62)をさらに含み、前記トランジスタ(32)は前記第2ウェル(52)上の前記活性層(30C)に形成される。
一実施形態として、第1型のドーパント材料でドーピングされるバルク基板(30A)と、埋め込み酸化膜(30B)と、活性層(30C)とを含むシリコン・オン・インシュレータ基板(30)上にトランジスタを形成する方法が開示される。当該方法は、前記バルク基板(30A)に第1ウェル領域(50)を形成するために、前記第1型のドーパント材料とは反対の型のドーパント材料を用いて第1イオン注入処理を実行するステップと、前記バルク基板(30A)の前記第1ウェル(50)内に第2ウェル領域(52)を形成するために、前記第1型のドーパント材料と同じ型のドーパント材料を用いて第2イオン注入処理を実行するステップと、前記第1ウェル(50)に電気コンタクト(60)を形成するステップと、前記第2ウェル(60)に電気コンタクトを形成するステップとを含み、前記トランジスタ(32)は前記第2ウェル(52)上の前記活性層(30C)に形成される。当該方法は前記バルク基板(30A)の前記第1ウェル(50)内に形成されるコンタクトウェル(58)をさらに含み、前記コンタクトウェル(58)は前記第2型のドーパント材料と同じ型のドーパント材料を含んで構成され、前記第1ウェル(50)内の前記コンタクトウェル(58)は前記第1ウェル(50)のドーパント濃度よりも高いドーパント濃度を有する。

Description

本発明は一般に半導体製造技術に関し、さらに詳細には偏倚型3ウェル完全空乏SOI構造、その製造および制御のための様々な方法に関する。
半導体業界においては、集積回路装置、例えばマイクロプロセッサ、メモリ装置等の動作速度の向上に対する継続的な動機付けが存在する。この動機付けは、より高速に動作するコンピュータおよび電気製品に対する消費者の要求によってあおられている。このような要求は、半導体装置、例えばトランジスタのサイズにおける継続的な縮小へと繋がる。つまり、典型的な電界効果トランジスタ(FET)の多くの構成要素、例えばチャネル長、接合深さ、ゲート絶縁膜の厚さなどが縮小する。例えば、他のすべてが同一であるとして、トランジスタのチャネル長が短くなれば、トランジスタの実行速度は速くなる。従って、トランジスタおよびそのようなトランジスタを組み込んだ集積回路装置全体の速度を高速化するために、一般的なトランジスタの構成要素のサイズまたはスケールを縮小しようとする継続的な動機付けが存在する。
トランジスタが技術進歩による要求に応じて継続的にスケーリングされるにつれ、デバイスの信頼性を保つためにそれに応じて電源電圧を下げる必要がある。それ故に、継続的にそれぞれの技術世代において、しばしばトランジスタの動作電圧が低下してきた。シリコン・オン・インシュレータ(SOI)基板上に製造されたトランジスタデバイスは、バルクシリコン基板に製造された類似の寸法のトランジスタよりも、低い動作電圧においてよりよい性能を示すことが知られている。低動作電圧におけるSOIデバイスの優れた性能は、類似のディメンジョンのバルクシリコンデバイスと比較して、SOIデバイスで得られる比較的小さな接合キャパシタンスに関係する。SOIデバイスの埋め込み酸化膜はバルクのシリコン基板から能動トランジスタ領域を分離し、それによって接合キャパシタンスを減少させる。
図1は、一例としてのシリコン・オン・インシュレータ基板11上に形成されたトランジスタ10を示す。図1に示されるように、SOI基板11は、バルク基板11A、埋め込み酸化膜11Bおよび活性層11Cから構成される。トランジスタ10はゲート絶縁膜14,ゲート電極16,サイドウォールスペーサ19、ドレイン領域18Aおよびソース領域18Bから構成される。活性層11Cには複数のトレンチ分離領域17が形成される。図1に、絶縁材料21の層に形成された複数の導電コンタクト20をさらに示す。導電コンタクト20はドレインおよびソース領域18A,18Bへの電気的接続を提供する。製造されたトランジスタ10は活性層11Cのゲート絶縁膜14の真下にチャネル領域12を定義する。バルク基板11Aは通常適切なドーパント材料、つまりNMOSデバイスではホウ素や二フッ化ホウ素などのP型のドーパントで、またはPMOSデバイスではヒ素またはリンなどのN型のドーパントでドープされる。典型的には、バルク基板11Aはおおよそ1015イオン/cmのオーダーのドーピング濃度レベルを持つ。埋め込み酸化膜11Bは二酸化シリコンから形成することができ、おおよそ200−360nm(2000−3600Å)の厚みとすることができる。活性層11Cはドープされたシリコンから形成することができ、おおよそ5−30nm(50−300Å)の厚みとすることができる。
SOI基板に形成されたトランジスタは、バルクシリコン基板に形成されたトランジスタに対していくつかの性能上の優位を持つ。例えば、SOI基板に形成された相補型金属酸化膜半導体(CMOS)デバイスは、ラッチアップとして知られる、不能状態容量性結合(disabling capacitive coupling)になりにくい。さらに、一般的に、SOI基板に形成されたトランジスタは大きな駆動電流と高いトランスコンダクタンス値を持つ。さらに、サブミクロンSOIトランジスタは、類似のディメンジョンで形成されたバルクトランジスタと比較したときに、ショートチャネル効果に対して改善された耐性を持つ。
SOIデバイスは同様のディメンジョンのバルクシリコンデバイスに対して性能優位を持つものの、すべての薄膜トランジスタに共通のある種の性能上の問題点を有する。例えば、SOIトランジスタの能動素子は薄膜活性層11Cに形成される。より小さなディメンジョンに薄膜トランジスタをスケーリングするためには活性層11Cの厚さも減らさなくてはならない。しかしながら、活性層11Cを薄くすると、それに対応して活性層11Cの電気抵抗が増大する。高い電気的抵抗を持つ導電体にトランジスタ素子を形成するとトランジスタ10の駆動電流を減少させるので、これによりトランジスタの性能に負の影響を与えうる。さらに、SOIデバイスの活性層11Cの厚みが減少し続けると、デバイスの閾値電圧(VT)の変動が生じる。簡単に言えば、活性層11Cが薄くなっていくと、デバイスの閾値電圧が不安定になるということである。結果として、そのような不安定なデバイスを現代の集積回路、例えばマイクロプロセッサ、メモリ装置、ロジックデバイスなどで使用するのは、不可能ではないにしろ非常に困難になる。
さらに、集積回路の設計ではオフ状態における漏れ電流が常に問題となる。その理由は、そのような電流は、さまざまな原因のなかにおいて、電力消費を増やしがちだからである。そのような電力消費の増大は、集積回路を用いる多くの最新携帯コンシューマデバイス、例えば携帯型コンピュータなどにおいては特に望ましくない。最後に、完全空乏SOI構造においてデバイスのディメンジョンが減少し続けると、ショートチャネル効果が発生し易くなる。つまり、そのような完全空乏デバイスでは、ドレイン18Aの電界の力線の少なくともいくつかが比較的厚い(200−360nm)埋め込み酸化膜11Bを通してトランジスタ10のチャネル領域12に結合する傾向がある。場合によっては、ドレイン18Aの電界は事実上トランジスタ10をオンにするように働く可能性がある。理論的には、埋め込み酸化膜11Bの厚みを薄くするか、および/またはバルク基板11Aのドーピング濃度を上げることによって、そのような問題の発生を減らすことができる。しかしながら、そのような対策をもし取ったとすると、ドレインおよびソース領域18A,18Bおよびバルク基板11Aの間の接合容量を増やすことになり、それによってSOI技術の一番の利点の一つ、つまりそのような接合容量を減らすことを打ち消してしまう。
本発明は、上述の問題点のすべてまたは少なくともいくつかを解決し、または少なくとも改善するデバイスまたは様々な方法を対象とする。
発明の概要
本発明は一般に偏倚型3ウェル完全空乏(biased triple-well fully depleted)SOI構造、その製造および制御のための様々な方法を対象とする。
本発明は一般に偏倚型3ウェル完全空乏SOI構造、その製造および制御のための様々な方法に関する。一実施形態において、デバイスは第1型のドーパント材料でドーピングされるバルク基板と、埋め込み絶縁層と、活性層とを含むシリコン・オン・インシュレータ基板上に形成されるトランジスタと、前記バルク基板に形成され、前記第1型のドーパント材料とは反対の型の第2型のドーパント材料でドーピングされる第1ウェルとを備える。前記デバイスはさらに、前記バルク基板の前記第1ウェル内に形成され、前記第1型のドーパント材料と同じ型のドーパント材料でドーピングされる第2ウェルと、前記第1ウェルのための電気コンタクトと、前記第2ウェルのための電気コンタクトとを備え、前記トランジスタは前記第2ウェル上の前記活性層に形成される。別の実施形態において、前記トランジスタは複数のソース/ドレイン領域をさらに備え、前記バルク基板の前記ソース/ドレイン領域のそれぞれの下の前記第2ウェル内にソース/ドレインウェルが形成される。前記ソース/ドレインウェルは前記第1型のドーパント材料と同じ型のドーパント材料を含んで構成されるが、前記第2ウェル中の前記第1型のドーパント材料のドーパント濃度レベルよりも低い前記第1型のドーパント材料のドーパント濃度レベルを有する。
一実施形態として、第1型のドーパント材料でドーピングされるバルク基板と、埋め込み酸化膜と、活性層とを含むシリコン・オン・インシュレータ基板上にトランジスタを形成する方法が開示される。当該方法は、前記バルク基板に第1ウェル領域を形成するために、前記第1型のドーパント材料とは反対の型の第2型ドーパント材料を用いて第1イオン注入処理(35)を実行するステップと、前記バルク基板の前記第1ウェル内に第2ウェル領域を形成するために、前記第1型のドーパント材料と同じ型のドーパント材料を用いて第2イオン注入処理を実行するステップと、前記第1ウェルに電気コンタクトを形成するステップと、前記第2ウェルに電気コンタクトを形成するステップとを含み、前記トランジスタは前記第2ウェル上の前記活性層に形成される。別の実施形態において、当該方法は複数のソース/ドレイン領域をさらに含み、前記方法は前記バルク基板において前記トランジスタの複数のソース/ドレイン領域のそれぞれの下にソース/ドレインウェルを形成する、前記第1型のドーパント材料とは反対の型のドーパント材料を用いた第3イオン注入処理を実行するステップをさらに含み、前記ソース/ドレインウェルは前記第2ウェル中の前記第1型のドーパント材料のドーパント濃度レベルよりも低い前記第1型のドーパント材料のドーパント濃度レベルを有する。
本発明は、添付の図面と関係付けて、以下の説明を参照することによって理解できるであろう。図面中、類似の参照符号は類似の要素を示している。
本発明は様々な変形および代替の形態をとりうるが、その特定の実施形態を例示のために図面に示し、本明細書において詳細に説明する。しかしながら、特定の実施形態についての本明細書中の説明は、開示された特定の形態に本発明を限定しようとするものではなく、むしろ反対に、添付の特許請求の範囲に規定される本発明の精神および範囲の範疇に入る、すべての変形物、均等物および代替物を含むことを意図している、ことを理解してもらいたい。
本発明の例示としての実施形態を以下説明する。明確化のために、本明細書では、現実の実施品のすべての特徴を説明することはしない。そのような現実の実施品の開発においては、例えばシステム関連の順守事項およびビジネス上の制約など、実用化の事例毎に異なる、開発者の特定の目標を達成するために、数々の実施に則した判断を行わなければならないことは当然理解してもらえるだろう。さらに、そのような開発努力は複雑で時間のかかるものであるかもしれないが、それにもかかわらず本明細書の開示による利益を得た当業者にとっては日常作業に過ぎないことも理解できるであろう。
本発明を添付の図面を参照して説明する。図面において半導体装置の様々な領域および構造が非常に精密な、はっきりとした構造およびプロファイルを持つように描かれているが、当業者であれば、実際にはこれらの領域および構造は図面に描かれているようには精密ではないことを理解している。さらに、図面に描かれた様々な構造およびドーピングされた領域の相対的な大きさは、製造されたデバイス上のそれらの構造および領域のサイズに対して誇張され、または縮小されていることがある。それにもかかわらず、添付の図面は本発明の例示的な実施形態を説明する目的で含まれているものである。本明細書において使用される用語および言い回しは、関連技術分野の当業者によるそれらの用語および言い回しの理解と一致する意味を持つものとして理解され、解釈されるべきである。用語または言い回しの特別な定義、つまり当業者によって通常および一般的に理解される意味とは異なった定義を、本明細書における用語または言い回しの一貫した用法によってほのめかそうとするものではない。ある用語や言い回しに対して特別な意味、つまり当業者によって理解されるのとは違う意味を持たせようとする場合には、そのような特別な定義は、直接的かつ明確にその用語または言い回しの特別な定義を与える定義付けとして、明細書に明白に記載される。
一般的に、本発明は偏倚型3ウェル完全空乏SOI構造、その製造および制御のための様々な方法を対象とする。本発明を例示としてのNMOSトランジスタの形成とのからみで最初に説明するが、本明細書を読了した当業者であれば本発明は当該実施例に限定されないことを理解するであろう。さらに詳細には、本発明は様々な技術、例えばNMOS、PMOS、CMOSなどとの関連において採用することが可能であり、さらに様々な異なったタイプのデバイス、例えばメモリ装置、マイクロプロセッサ、ロジックデバイスなどにおいて採用可能である。
図2Aに、本発明の一実施形態に従って形成された例示としてのNMOSトランジスタ32を示す。図に示すように、トランジスタ32はSOI基板30の上に形成される。一実施形態では、SOI基板30はバルク基板30A、埋め込み絶縁層30Bおよび活性層30Cから構成される。もちろん、図2Aはウェハ基板全体のほんの一部を示しているにすぎない。NMOSデバイスが形成される例示としての実施形態において、バルク基板30AはP型のドーパント材料、例えばホウ素、二フッ化ホウ素などによってドープすることができ、そのドーパント濃度はおよそ1015イオン/cmとすることができる。一実施形態において、埋め込み絶縁層30Bはおおよそ5−50nm(50−500Å)の幅で変化する厚みを持ち、例えば二酸化シリコンから構成される。活性層30Cはおおよそ5−30nm(50−300Å)の幅で変化する厚みを持ち、そしてNMOSデバイスの場合にはP型のドーパント材料でドープすることができる。当業者であれば、埋め込み絶縁層30Bの厚みの幅が、本明細書の背景技術の欄で説明したもののような従来のSOI構造における埋め込み絶縁層の対応する厚みよりもかなり薄いことを理解するであろう。しかしながら、添付の特許請求の範囲においてそのような限定が特に記載されないかぎりにおいて、SOI基板30の構成の引用された詳細は本発明を限定するものと考えるべきではない。
図2Aに示すように、トランジスタ32はゲート絶縁膜36,ゲート電極34,サイドウォールスペーサ44およびソース/ドレイン領域42とから構成される。さらに、活性層30Cに形成された分離領域48、絶縁材料31の層に形成された複数の導電コンタクト46および追加のコンタクト60,62および63を図2Aに示す。当業者であれば、コンタクト46がトランジスタ32のソース/ドレイン領域42に対する電気接点を確立するための手段を提供することがわかる。
本発明に従って、バルク基板30Aに複数のドーピングされたウェル(well)が形成される。さらに詳細には、図2Aに示すように、例示のCMOSデバイスでは、バルク基板30Aは通常、ホウ素または二フッ化ホウ素などのP型のドーパント材料を用いておおよそ1012−1016イオン/cmの濃度で製造される。第1ウェル50、第2ウェル52、複数のソース/ドレインウェル54および複数のコンタクトウェル56,58がここに開示される方法に従ってバルク基板30Aに形成される。例示のNMOSトランジスタの場合、第1ウェル50はヒ素またはリンなどのN型のドーパントを用いて、おおよそ1016−1019イオン/cmのドーパント濃度レベルでドープすることができる。一方、NMOSデバイスの場合、第2ウェル52はP型のドーパント材料、例えばホウ素、二フッ化ホウ素などによってドープすることができ、そのドーパント濃度レベルはおよそ1017−1020イオン/cmとすることができる。ソース/ドレインウェル54はここでさらに詳細に説明される様々なカウンタードーピング方法によって形成することができ、結果としてソース/ドレインウェル54の濃度はNMOSデバイスの場合、P型のドーパント材料でおよそ1014−1017イオン/cmの範囲である。コンタクトウェル56はP型のドーパント材料を用いて、比較的高い濃度、例えば2×1020イオン/cm以上でドープすることができる。同様に、N型のコンタクトウェル58は同様の濃度レベルのN型ドーパント原子、例えばヒ素、リンなどによってドープすることができる。本明細書を読了した当業者であれば、様々なトランジスタの要素、例えばゲート電力34およびゲート絶縁膜36、さらにそれらの製造方法および構造の材料を含めて当該技術分野で周知のことであり、従ってそのような限定が添付の特許請求の範囲において特に記載されていない限りは、本発明を限定するものと考えるべきではないことは理解できる。
図2Aに示した例のNMOSトランジスタ32を形成するための一つの方法例を、図2B−2Fを参照して説明する。図2Bに示すように、最初に基板30の活性層30C上にマスキング層37を形成する。このマスキング層37は様々な材料、例えばフォトレジストなどから構成することができる。その後、バルク基板30Aに第1ウェル50を形成するためにイオン注入プロセス35を実行することができる。この第1ウェル50はおおよそ50−150nmで変化する深さ50dを持ちうる。繰り返すと、NMOSデバイスの形成との関連では、イオン注入プロセス35はヒ素、リンなどのN型のドーパント材料を用いて、およそ5e10−1.5e14イオン/cmドーパント薬量(dose)で行うことができる。結果形成される第1ウェル50はおよそ1016−1019イオン/cmの範囲を持つドーパント濃度レベルを持つ。イオン注入プロセス35の際に用いられる注入エネルギーは注入されるドーパント原子の種に応じて変化する。ドーパント材料がリンである実施例では、注入エネルギーはおよそ20−100KeVの間で変化する。
次に、図2Bに示すマスキング層37を取り除き、図2Cに示すように、別のマスキング層41を基板30の活性層30C上に形成する。その後、矢印39で示す別のイオン注入プロセスを実行して、バルク基板30Aに第2ウェル52を形成する。この第2ウェル52は、第1ウェル50で使用されるドーパント材料のそれとは反対の型である第2型のドーパント材料でドープされる。例示のNMOSトランジスタの場合、第2ウェル52はホウ素、二フッ化ホウ素などのP型ドーパント材料でドープすることができる。この第2ウェル52はおおよそ40−100nmで変化する深さ52dを持ちうる。一実施例では、第2ウェル52はおよそ1017−1020イオン/cmのドーパント濃度を持つ。NMOSデバイスの形成との関連では、イオン注入プロセス39は、例えばホウ素、二フッ化ホウ素などのP型ドーパント材料を用いて、およそ4e11−1e15イオン/cmのドーパント薬量で実行することができる。イオン注入プロセス39の際に用いられる注入エネルギーは注入されるドーパント原子の種に応じて変化する。ドーパント材料がホウ素である実施例では、注入エネルギーはおよそ5−30KeVの間で変化する。
次に、図2Cに示したマスキング層41を取り除いて、図2Dに示すように基板30の上に、別のマスキング層45を形成する。図に示すように、第1ウェル50に対するコンタクトウェル58を形成するために、矢印43で示されるイオン注入プロセスが実行される。NMOSトランジスタの実施例では、コンタクトウェル58はヒ素またはリンなどのN型ドーパント材料でドーピングすることができ、そしてそれは比較的高い濃度レベル、例えば2e20イオン/cmにドーピングすることが可能である。およそ2e15-5e15イオン/cmの注入薬量を用いることでこれを達成することができる。他の注入プロセスにおいては、注入プロセス43の際に注入されるドーパント材料に応じて、注入エネルギーは変化する。注入プロセス43の際にヒ素が注入される例示の状況では、注入エネルギーはおよそ10-20keVで変化する。
次に、マスキング層45を取り除き、図2Eに示すように別のマスキング層49を形成する。その後、第2ウェル52にコンタクトウェル56を形成するために別のイオン注入プロセス47を実行する。NMOSトランジスタの実施例では、コンタクトウェル56はホウ素または二フッ化ホウ素などのP型ドーパント材料から構成される。さらに、コンタクトウェル56は、おおよそ2e20イオン/cmのドーパント濃度レベルを有する。およそ2e15-5e15イオン/cmの注入薬量を用いることでこれを達成することができる。他の注入プロセスにおいては、注入プロセス43の際に注入されるドーパント材料に応じて、注入エネルギーは変化する。注入プロセス43の際にホウ素が注入される例示の状況では、注入エネルギーはおよそ3-10keVで変化する。本明細書を読了した当業者であれば、コンタクトウェル56,58は第1および第2ウェルを形成した後で形成できること、およびそれらはどの順番でも形成できることが理解できる。
次に、図2Fに示すように、トランジスタ32を基板30の活性層30Cに形成する。図2Fに示す例示のトランジスタ32は、ゲート絶縁膜36、ゲート電極34、サイドウォールスペーサ40およびソース/ドレイン領域42から構成される。図2Fに示す例示のトランジスタ32の様々な部品を形成するに際し、様々な周知の技術および材料を用いることができる。例えば、ゲート絶縁膜36は二酸化シリコンで構成することができ、ゲート電極34はドーピングされたポリシリコンで構成することができ、サイドウォールスペーサ40は二酸化シリコンまたは窒化シリコンで構成することができる。例示のNMOSトランジスタの場合ソース/ドレイン領域42はヒ素またはリンなどの適切なN型のドーパント材料でドーピングすることができ、そしてそれらは従来の拡張イオン注入またはソース/ドレインイオン注入を用いて形成することができる。従って、例示のトランジスタ32を形成するのに用いられる特定の材料または方法は、そのような限定が添付の特許請求の範囲に明確に記載されない限り、本発明を限定するものと考えるべきではない。さらに、図2Fにはそのようなトランジスタのすべての要素を描いているわけではない。例えば、ソース/ドレイン領域42は活性層30Cの上に形成される高くなった部分(図示せず)および/またはソース/ドレイン領域42およびゲート電極34上に形成される金属シリサイド領域42を持ちうる。しかしながら、そのような細部は明確化の目的において図示されていない。
次に、図2Fに示すように、矢印51で示されるイオン注入プロセスがマスキング層53を介して、バルク基板30Aの第2ウェル52内にソース/ドレインウェル54を形成するために実行される。このソース/ドレインウェル54はおよそ10−90nmの間で変化する深さ54dを有する。イオン注入プロセスの完了の際に、ソース/ドレインウェル54は第2ウェル54に使われたのと同じ型のドーパント材料を含んで構成されるが、ソース/ドレインウェル54中のドーパント材料の濃度レベルは第2ウェル52中のドーパント材料の濃度レベルよりも低い。例示のNMOSトランジスタの場合、ソース/ドレインウェル54はカウンタードーピング技術を用いて形成することができる。さらに詳細には、一実施形態において、ソース/ドレインウェル54はヒ素またはリンなどのN型ドーパント原子を、およそ4e11−1e15イオン/cmの範囲のドーパント薬量でP型にドーピングされた第2ウェル52に注入することによって形成することができる。イオン注入プロセス51の注入エネルギーは注入される特定のドーパント種に応じて変化する。リンがドーパント材料である実施例では、イオン注入プロセス51の注入エネルギーはおよそ15−90keVの間で変化する。この結果、およそ1015−1017イオン/cmのP型ドーパント濃度を有するソース/ドレインウェル54ができる。
このソース/ドレインウェル54の目的は、トランジスタ32のソース/ドレイン領域42の下にある領域のバルク基板30A内のドーパント濃度を低くして、それによってソース/ドレイン領域42の接合キャパシタンスを低減することにある。ソース/ドレインウェル54を形成するのに用いられるイオン注入プロセス51は、デバイスのゲート電極34が形成された後であればいつでも実行することができる。しかしながら、一般的にイオン注入プロセス51はゲート電極34に隣接する一以上のサイドウォールスペーサ40が形成されてから実行される。サイドウォールスペーサ40の形成後、イオン注入プロセス51を実行することで、トランジスタ32のチャネル領域44の下の領域におけるバルク基板30Aが比較的高いドーパント濃度レベル、例えばおおよそ第2ウェル52の濃度レベルと同じ程度に維持することを保証するのに役立つ。さらに、スペーサの形成後にイオン注入プロセス51を実行することで、低いドーパント濃度レベル(第2ウェル52に比較して)を持つソース/ドレインウェル54が、トランジスタ32のソース/ドレイン領域42の下であって、チャネル領域44からいくらか離れた位置に配置されることを保証するのにも役立つ。ソース/ドレインウェル54のドーパント濃度レベルはできるだけ低くするべきであり、ウェル54のドーピングレベルはバルク基板30Aのドーパント濃度レベルよりも高くも、低くも、または同じにもすることができる。
その後、図2Fのマスキング層53を除去して、従来の処理技術を実行してトランジスタ32の形成を完成させる。例えば、図2Aに示すように、活性層32の上に絶縁材料層31を形成することができ、ソース/ドレイン領域42に電気接続を提供するために複数のソース/ドレインコンタクト46を形成することができる。第1ウェル50への電気接続を提供するために追加のコンタクト60を形成することができ、第2ウェル52への電気接続を提供するために別のコンタクト62を形成することができる。
ここで説明するように、様々なドーピングされた領域のいくつかは同じ型のドーパント材料、つまりN型またはP型によってドーピングすることができる。例えば、例示のNMOSトランジスタの場合、第2ウェル52,バルク基板30Aおよびソース/ドレインウェル54はすべてP型のドーパント材料でドーピングされる。しかしながら、これらの様々なドーピングされた領域を必ずしも同じドーパント材料種でドーピングする必要はない。もっとも、そのような場合もありうる。例えば、NMOSデバイスの場合、バルク基板30Aおよび第2ウェル52は二フッ化ホウ素を用いてドーピングすることができ、その一方で、ソース/ドレインウェル54はホウ素でドーピングすることができる。従って、本明細書で示される様々なイオン注入領域を形成するために使用する特定の種は、そのような限定が添付の特許請求の範囲に明確に記載されていない限り、本発明を限定するものとして考えるべきではない。さらに、本明細書に示す様々なイオン注入領域は、イオン注入プロセスの終了後、標準的なアニーリング処理の対象となりうる。または、注入されたドーパント材料の移動を制限するための努力として低温アニーリングプロセスを実行してもよい。
本発明に従ったトランジスタ32の構造は多くの有用な特徴をもたらす。例えば、トランジスタ32がオフのとき、コンタクト62を介しておおよそ−0.1から−2.0ボルトのオーダーの負電圧が第2ウェル52に印加して、それによってデバイス32がオフのときの漏れ電流を低減することができる。あるいは、トランジスタ32がオンのとき、コンタクト62を介しておおよそ0.1−1.0ボルトの電圧を第2ウェルに印加することで、第2ウェル52を正バイアスすることができる。ウェル52に正バイアスを与えることによって、トランジスタ32の駆動電流は増加して、それによってトランジスタ32およびそのようなトランジスタを含む集積回路の全体の動作速度を増加させる傾向になる。この同じトランジスタを低漏れ電流および高駆動電流に変調するこの能力は低消費電力、高性能集積回路設計への組み込みに適している。
図3A−3Fに、本発明を、PMOSトランジスタ32デバイスの例示の一実施形態として示す。このPMOSデバイスの説明では、これまでに説明した同様の要素に対してはそれらに対応する参照符号が使用される。図3A−3Fに示すPMOSトランジスタ32は一般的に、対応する反対の型のドーパント材料を用いて、図2A−2Fにおいて示したNMOSデバイスについて説明したものと同様のイオン注入プロセスを実行することにより形成することができる。さらに詳細には、PMOSトランジスタ32はゲート絶縁層36,ゲート電極34,サイドウォールスペーサ44およびソース/ドレイン領域43を含んで構成される。図3Aに、活性層33に形成された分離領域48、絶縁材料層31に形成された複数の導電コンタクト46、追加のコンタクト60および62をさらに示す。図3Aに示すように、例示のPMOSデバイスのために、バルク基板30Aは、ヒ素またはリンなどのN型のドーパント材料を用いて、おおよそ1012−1016イオン/cmの濃度レベルでドーピングすることができる。本明細書に開示する方法に従って、第1ウェル150、第2ウェル152、ソース/ドレインウェル154およびコンタクトウェル156,158をバルク基板30Aに形成する。例示のPMOSトランジスタの場合、第1ウェル150はホウ素または二フッ化ホウ素などのP型のドーパント材料を用いて、おおよそ1017−1020イオン/cmのドーパント濃度レベルでドーピングすることができる。再び、PMOSデバイスの場合、第2ウェル152は、例えばヒ素またはリンなどのN型のドーパント材料を用いて、おおよそ1016−1019イオン/cmの濃度レベルでドーピングすることができる。ソース/ドレインウェル154はここでさらに詳細に説明されるべき様々なカウンタードーピング方法によって形成することができ、結果としてソース/ドレインウェル54の濃度は、PMOSデバイスに対するN型のドーパント材料のおおよそ1014−1017イオン/cmの範囲である。コンタクトウェル156は、比較的高い濃度、例えば2×1020イオン/cm以上のN型ドーパント材料でドーピングすることができる。同様に、P型のコンタクトウェル158は、ホウ素または二フッ化ホウ素などのP型ドーパント原子の同様の濃度レベルでドーピングすることができる。本明細書を読了した当業者は、トランジスタ32の様々な要素、それらの製造方法および構造の材料を含めて当該技術分野で周知のことであり、従ってそのような限定が添付の特許請求の範囲において特に記載されていない限りは、本発明を限定するものと考えるべきではないことを理解できる。
図3B―図3Fを参照して、図3Aに図示した例示のPMOSトランジスタ32を形成する方法を説明する。最初に、図3Bに示すように、基板30の活性層30Cの上にマスキング層137を形成する。その後、バルク基板30Aに第1ウェル150を形成するためにイオン注入プロセス135を実行することができる。第1ウェル150はおおよそ50−150nmの間で変化する深さ150dを持つ。再びPMOSデバイスの形成との関連で、ホウ素または二フッ化ホウ素などのP型ドーパント材料を用いて、おおよそ5e10−1.5e14イオン/cmのドーパント薬量でイオン注入プロセス135を実行することができる。結果としてできる第1ウェル150は、おおよそ1016−1019イオン/cmの範囲のドーパント濃度レベルを有する。イオン注入プロセス135の際に用いられる注入エネルギーは注入されるドーパント原子の種に応じて変化する。ドーパント材料がホウ素である実施例では、注入エネルギーはおよそ10−45keVの間で変化する。
その後、図3Cに示すように、マスキング層141を介して、矢印139で示す別のイオン注入プロセスを実行して、バルク基板30Aに第2ウェル152を形成する。この第2ウェル152は、第1ウェル150で使用されるドーパント材料のそれとは反対の型であるドーパント材料でドープされる。例示のPMOSトランジスタの場合、第2ウェル152はヒ素またはリンなどのN型ドーパント材料でドープすることができる。この第2ウェル152はおおよそ40−100nmの間で変化する深さ152dを持ちうる。一実施例では、第2ウェル152はおよそ1017−1020イオン/cmのドーパント濃度を持つ。PMOSデバイスの形成との関連では、イオン注入プロセス139は、例えばヒ素またはリンなどのN型ドーパント材料を用いて、およそ4e11−1e15イオン/cmのドーパント薬量で実行することができる。イオン注入プロセス139の際に用いられる注入エネルギーは注入されるドーパント原子の種に応じて変化する。ドーパント材料がヒ素である実施例では、注入エネルギーはおよそ10−35KeVの間で変化する。
次に、図3Dに示すように、第1ウェル150に対するコンタクトウェル158を形成するために、マスキング層145を介して、矢印143で示される別のイオン注入プロセスが実行される。PMOSトランジスタの実施例では、コンタクトウェル158はホウ素または二フッ化ホウ素などのP型ドーパント材料でドーピングすることができ、そしてそれは比較的高い濃度レベル、例えば2e20イオン/cmにドーピングすることが可能である。およそ2e15-5e15イオン/cmの注入薬量を用いることでこれを達成することができる。他の注入プロセスにおいては、注入プロセス143の際に注入されるドーパント材料に応じて、注入エネルギーは変化する。注入プロセス143の際にホウ素が注入される例示の状況では、注入エネルギーはおよそ3-10keVの間で変化する。
次に、図3Eに示すように、第2ウェル152にコンタクトウェル156を形成するために、マスキング層149を介して、別のイオン注入プロセス147を実行する。PMOSトランジスタの実施例では、コンタクトウェル156はヒ素またはリンなどのN型ドーパント材料から構成される。さらに、コンタクトウェル156は、おおよそ2e20イオン/cmのドーパント濃度レベルを有する。およそ2e15-5e15イオン/cmの注入薬量を用いることでこれを達成することができる。他の注入プロセスにおいては、注入プロセス143の際に注入されるドーパント材料に応じて、注入エネルギーは変化する。注入プロセス143の際にヒ素が注入される例示の状況では、注入エネルギーはおよそ10-20keVで変化する。本明細書を読了した当業者であれば、コンタクトウェル156,158はどの順番でも形成できることが理解できる。
次に、図3Fに示すように、従来の製造技術および材料を用いて、トランジスタ32を基板30の活性層30Cに形成する。例示のPMOSトランジスタの場合、ソース/ドレイン領域42はホウ素または二フッ化ホウ素などの適切なP型のドーパント材料でドーピングすることができ、そしてそれらは従来の拡張イオン注入またはソース/ドレインイオン注入を用いて形成することができる。
次に、図3Fに示すように、矢印151で示されるイオン注入プロセスがマスキング層153を介して、バルク基板30Aの第2ウェル152内にソース/ドレインウェル154を形成するために実行される。このソース/ドレインウェル154はおよそ10−90nmの間で変化する深さ154dを有する。イオン注入プロセスの完了の際に、ソース/ドレインウェル154は第2ウェル154に使われたのと同じ型のドーパント材料を含んで構成されるが、ソース/ドレインウェル154中のドーパント材料の濃度レベルは第2ウェル152中のドーパント材料の濃度レベルよりも低い。例示のNMOSトランジスタの場合、ソース/ドレインウェル54はカウンタードーピング技術を用いて形成することができる。さらに詳細には、一実施形態において、ソース/ドレインウェル154はホウ素または二フッ化ホウ素などのP型ドーパント原子を、およそ4e11−1e15イオン/cmの範囲のドーパント薬量でN型にドーピングされた第2ウェル152に注入することによって形成することができる。イオン注入プロセス151の注入エネルギーは注入される特定のドーパント種に応じて変化する。ホウ素がドーパント材料である実施例では、イオン注入プロセス151の注入エネルギーはおよそ10−25keVの間で変化する。この結果、およそ1015−1017イオン/cmのN型ドーパント濃度を有するソース/ドレインウェル154ができる。NMOSデバイスと同様に、ソース/ドレインウェル154を形成するのに用いられるイオン注入プロセス151は、デバイスのゲート電極34が形成された後であればいつでも実行することができる。しかしながら、一般的にイオン注入プロセス151はゲート電極34に隣接する一以上のサイドウォールスペーサ40が形成されてから実行される。その後、図3Fのマスキング層153を除去して、従来の処理技術を実行してトランジスタ32の形成を完成させる。
この実施形態において、PMOSトランジスタ32がオフのとき、コンタクト162を介して、おおよそ0.1―2.0ボルトのオーダーの正電圧を第2ウェル152に印加して、それによってデバイス32がオフのときの漏れ電流を低減することができる。あるいは、PMOSトランジスタ32がオンのとき、コンタクト162を介しておおよそ−0.1から−1.0ボルトの電圧を印加することによって、第2ウェル152を負バイアスすることができる。ウェル152に負バイアスを印加することによって、PMOSトランジスタ32の駆動電流は増加して、それによってPMOSトランジスタ32およびそのようなトランジスタを含む集積回路の全体の動作速度を増加させる傾向になる。
本発明は一般に偏倚型3ウェル完全空乏SOI構造、その製造および制御のための様々な方法に関する。一実施形態において、デバイスは第1型のドーパント材料でドーピングされるバルク基板と、埋め込み絶縁層と、活性層とを含むシリコン・オン・インシュレータ基板上に形成されるトランジスタと、前記バルク基板に形成され、前記第1型のドーパント材料とは反対の型の第2型のドーパント材料でドーピングされる第1ウェルとを備える。前記デバイスはさらに、前記バルク基板の前記第1ウェル内に形成され、前記第1型のドーパント材料と同じ型のドーパント材料でドーピングされる第2ウェルと、前記第1ウェルのための電気コンタクトと、前記第2ウェルのための電気コンタクトとを備え、前記トランジスタは前記第2ウェル上の前記活性層に形成される。別の実施形態において、前記トランジスタは複数のソース/ドレイン領域をさらに備え、前記バルク基板の前記ソース/ドレイン領域のそれぞれの下の前記第2ウェル内にソース/ドレインウェルが形成される。前記ソース/ドレインウェルは前記第1型のドーパント材料と同じ型のドーパント材料を含んで構成されるが、前記第2ウェル中の前記第1型のドーパント材料のドーパント濃度レベルよりも低い前記第1型のドーパント材料のドーパント濃度レベルを有する。
一実施形態として、第1型のドーパント材料でドーピングされるバルク基板と、埋め込み酸化膜と、活性層とを含むシリコン・オン・インシュレータ基板上にトランジスタを形成する方法が開示される。当該方法は、前記バルク基板に第1ウェル領域を形成するために、前記第1型のドーパント材料とは反対の型の第2型ドーパント材料を用いて第1イオン注入処理(35)を実行するステップと、前記バルク基板の前記第1ウェル内に第2ウェル領域を形成するために、前記第1型のドーパント材料と同じ型のドーパント材料を用いて第2イオン注入処理を実行するステップと、前記第1ウェルに電気コンタクトを形成するステップと、前記第2ウェルに電気コンタクトを形成するステップとを含み、前記トランジスタは前記第2ウェル上の前記活性層に形成される。別の実施形態において、当該方法は複数のソース/ドレイン領域をさらに含み、前記方法は前記バルク基板において前記トランジスタの複数のソース/ドレイン領域のそれぞれの下にソース/ドレインウェルを形成する、前記第1型のドーパント材料とは反対の型のドーパント材料を用いた第3イオン注入処理を実行するステップをさらに含み、前記ソース/ドレインウェルは前記第2ウェル中の前記第1型のドーパント材料のドーパント濃度レベルよりも低い前記第1型のドーパント材料のドーパント濃度レベルを有する。
これまでに開示した特定の実施形態は例示にすぎない。本明細書の教示による利益を得た当業者に明らかなように、本発明を変形することができ、また異なるが均等な方法で実施することができる。例えば、上述の処理ステップは異なった順番で実行することができる。さらに、添付の特許請求の範囲の記載を除いては、本明細書に開示した構造または設計の詳細に、本発明を限定しようとする意図はない。従って、上述の特定の実施形態は改造または変更が可能であり、そのような変形物は本発明の範囲および精神の中にあるものとして考えられる。従って、保護を求める範囲は添付の特許請求の範囲に記載されるとおりである。
SOI基板の上に形成された従来の半導体デバイスの例の断面図。 SOI基板上の例示としてのNMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのNMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのNMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのNMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのNMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのNMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのPMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのPMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのPMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのPMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのPMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 SOI基板上の例示としてのPMOS半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。

Claims (20)

  1. 第1型のドーパント材料でドーピングされるバルク基板(30A)と、埋め込み絶縁層(30B)と、活性層(30C)とを含んで構成されるシリコン・オン・インシュレータ基板(30)上に形成されるトランジスタ(32)と、
    前記バルク基板(30A)に形成され、前記第1型のドーパント材料とは反対の型の第2型のドーパント材料でドーピングされる第1ウェル(50)と、
    前記バルク基板(30A)の前記第1ウェル(50)内に形成され、前記第1型のドーパント材料と同じ型のドーパント材料でドーピングされる第2ウェル(50)と、
    前記第1ウェル(50)のための電気コンタクト(60)と、
    前記第2ウェル(52)のための電気コンタクト(62)とを備え、
    前記トランジスタ(32)は前記第2ウェル(52)上の前記活性層(30C)に形成される、デバイス。
  2. 前記バルク基板(30A)の前記第1ウェル(50)内に形成されたコンタクトウェル(58)をさらに含み、前記コンタクトウェル(58)は前記第2型のドーパント材料と同じ型のドーパント材料を含んで構成され、前記第1ウェル(50)内のコンタクトウェル(58)は前記第1ウェル(50)の前記第2型のドーパント材料のドーパント濃度レベルよりも高い前記第2型のドーパント材料の濃度レベルを有する、請求項1記載のデバイス。
  3. 前記バルク基板(30A)の前記第2ウェル(52)内に形成されたコンタクトウェル(56)をさらに含み、前記コンタクトウェル(56)は前記第1型のドーパント材料と同じ型のドーパント材料を含んで構成され、前記第2ウェル(52)内のコンタクトウェル(56)は前記第2ウェル(52)の前記第1型のドーパント材料のドーパント濃度レベルよりも高い前記第1型のドーパント材料の濃度レベルを有する、請求項1記載のデバイス。
  4. 前記トランジスタは複数のソース/ドレイン領域(42)をさらに含み、前記デバイスは前記バルク基板(30A)の前記ソース/ドレイン領域(42)のそれぞれの下の前記第2ウェル(52)内に形成されたソース/ドレインウェル(54)をさらに備え、前記ソース/ドレインウェル(54)は前記第1型のドーパント材料と同じ型のドーパント材料を含んで構成され、前記第2ウェル(52)中の前記第1型のドーパント材料のドーパント濃度レベルよりも低い前記第1型のドーパント材料のドーパント濃度レベルを有する、請求項1記載のデバイス。
  5. 前記バルク基板(30A)はシリコンを含んで構成され、前記埋め込み絶縁層(30B)は二酸化シリコンを含んで構成され、前記活性化層(30C)はシリコンを含んで構成される、請求項1記載のデバイス。
  6. 前記バルクシリコン基板(30A)はおよそ1012-1016イオン/cmの範囲のドーパント濃度レベルを有する、請求項1記載のデバイス。
  7. 前記第1ウェル(50)はおよそ1016-1019イオン/cmの範囲のドーパント濃度レベルを有する、請求項1記載のデバイス。
  8. 前記第2ウェル(52)はおよそ1017-1020イオン/cmの範囲のドーパント濃度レベルを有する、請求項1記載のデバイス。
  9. 前記第1ウェル(50)内の前記コンタクトウェル(58)はおよそ2e20イオン/cmのドーパント濃度レベルを有する、請求項2記載のデバイス。
  10. 前記第2ウェル(52)内の前記コンタクトウェル(56)はおよそ2e20イオン/cmのドーパント濃度レベルを有する、請求項2記載のデバイス。
  11. 前記ソース/ドレインウェル(54)はおよそ1014-1017イオン/cmの範囲のドーパント濃度レベルを有する、請求項4記載のデバイス。
  12. 前記第1ウェル(50)はおよそ50-150nmの範囲の深さを持つ、請求項1記載のデバイス。
  13. 前記第2ウェル(52)はおよそ40-100nmの範囲の深さを持つ、請求項1記載のデバイス。
  14. 前記ソース/ドレインウェル(54)はおよそ10-90nmの範囲の深さを持つ、請求項4記載のデバイス。
  15. 第1型のドーパント材料でドーピングされるバルク基板(30A)と、埋め込み絶縁層(30B)と、活性層(30C)とを含むシリコン・オン・インシュレータ基板(30)上にトランジスタ(32)を形成する方法であって、
    前記バルク基板(30A)に第1ウェル領域(50)を形成するために、前記第1型のドーパント材料とは反対の型のドーパント材料を用いて第1イオン注入処理(35)を実行するステップと、
    前記バルク基板(30A)の前記第1ウェル(50)内に第2ウェル領域(52)を形成するために、前記第1型のドーパント材料と同じ型のドーパント材料を用いて第2イオン注入処理(39)を実行するステップと、
    前記第1ウェル(50)のための電気コンタクト(60)を形成するステップと、
    前記第2ウェル(52)のための電気コンタクト(62)を形成するステップとを含み、
    前記トランジスタ(32)は前記第2ウェル(52)上の前記活性層(30C)に形成される方法。
  16. 前記トランジスタは複数のソース/ドレイン領域(42)をさらに含み、前記方法は、前記バルク基板(30A)の前記ソース/ドレイン領域(42)のそれぞれの下にソース/ドレインウェル(54)を形成する、前記第1型のドーパント材料とは反対の型のドーパント材料を用いた第3イオン注入処理(51)を実行するステップをさらに含み、前記ソース/ドレインウェル(54)は前記第2ウェル(52)中の前記第1型のドーパント材料のドーパント濃度レベルよりも低い前記第1型のドーパント材料のドーパント濃度レベルを有する、請求項15記載の方法。
  17. 前記トランジスタ(32)はゲート電極(34)をさらに含み、前記第3イオン注入処理(51)は前記ゲート電極(34)が形成された後に実行される、請求項15記載の方法。
  18. 前記トランジスタ(32)はゲート電極(34)およびサイドウォールスペーサ(40)をさらに含み、前記第3イオン注入処理(51)は前記サイドウォールスペーサ(40)が形成された後に実行される、請求項15記載の方法。
  19. 前記バルク基板(30A)の前記第1ウェル(50)内にコンタクトウェル(58)を形成するために追加のイオン注入処理(42)を実行するステップをさらに含み、前記追加のイオン注入処理(42)は前記第1型のドーパント材料とは反対の型の第2の型のドーパント材料を用いて実行され、前記コンタクトウェル(58)は前記第1ウェル(50)の前記第2型のドーパント材料のドーパント濃度レベルよりも高い前記第2型のドーパント材料のドーパント濃度レベルを有する、請求項15記載の方法。
  20. 前記バルク基板(30A)の前記第2ウェル(52)内にコンタクトウェル(56)を形成するために追加のイオン注入処理(47)を実行するステップをさらに含み、前記追加のイオン注入処理(47)は前記第1型のドーパント材料と同じ型のドーパント材料を用いて実行され、前記コンタクトウェル(56)は前記第2ウェル(52)の前記第1型のドーパント材料のドーパント濃度レベルよりも高い前記第1型のドーパント材料のドーパント濃度レベルを有する、請求項15記載の方法。
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