JP2005521264A - 偏倚型３ウェル完全空乏ｓｏｉ構造、その製造方法および制御方法 - Google Patents

偏倚型３ウェル完全空乏ｓｏｉ構造、その製造方法および制御方法 Download PDF

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Abstract

一実施形態において、バルク基板（３０Ａ）と、埋め込み絶縁層（３０Ｂ）と、活性層（３０Ｃ）とを含み、前記バルク基板（３０Ａ）は第１型のドーパント材料でドーピングされるシリコン・オン・インシュレータ基板（３０）上に形成されるトランジスタ（３２）と、前記バルク基板（３０Ａ）に形成され、前記第１型のドーパント材料とは反対の型の第２型のドーパント材料でドーピングされる第１ウェル（５０）とを備える。前記デバイスは前記バルク基板（３０Ａ）の前記第１材料内に形成される第２ウェル、前記第１ウェル（５０）のための電気コンタクト（６０）および前記第２ウェル（５２）のための電気コンタクト（６２）をさらに含み、前記トランジスタ（３２）は前記第２ウェル（５２）上の前記活性層（３０Ｃ）に形成される。
一実施形態として、第１型のドーパント材料でドーピングされるバルク基板（３０Ａ）と、埋め込み酸化膜（３０Ｂ）と、活性層（３０Ｃ）とを含むシリコン・オン・インシュレータ基板（３０）上にトランジスタを形成する方法が開示される。当該方法は、前記バルク基板（３０Ａ）に第１ウェル領域（５０）を形成するために、前記第１型のドーパント材料とは反対の型のドーパント材料を用いて第１イオン注入処理を実行するステップと、前記バルク基板（３０Ａ）の前記第１ウェル（５０）内に第２ウェル領域（５２）を形成するために、前記第１型のドーパント材料と同じ型のドーパント材料を用いて第２イオン注入処理を実行するステップと、前記第１ウェル（５０）に電気コンタクト（６０）を形成するステップと、前記第２ウェル（６０）に電気コンタクトを形成するステップとを含み、前記トランジスタ（３２）は前記第２ウェル（５２）上の前記活性層（３０Ｃ）に形成される。当該方法は前記バルク基板（３０Ａ）の前記第１ウェル（５０）内に形成されるコンタクトウェル（５８）をさらに含み、前記コンタクトウェル（５８）は前記第２型のドーパント材料と同じ型のドーパント材料を含んで構成され、前記第１ウェル（５０）内の前記コンタクトウェル（５８）は前記第１ウェル（５０）のドーパント濃度よりも高いドーパント濃度を有する。

Description

本発明は一般に半導体製造技術に関し、さらに詳細には偏倚型３ウェル完全空乏ＳＯＩ構造、その製造および制御のための様々な方法に関する。
半導体業界においては、集積回路装置、例えばマイクロプロセッサ、メモリ装置等の動作速度の向上に対する継続的な動機付けが存在する。この動機付けは、より高速に動作するコンピュータおよび電気製品に対する消費者の要求によってあおられている。このような要求は、半導体装置、例えばトランジスタのサイズにおける継続的な縮小へと繋がる。つまり、典型的な電界効果トランジスタ（ＦＥＴ）の多くの構成要素、例えばチャネル長、接合深さ、ゲート絶縁膜の厚さなどが縮小する。例えば、他のすべてが同一であるとして、トランジスタのチャネル長が短くなれば、トランジスタの実行速度は速くなる。従って、トランジスタおよびそのようなトランジスタを組み込んだ集積回路装置全体の速度を高速化するために、一般的なトランジスタの構成要素のサイズまたはスケールを縮小しようとする継続的な動機付けが存在する。
トランジスタが技術進歩による要求に応じて継続的にスケーリングされるにつれ、デバイスの信頼性を保つためにそれに応じて電源電圧を下げる必要がある。それ故に、継続的にそれぞれの技術世代において、しばしばトランジスタの動作電圧が低下してきた。シリコン・オン・インシュレータ（ＳＯＩ）基板上に製造されたトランジスタデバイスは、バルクシリコン基板に製造された類似の寸法のトランジスタよりも、低い動作電圧においてよりよい性能を示すことが知られている。低動作電圧におけるＳＯＩデバイスの優れた性能は、類似のディメンジョンのバルクシリコンデバイスと比較して、ＳＯＩデバイスで得られる比較的小さな接合キャパシタンスに関係する。ＳＯＩデバイスの埋め込み酸化膜はバルクのシリコン基板から能動トランジスタ領域を分離し、それによって接合キャパシタンスを減少させる。
図１は、一例としてのシリコン・オン・インシュレータ基板１１上に形成されたトランジスタ１０を示す。図１に示されるように、ＳＯＩ基板１１は、バルク基板１１Ａ、埋め込み酸化膜１１Ｂおよび活性層１１Ｃから構成される。トランジスタ１０はゲート絶縁膜１４，ゲート電極１６，サイドウォールスペーサ１９、ドレイン領域１８Ａおよびソース領域１８Ｂから構成される。活性層１１Ｃには複数のトレンチ分離領域１７が形成される。図１に、絶縁材料２１の層に形成された複数の導電コンタクト２０をさらに示す。導電コンタクト２０はドレインおよびソース領域１８Ａ，１８Ｂへの電気的接続を提供する。製造されたトランジスタ１０は活性層１１Ｃのゲート絶縁膜１４の真下にチャネル領域１２を定義する。バルク基板１１Ａは通常適切なドーパント材料、つまりＮＭＯＳデバイスではホウ素や二フッ化ホウ素などのＰ型のドーパントで、またはＰＭＯＳデバイスではヒ素またはリンなどのＮ型のドーパントでドープされる。典型的には、バルク基板１１Ａはおおよそ１０１５イオン／ｃｍ３のオーダーのドーピング濃度レベルを持つ。埋め込み酸化膜１１Ｂは二酸化シリコンから形成することができ、おおよそ２００−３６０ｎｍ（２０００−３６００Å）の厚みとすることができる。活性層１１Ｃはドープされたシリコンから形成することができ、おおよそ５−３０ｎｍ（５０−３００Å）の厚みとすることができる。
ＳＯＩ基板に形成されたトランジスタは、バルクシリコン基板に形成されたトランジスタに対していくつかの性能上の優位を持つ。例えば、ＳＯＩ基板に形成された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、ラッチアップとして知られる、不能状態容量性結合（disabling capacitive coupling）になりにくい。さらに、一般的に、ＳＯＩ基板に形成されたトランジスタは大きな駆動電流と高いトランスコンダクタンス値を持つ。さらに、サブミクロンＳＯＩトランジスタは、類似のディメンジョンで形成されたバルクトランジスタと比較したときに、ショートチャネル効果に対して改善された耐性を持つ。
ＳＯＩデバイスは同様のディメンジョンのバルクシリコンデバイスに対して性能優位を持つものの、すべての薄膜トランジスタに共通のある種の性能上の問題点を有する。例えば、ＳＯＩトランジスタの能動素子は薄膜活性層１１Ｃに形成される。より小さなディメンジョンに薄膜トランジスタをスケーリングするためには活性層１１Ｃの厚さも減らさなくてはならない。しかしながら、活性層１１Ｃを薄くすると、それに対応して活性層１１Ｃの電気抵抗が増大する。高い電気的抵抗を持つ導電体にトランジスタ素子を形成するとトランジスタ１０の駆動電流を減少させるので、これによりトランジスタの性能に負の影響を与えうる。さらに、ＳＯＩデバイスの活性層１１Ｃの厚みが減少し続けると、デバイスの閾値電圧（ＶＴ）の変動が生じる。簡単に言えば、活性層１１Ｃが薄くなっていくと、デバイスの閾値電圧が不安定になるということである。結果として、そのような不安定なデバイスを現代の集積回路、例えばマイクロプロセッサ、メモリ装置、ロジックデバイスなどで使用するのは、不可能ではないにしろ非常に困難になる。
さらに、集積回路の設計ではオフ状態における漏れ電流が常に問題となる。その理由は、そのような電流は、さまざまな原因のなかにおいて、電力消費を増やしがちだからである。そのような電力消費の増大は、集積回路を用いる多くの最新携帯コンシューマデバイス、例えば携帯型コンピュータなどにおいては特に望ましくない。最後に、完全空乏ＳＯＩ構造においてデバイスのディメンジョンが減少し続けると、ショートチャネル効果が発生し易くなる。つまり、そのような完全空乏デバイスでは、ドレイン１８Ａの電界の力線の少なくともいくつかが比較的厚い（２００−３６０ｎｍ）埋め込み酸化膜１１Ｂを通してトランジスタ１０のチャネル領域１２に結合する傾向がある。場合によっては、ドレイン１８Ａの電界は事実上トランジスタ１０をオンにするように働く可能性がある。理論的には、埋め込み酸化膜１１Ｂの厚みを薄くするか、および／またはバルク基板１１Ａのドーピング濃度を上げることによって、そのような問題の発生を減らすことができる。しかしながら、そのような対策をもし取ったとすると、ドレインおよびソース領域１８Ａ，１８Ｂおよびバルク基板１１Ａの間の接合容量を増やすことになり、それによってＳＯＩ技術の一番の利点の一つ、つまりそのような接合容量を減らすことを打ち消してしまう。
本発明は、上述の問題点のすべてまたは少なくともいくつかを解決し、または少なくとも改善するデバイスまたは様々な方法を対象とする。
発明の概要
本発明は一般に偏倚型３ウェル完全空乏（biased triple-well fully depleted）ＳＯＩ構造、その製造および制御のための様々な方法を対象とする。
本発明は一般に偏倚型３ウェル完全空乏ＳＯＩ構造、その製造および制御のための様々な方法に関する。一実施形態において、デバイスは第１型のドーパント材料でドーピングされるバルク基板と、埋め込み絶縁層と、活性層とを含むシリコン・オン・インシュレータ基板上に形成されるトランジスタと、前記バルク基板に形成され、前記第１型のドーパント材料とは反対の型の第２型のドーパント材料でドーピングされる第１ウェルとを備える。前記デバイスはさらに、前記バルク基板の前記第１ウェル内に形成され、前記第１型のドーパント材料と同じ型のドーパント材料でドーピングされる第２ウェルと、前記第１ウェルのための電気コンタクトと、前記第２ウェルのための電気コンタクトとを備え、前記トランジスタは前記第２ウェル上の前記活性層に形成される。別の実施形態において、前記トランジスタは複数のソース／ドレイン領域をさらに備え、前記バルク基板の前記ソース／ドレイン領域のそれぞれの下の前記第２ウェル内にソース／ドレインウェルが形成される。前記ソース／ドレインウェルは前記第１型のドーパント材料と同じ型のドーパント材料を含んで構成されるが、前記第２ウェル中の前記第１型のドーパント材料のドーパント濃度レベルよりも低い前記第１型のドーパント材料のドーパント濃度レベルを有する。
一実施形態として、第１型のドーパント材料でドーピングされるバルク基板と、埋め込み酸化膜と、活性層とを含むシリコン・オン・インシュレータ基板上にトランジスタを形成する方法が開示される。当該方法は、前記バルク基板に第１ウェル領域を形成するために、前記第１型のドーパント材料とは反対の型の第２型ドーパント材料を用いて第１イオン注入処理（３５）を実行するステップと、前記バルク基板の前記第１ウェル内に第２ウェル領域を形成するために、前記第１型のドーパント材料と同じ型のドーパント材料を用いて第２イオン注入処理を実行するステップと、前記第１ウェルに電気コンタクトを形成するステップと、前記第２ウェルに電気コンタクトを形成するステップとを含み、前記トランジスタは前記第２ウェル上の前記活性層に形成される。別の実施形態において、当該方法は複数のソース／ドレイン領域をさらに含み、前記方法は前記バルク基板において前記トランジスタの複数のソース／ドレイン領域のそれぞれの下にソース／ドレインウェルを形成する、前記第１型のドーパント材料とは反対の型のドーパント材料を用いた第３イオン注入処理を実行するステップをさらに含み、前記ソース／ドレインウェルは前記第２ウェル中の前記第１型のドーパント材料のドーパント濃度レベルよりも低い前記第１型のドーパント材料のドーパント濃度レベルを有する。
本発明は、添付の図面と関係付けて、以下の説明を参照することによって理解できるであろう。図面中、類似の参照符号は類似の要素を示している。
本発明は様々な変形および代替の形態をとりうるが、その特定の実施形態を例示のために図面に示し、本明細書において詳細に説明する。しかしながら、特定の実施形態についての本明細書中の説明は、開示された特定の形態に本発明を限定しようとするものではなく、むしろ反対に、添付の特許請求の範囲に規定される本発明の精神および範囲の範疇に入る、すべての変形物、均等物および代替物を含むことを意図している、ことを理解してもらいたい。
本発明の例示としての実施形態を以下説明する。明確化のために、本明細書では、現実の実施品のすべての特徴を説明することはしない。そのような現実の実施品の開発においては、例えばシステム関連の順守事項およびビジネス上の制約など、実用化の事例毎に異なる、開発者の特定の目標を達成するために、数々の実施に則した判断を行わなければならないことは当然理解してもらえるだろう。さらに、そのような開発努力は複雑で時間のかかるものであるかもしれないが、それにもかかわらず本明細書の開示による利益を得た当業者にとっては日常作業に過ぎないことも理解できるであろう。
本発明を添付の図面を参照して説明する。図面において半導体装置の様々な領域および構造が非常に精密な、はっきりとした構造およびプロファイルを持つように描かれているが、当業者であれば、実際にはこれらの領域および構造は図面に描かれているようには精密ではないことを理解している。さらに、図面に描かれた様々な構造およびドーピングされた領域の相対的な大きさは、製造されたデバイス上のそれらの構造および領域のサイズに対して誇張され、または縮小されていることがある。それにもかかわらず、添付の図面は本発明の例示的な実施形態を説明する目的で含まれているものである。本明細書において使用される用語および言い回しは、関連技術分野の当業者によるそれらの用語および言い回しの理解と一致する意味を持つものとして理解され、解釈されるべきである。用語または言い回しの特別な定義、つまり当業者によって通常および一般的に理解される意味とは異なった定義を、本明細書における用語または言い回しの一貫した用法によってほのめかそうとするものではない。ある用語や言い回しに対して特別な意味、つまり当業者によって理解されるのとは違う意味を持たせようとする場合には、そのような特別な定義は、直接的かつ明確にその用語または言い回しの特別な定義を与える定義付けとして、明細書に明白に記載される。
一般的に、本発明は偏倚型３ウェル完全空乏ＳＯＩ構造、その製造および制御のための様々な方法を対象とする。本発明を例示としてのＮＭＯＳトランジスタの形成とのからみで最初に説明するが、本明細書を読了した当業者であれば本発明は当該実施例に限定されないことを理解するであろう。さらに詳細には、本発明は様々な技術、例えばＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳなどとの関連において採用することが可能であり、さらに様々な異なったタイプのデバイス、例えばメモリ装置、マイクロプロセッサ、ロジックデバイスなどにおいて採用可能である。
図２Ａに、本発明の一実施形態に従って形成された例示としてのＮＭＯＳトランジスタ３２を示す。図に示すように、トランジスタ３２はＳＯＩ基板３０の上に形成される。一実施形態では、ＳＯＩ基板３０はバルク基板３０Ａ、埋め込み絶縁層３０Ｂおよび活性層３０Ｃから構成される。もちろん、図２Ａはウェハ基板全体のほんの一部を示しているにすぎない。ＮＭＯＳデバイスが形成される例示としての実施形態において、バルク基板３０ＡはＰ型のドーパント材料、例えばホウ素、二フッ化ホウ素などによってドープすることができ、そのドーパント濃度はおよそ１０１５イオン／ｃｍ３とすることができる。一実施形態において、埋め込み絶縁層３０Ｂはおおよそ５−５０ｎｍ（５０−５００Å）の幅で変化する厚みを持ち、例えば二酸化シリコンから構成される。活性層３０Ｃはおおよそ５−３０ｎｍ（５０−３００Å）の幅で変化する厚みを持ち、そしてＮＭＯＳデバイスの場合にはＰ型のドーパント材料でドープすることができる。当業者であれば、埋め込み絶縁層３０Ｂの厚みの幅が、本明細書の背景技術の欄で説明したもののような従来のＳＯＩ構造における埋め込み絶縁層の対応する厚みよりもかなり薄いことを理解するであろう。しかしながら、添付の特許請求の範囲においてそのような限定が特に記載されないかぎりにおいて、ＳＯＩ基板３０の構成の引用された詳細は本発明を限定するものと考えるべきではない。
図２Ａに示すように、トランジスタ３２はゲート絶縁膜３６，ゲート電極３４，サイドウォールスペーサ４４およびソース／ドレイン領域４２とから構成される。さらに、活性層３０Ｃに形成された分離領域４８、絶縁材料３１の層に形成された複数の導電コンタクト４６および追加のコンタクト６０，６２および６３を図２Ａに示す。当業者であれば、コンタクト４６がトランジスタ３２のソース／ドレイン領域４２に対する電気接点を確立するための手段を提供することがわかる。
本発明に従って、バルク基板３０Ａに複数のドーピングされたウェル（well）が形成される。さらに詳細には、図２Ａに示すように、例示のＣＭＯＳデバイスでは、バルク基板３０Ａは通常、ホウ素または二フッ化ホウ素などのＰ型のドーパント材料を用いておおよそ１０１２−１０１６イオン／ｃｍ３の濃度で製造される。第１ウェル５０、第２ウェル５２、複数のソース／ドレインウェル５４および複数のコンタクトウェル５６，５８がここに開示される方法に従ってバルク基板３０Ａに形成される。例示のＮＭＯＳトランジスタの場合、第１ウェル５０はヒ素またはリンなどのＮ型のドーパントを用いて、おおよそ１０１６−１０１９イオン／ｃｍ３のドーパント濃度レベルでドープすることができる。一方、ＮＭＯＳデバイスの場合、第２ウェル５２はＰ型のドーパント材料、例えばホウ素、二フッ化ホウ素などによってドープすることができ、そのドーパント濃度レベルはおよそ１０１７−１０２０イオン／ｃｍ３とすることができる。ソース／ドレインウェル５４はここでさらに詳細に説明される様々なカウンタードーピング方法によって形成することができ、結果としてソース／ドレインウェル５４の濃度はＮＭＯＳデバイスの場合、Ｐ型のドーパント材料でおよそ１０１４−１０１７イオン／ｃｍ３の範囲である。コンタクトウェル５６はＰ型のドーパント材料を用いて、比較的高い濃度、例えば２×１０２０イオン／ｃｍ３以上でドープすることができる。同様に、Ｎ型のコンタクトウェル５８は同様の濃度レベルのＮ型ドーパント原子、例えばヒ素、リンなどによってドープすることができる。本明細書を読了した当業者であれば、様々なトランジスタの要素、例えばゲート電力３４およびゲート絶縁膜３６、さらにそれらの製造方法および構造の材料を含めて当該技術分野で周知のことであり、従ってそのような限定が添付の特許請求の範囲において特に記載されていない限りは、本発明を限定するものと考えるべきではないことは理解できる。
図２Ａに示した例のＮＭＯＳトランジスタ３２を形成するための一つの方法例を、図２Ｂ−２Ｆを参照して説明する。図２Ｂに示すように、最初に基板３０の活性層３０Ｃ上にマスキング層３７を形成する。このマスキング層３７は様々な材料、例えばフォトレジストなどから構成することができる。その後、バルク基板３０Ａに第１ウェル５０を形成するためにイオン注入プロセス３５を実行することができる。この第１ウェル５０はおおよそ５０−１５０ｎｍで変化する深さ５０ｄを持ちうる。繰り返すと、ＮＭＯＳデバイスの形成との関連では、イオン注入プロセス３５はヒ素、リンなどのＮ型のドーパント材料を用いて、およそ５ｅ１０−１．５ｅ１４イオン／ｃｍ２ドーパント薬量（dose）で行うことができる。結果形成される第１ウェル５０はおよそ１０１６−１０１９イオン／ｃｍ３の範囲を持つドーパント濃度レベルを持つ。イオン注入プロセス３５の際に用いられる注入エネルギーは注入されるドーパント原子の種に応じて変化する。ドーパント材料がリンである実施例では、注入エネルギーはおよそ２０−１００ＫｅＶの間で変化する。
次に、図２Ｂに示すマスキング層３７を取り除き、図２Ｃに示すように、別のマスキング層４１を基板３０の活性層３０Ｃ上に形成する。その後、矢印３９で示す別のイオン注入プロセスを実行して、バルク基板３０Ａに第２ウェル５２を形成する。この第２ウェル５２は、第１ウェル５０で使用されるドーパント材料のそれとは反対の型である第２型のドーパント材料でドープされる。例示のＮＭＯＳトランジスタの場合、第２ウェル５２はホウ素、二フッ化ホウ素などのＰ型ドーパント材料でドープすることができる。この第２ウェル５２はおおよそ４０−１００ｎｍで変化する深さ５２ｄを持ちうる。一実施例では、第２ウェル５２はおよそ１０１７−１０２０イオン／ｃｍ３のドーパント濃度を持つ。ＮＭＯＳデバイスの形成との関連では、イオン注入プロセス３９は、例えばホウ素、二フッ化ホウ素などのＰ型ドーパント材料を用いて、およそ４ｅ１１−１ｅ１５イオン／ｃｍ２のドーパント薬量で実行することができる。イオン注入プロセス３９の際に用いられる注入エネルギーは注入されるドーパント原子の種に応じて変化する。ドーパント材料がホウ素である実施例では、注入エネルギーはおよそ５−３０ＫｅＶの間で変化する。
次に、図２Ｃに示したマスキング層４１を取り除いて、図２Ｄに示すように基板３０の上に、別のマスキング層４５を形成する。図に示すように、第１ウェル５０に対するコンタクトウェル５８を形成するために、矢印４３で示されるイオン注入プロセスが実行される。ＮＭＯＳトランジスタの実施例では、コンタクトウェル５８はヒ素またはリンなどのＮ型ドーパント材料でドーピングすることができ、そしてそれは比較的高い濃度レベル、例えば２ｅ２０イオン／ｃｍ３にドーピングすることが可能である。およそ２ｅ１５-５ｅ１５イオン／ｃｍ２の注入薬量を用いることでこれを達成することができる。他の注入プロセスにおいては、注入プロセス４３の際に注入されるドーパント材料に応じて、注入エネルギーは変化する。注入プロセス４３の際にヒ素が注入される例示の状況では、注入エネルギーはおよそ１０-２０ｋｅＶで変化する。
次に、マスキング層４５を取り除き、図２Ｅに示すように別のマスキング層４９を形成する。その後、第２ウェル５２にコンタクトウェル５６を形成するために別のイオン注入プロセス４７を実行する。ＮＭＯＳトランジスタの実施例では、コンタクトウェル５６はホウ素または二フッ化ホウ素などのＰ型ドーパント材料から構成される。さらに、コンタクトウェル５６は、おおよそ２ｅ２０イオン／ｃｍ３のドーパント濃度レベルを有する。およそ２ｅ１５-５ｅ１５イオン／ｃｍ２の注入薬量を用いることでこれを達成することができる。他の注入プロセスにおいては、注入プロセス４３の際に注入されるドーパント材料に応じて、注入エネルギーは変化する。注入プロセス４３の際にホウ素が注入される例示の状況では、注入エネルギーはおよそ３-１０ｋｅＶで変化する。本明細書を読了した当業者であれば、コンタクトウェル５６，５８は第１および第２ウェルを形成した後で形成できること、およびそれらはどの順番でも形成できることが理解できる。
次に、図２Ｆに示すように、トランジスタ３２を基板３０の活性層３０Ｃに形成する。図２Ｆに示す例示のトランジスタ３２は、ゲート絶縁膜３６、ゲート電極３４、サイドウォールスペーサ４０およびソース／ドレイン領域４２から構成される。図２Ｆに示す例示のトランジスタ３２の様々な部品を形成するに際し、様々な周知の技術および材料を用いることができる。例えば、ゲート絶縁膜３６は二酸化シリコンで構成することができ、ゲート電極３４はドーピングされたポリシリコンで構成することができ、サイドウォールスペーサ４０は二酸化シリコンまたは窒化シリコンで構成することができる。例示のＮＭＯＳトランジスタの場合ソース／ドレイン領域４２はヒ素またはリンなどの適切なＮ型のドーパント材料でドーピングすることができ、そしてそれらは従来の拡張イオン注入またはソース／ドレインイオン注入を用いて形成することができる。従って、例示のトランジスタ３２を形成するのに用いられる特定の材料または方法は、そのような限定が添付の特許請求の範囲に明確に記載されない限り、本発明を限定するものと考えるべきではない。さらに、図２Ｆにはそのようなトランジスタのすべての要素を描いているわけではない。例えば、ソース／ドレイン領域４２は活性層３０Ｃの上に形成される高くなった部分（図示せず）および／またはソース／ドレイン領域４２およびゲート電極３４上に形成される金属シリサイド領域４２を持ちうる。しかしながら、そのような細部は明確化の目的において図示されていない。
次に、図２Ｆに示すように、矢印５１で示されるイオン注入プロセスがマスキング層５３を介して、バルク基板３０Ａの第２ウェル５２内にソース／ドレインウェル５４を形成するために実行される。このソース／ドレインウェル５４はおよそ１０−９０ｎｍの間で変化する深さ５４ｄを有する。イオン注入プロセスの完了の際に、ソース／ドレインウェル５４は第２ウェル５４に使われたのと同じ型のドーパント材料を含んで構成されるが、ソース／ドレインウェル５４中のドーパント材料の濃度レベルは第２ウェル５２中のドーパント材料の濃度レベルよりも低い。例示のＮＭＯＳトランジスタの場合、ソース／ドレインウェル５４はカウンタードーピング技術を用いて形成することができる。さらに詳細には、一実施形態において、ソース／ドレインウェル５４はヒ素またはリンなどのＮ型ドーパント原子を、およそ４ｅ１１−１ｅ１５イオン／ｃｍ２の範囲のドーパント薬量でＰ型にドーピングされた第２ウェル５２に注入することによって形成することができる。イオン注入プロセス５１の注入エネルギーは注入される特定のドーパント種に応じて変化する。リンがドーパント材料である実施例では、イオン注入プロセス５１の注入エネルギーはおよそ１５−９０ｋｅＶの間で変化する。この結果、およそ１０１５−１０１７イオン／ｃｍ３のＰ型ドーパント濃度を有するソース／ドレインウェル５４ができる。
このソース／ドレインウェル５４の目的は、トランジスタ３２のソース／ドレイン領域４２の下にある領域のバルク基板３０Ａ内のドーパント濃度を低くして、それによってソース／ドレイン領域４２の接合キャパシタンスを低減することにある。ソース／ドレインウェル５４を形成するのに用いられるイオン注入プロセス５１は、デバイスのゲート電極３４が形成された後であればいつでも実行することができる。しかしながら、一般的にイオン注入プロセス５１はゲート電極３４に隣接する一以上のサイドウォールスペーサ４０が形成されてから実行される。サイドウォールスペーサ４０の形成後、イオン注入プロセス５１を実行することで、トランジスタ３２のチャネル領域４４の下の領域におけるバルク基板３０Ａが比較的高いドーパント濃度レベル、例えばおおよそ第２ウェル５２の濃度レベルと同じ程度に維持することを保証するのに役立つ。さらに、スペーサの形成後にイオン注入プロセス５１を実行することで、低いドーパント濃度レベル（第２ウェル５２に比較して）を持つソース／ドレインウェル５４が、トランジスタ３２のソース／ドレイン領域４２の下であって、チャネル領域４４からいくらか離れた位置に配置されることを保証するのにも役立つ。ソース／ドレインウェル５４のドーパント濃度レベルはできるだけ低くするべきであり、ウェル５４のドーピングレベルはバルク基板３０Ａのドーパント濃度レベルよりも高くも、低くも、または同じにもすることができる。
その後、図２Ｆのマスキング層５３を除去して、従来の処理技術を実行してトランジスタ３２の形成を完成させる。例えば、図２Ａに示すように、活性層３２の上に絶縁材料層３１を形成することができ、ソース／ドレイン領域４２に電気接続を提供するために複数のソース／ドレインコンタクト４６を形成することができる。第１ウェル５０への電気接続を提供するために追加のコンタクト６０を形成することができ、第２ウェル５２への電気接続を提供するために別のコンタクト６２を形成することができる。
ここで説明するように、様々なドーピングされた領域のいくつかは同じ型のドーパント材料、つまりＮ型またはＰ型によってドーピングすることができる。例えば、例示のＮＭＯＳトランジスタの場合、第２ウェル５２，バルク基板３０Ａおよびソース／ドレインウェル５４はすべてＰ型のドーパント材料でドーピングされる。しかしながら、これらの様々なドーピングされた領域を必ずしも同じドーパント材料種でドーピングする必要はない。もっとも、そのような場合もありうる。例えば、ＮＭＯＳデバイスの場合、バルク基板３０Ａおよび第２ウェル５２は二フッ化ホウ素を用いてドーピングすることができ、その一方で、ソース／ドレインウェル５４はホウ素でドーピングすることができる。従って、本明細書で示される様々なイオン注入領域を形成するために使用する特定の種は、そのような限定が添付の特許請求の範囲に明確に記載されていない限り、本発明を限定するものとして考えるべきではない。さらに、本明細書に示す様々なイオン注入領域は、イオン注入プロセスの終了後、標準的なアニーリング処理の対象となりうる。または、注入されたドーパント材料の移動を制限するための努力として低温アニーリングプロセスを実行してもよい。
本発明に従ったトランジスタ３２の構造は多くの有用な特徴をもたらす。例えば、トランジスタ３２がオフのとき、コンタクト６２を介しておおよそ−０．１から−２．０ボルトのオーダーの負電圧が第２ウェル５２に印加して、それによってデバイス３２がオフのときの漏れ電流を低減することができる。あるいは、トランジスタ３２がオンのとき、コンタクト６２を介しておおよそ０．１−１．０ボルトの電圧を第２ウェルに印加することで、第２ウェル５２を正バイアスすることができる。ウェル５２に正バイアスを与えることによって、トランジスタ３２の駆動電流は増加して、それによってトランジスタ３２およびそのようなトランジスタを含む集積回路の全体の動作速度を増加させる傾向になる。この同じトランジスタを低漏れ電流および高駆動電流に変調するこの能力は低消費電力、高性能集積回路設計への組み込みに適している。
図３Ａ−３Ｆに、本発明を、ＰＭＯＳトランジスタ３２デバイスの例示の一実施形態として示す。このＰＭＯＳデバイスの説明では、これまでに説明した同様の要素に対してはそれらに対応する参照符号が使用される。図３Ａ−３Ｆに示すＰＭＯＳトランジスタ３２は一般的に、対応する反対の型のドーパント材料を用いて、図２Ａ−２Ｆにおいて示したＮＭＯＳデバイスについて説明したものと同様のイオン注入プロセスを実行することにより形成することができる。さらに詳細には、ＰＭＯＳトランジスタ３２はゲート絶縁層３６，ゲート電極３４，サイドウォールスペーサ４４およびソース／ドレイン領域４３を含んで構成される。図３Ａに、活性層３３に形成された分離領域４８、絶縁材料層３１に形成された複数の導電コンタクト４６、追加のコンタクト６０および６２をさらに示す。図３Ａに示すように、例示のＰＭＯＳデバイスのために、バルク基板３０Ａは、ヒ素またはリンなどのＮ型のドーパント材料を用いて、おおよそ１０１２−１０１６イオン／ｃｍ３の濃度レベルでドーピングすることができる。本明細書に開示する方法に従って、第１ウェル１５０、第２ウェル１５２、ソース／ドレインウェル１５４およびコンタクトウェル１５６，１５８をバルク基板３０Ａに形成する。例示のＰＭＯＳトランジスタの場合、第１ウェル１５０はホウ素または二フッ化ホウ素などのＰ型のドーパント材料を用いて、おおよそ１０１７−１０２０イオン／ｃｍ３のドーパント濃度レベルでドーピングすることができる。再び、ＰＭＯＳデバイスの場合、第２ウェル１５２は、例えばヒ素またはリンなどのＮ型のドーパント材料を用いて、おおよそ１０１６−１０１９イオン／ｃｍ３の濃度レベルでドーピングすることができる。ソース／ドレインウェル１５４はここでさらに詳細に説明されるべき様々なカウンタードーピング方法によって形成することができ、結果としてソース／ドレインウェル５４の濃度は、ＰＭＯＳデバイスに対するＮ型のドーパント材料のおおよそ１０１４−１０１７イオン／ｃｍ３の範囲である。コンタクトウェル１５６は、比較的高い濃度、例えば２×１０２０イオン／ｃｍ３以上のＮ型ドーパント材料でドーピングすることができる。同様に、Ｐ型のコンタクトウェル１５８は、ホウ素または二フッ化ホウ素などのＰ型ドーパント原子の同様の濃度レベルでドーピングすることができる。本明細書を読了した当業者は、トランジスタ３２の様々な要素、それらの製造方法および構造の材料を含めて当該技術分野で周知のことであり、従ってそのような限定が添付の特許請求の範囲において特に記載されていない限りは、本発明を限定するものと考えるべきではないことを理解できる。
図３Ｂ―図３Ｆを参照して、図３Ａに図示した例示のＰＭＯＳトランジスタ３２を形成する方法を説明する。最初に、図３Ｂに示すように、基板３０の活性層３０Ｃの上にマスキング層１３７を形成する。その後、バルク基板３０Ａに第１ウェル１５０を形成するためにイオン注入プロセス１３５を実行することができる。第１ウェル１５０はおおよそ５０−１５０ｎｍの間で変化する深さ１５０ｄを持つ。再びＰＭＯＳデバイスの形成との関連で、ホウ素または二フッ化ホウ素などのＰ型ドーパント材料を用いて、おおよそ５ｅ１０−１．５ｅ１４イオン／ｃｍ２のドーパント薬量でイオン注入プロセス１３５を実行することができる。結果としてできる第１ウェル１５０は、おおよそ１０１６−１０１９イオン／ｃｍ３の範囲のドーパント濃度レベルを有する。イオン注入プロセス１３５の際に用いられる注入エネルギーは注入されるドーパント原子の種に応じて変化する。ドーパント材料がホウ素である実施例では、注入エネルギーはおよそ１０−４５ｋｅＶの間で変化する。
その後、図３Ｃに示すように、マスキング層１４１を介して、矢印１３９で示す別のイオン注入プロセスを実行して、バルク基板３０Ａに第２ウェル１５２を形成する。この第２ウェル１５２は、第１ウェル１５０で使用されるドーパント材料のそれとは反対の型であるドーパント材料でドープされる。例示のＰＭＯＳトランジスタの場合、第２ウェル１５２はヒ素またはリンなどのＮ型ドーパント材料でドープすることができる。この第２ウェル１５２はおおよそ４０−１００ｎｍの間で変化する深さ１５２ｄを持ちうる。一実施例では、第２ウェル１５２はおよそ１０１７−１０２０イオン／ｃｍ３のドーパント濃度を持つ。ＰＭＯＳデバイスの形成との関連では、イオン注入プロセス１３９は、例えばヒ素またはリンなどのＮ型ドーパント材料を用いて、およそ４ｅ１１−１ｅ１５イオン／ｃｍ２のドーパント薬量で実行することができる。イオン注入プロセス１３９の際に用いられる注入エネルギーは注入されるドーパント原子の種に応じて変化する。ドーパント材料がヒ素である実施例では、注入エネルギーはおよそ１０−３５ＫｅＶの間で変化する。
次に、図３Ｄに示すように、第１ウェル１５０に対するコンタクトウェル１５８を形成するために、マスキング層１４５を介して、矢印１４３で示される別のイオン注入プロセスが実行される。ＰＭＯＳトランジスタの実施例では、コンタクトウェル１５８はホウ素または二フッ化ホウ素などのＰ型ドーパント材料でドーピングすることができ、そしてそれは比較的高い濃度レベル、例えば２ｅ２０イオン／ｃｍ３にドーピングすることが可能である。およそ２ｅ１５-５ｅ１５イオン／ｃｍ２の注入薬量を用いることでこれを達成することができる。他の注入プロセスにおいては、注入プロセス１４３の際に注入されるドーパント材料に応じて、注入エネルギーは変化する。注入プロセス１４３の際にホウ素が注入される例示の状況では、注入エネルギーはおよそ３-１０ｋｅＶの間で変化する。
次に、図３Ｅに示すように、第２ウェル１５２にコンタクトウェル１５６を形成するために、マスキング層１４９を介して、別のイオン注入プロセス１４７を実行する。ＰＭＯＳトランジスタの実施例では、コンタクトウェル１５６はヒ素またはリンなどのＮ型ドーパント材料から構成される。さらに、コンタクトウェル１５６は、おおよそ２ｅ２０イオン／ｃｍ３のドーパント濃度レベルを有する。およそ２ｅ１５-５ｅ１５イオン／ｃｍ２の注入薬量を用いることでこれを達成することができる。他の注入プロセスにおいては、注入プロセス１４３の際に注入されるドーパント材料に応じて、注入エネルギーは変化する。注入プロセス１４３の際にヒ素が注入される例示の状況では、注入エネルギーはおよそ１０-２０ｋｅＶで変化する。本明細書を読了した当業者であれば、コンタクトウェル１５６，１５８はどの順番でも形成できることが理解できる。
次に、図３Ｆに示すように、従来の製造技術および材料を用いて、トランジスタ３２を基板３０の活性層３０Ｃに形成する。例示のＰＭＯＳトランジスタの場合、ソース／ドレイン領域４２はホウ素または二フッ化ホウ素などの適切なＰ型のドーパント材料でドーピングすることができ、そしてそれらは従来の拡張イオン注入またはソース／ドレインイオン注入を用いて形成することができる。
次に、図３Ｆに示すように、矢印１５１で示されるイオン注入プロセスがマスキング層１５３を介して、バルク基板３０Ａの第２ウェル１５２内にソース／ドレインウェル１５４を形成するために実行される。このソース／ドレインウェル１５４はおよそ１０−９０ｎｍの間で変化する深さ１５４ｄを有する。イオン注入プロセスの完了の際に、ソース／ドレインウェル１５４は第２ウェル１５４に使われたのと同じ型のドーパント材料を含んで構成されるが、ソース／ドレインウェル１５４中のドーパント材料の濃度レベルは第２ウェル１５２中のドーパント材料の濃度レベルよりも低い。例示のＮＭＯＳトランジスタの場合、ソース／ドレインウェル５４はカウンタードーピング技術を用いて形成することができる。さらに詳細には、一実施形態において、ソース／ドレインウェル１５４はホウ素または二フッ化ホウ素などのＰ型ドーパント原子を、およそ４ｅ１１−１ｅ１５イオン／ｃｍ２の範囲のドーパント薬量でＮ型にドーピングされた第２ウェル１５２に注入することによって形成することができる。イオン注入プロセス１５１の注入エネルギーは注入される特定のドーパント種に応じて変化する。ホウ素がドーパント材料である実施例では、イオン注入プロセス１５１の注入エネルギーはおよそ１０−２５ｋｅＶの間で変化する。この結果、およそ１０１５−１０１７イオン／ｃｍ３のＮ型ドーパント濃度を有するソース／ドレインウェル１５４ができる。ＮＭＯＳデバイスと同様に、ソース／ドレインウェル１５４を形成するのに用いられるイオン注入プロセス１５１は、デバイスのゲート電極３４が形成された後であればいつでも実行することができる。しかしながら、一般的にイオン注入プロセス１５１はゲート電極３４に隣接する一以上のサイドウォールスペーサ４０が形成されてから実行される。その後、図３Ｆのマスキング層１５３を除去して、従来の処理技術を実行してトランジスタ３２の形成を完成させる。
この実施形態において、ＰＭＯＳトランジスタ３２がオフのとき、コンタクト１６２を介して、おおよそ０．１―２．０ボルトのオーダーの正電圧を第２ウェル１５２に印加して、それによってデバイス３２がオフのときの漏れ電流を低減することができる。あるいは、ＰＭＯＳトランジスタ３２がオンのとき、コンタクト１６２を介しておおよそ−０．１から−１．０ボルトの電圧を印加することによって、第２ウェル１５２を負バイアスすることができる。ウェル１５２に負バイアスを印加することによって、ＰＭＯＳトランジスタ３２の駆動電流は増加して、それによってＰＭＯＳトランジスタ３２およびそのようなトランジスタを含む集積回路の全体の動作速度を増加させる傾向になる。
本発明は一般に偏倚型３ウェル完全空乏ＳＯＩ構造、その製造および制御のための様々な方法に関する。一実施形態において、デバイスは第１型のドーパント材料でドーピングされるバルク基板と、埋め込み絶縁層と、活性層とを含むシリコン・オン・インシュレータ基板上に形成されるトランジスタと、前記バルク基板に形成され、前記第１型のドーパント材料とは反対の型の第２型のドーパント材料でドーピングされる第１ウェルとを備える。前記デバイスはさらに、前記バルク基板の前記第１ウェル内に形成され、前記第１型のドーパント材料と同じ型のドーパント材料でドーピングされる第２ウェルと、前記第１ウェルのための電気コンタクトと、前記第２ウェルのための電気コンタクトとを備え、前記トランジスタは前記第２ウェル上の前記活性層に形成される。別の実施形態において、前記トランジスタは複数のソース／ドレイン領域をさらに備え、前記バルク基板の前記ソース／ドレイン領域のそれぞれの下の前記第２ウェル内にソース／ドレインウェルが形成される。前記ソース／ドレインウェルは前記第１型のドーパント材料と同じ型のドーパント材料を含んで構成されるが、前記第２ウェル中の前記第１型のドーパント材料のドーパント濃度レベルよりも低い前記第１型のドーパント材料のドーパント濃度レベルを有する。
一実施形態として、第１型のドーパント材料でドーピングされるバルク基板と、埋め込み酸化膜と、活性層とを含むシリコン・オン・インシュレータ基板上にトランジスタを形成する方法が開示される。当該方法は、前記バルク基板に第１ウェル領域を形成するために、前記第１型のドーパント材料とは反対の型の第２型ドーパント材料を用いて第１イオン注入処理（３５）を実行するステップと、前記バルク基板の前記第１ウェル内に第２ウェル領域を形成するために、前記第１型のドーパント材料と同じ型のドーパント材料を用いて第２イオン注入処理を実行するステップと、前記第１ウェルに電気コンタクトを形成するステップと、前記第２ウェルに電気コンタクトを形成するステップとを含み、前記トランジスタは前記第２ウェル上の前記活性層に形成される。別の実施形態において、当該方法は複数のソース／ドレイン領域をさらに含み、前記方法は前記バルク基板において前記トランジスタの複数のソース／ドレイン領域のそれぞれの下にソース／ドレインウェルを形成する、前記第１型のドーパント材料とは反対の型のドーパント材料を用いた第３イオン注入処理を実行するステップをさらに含み、前記ソース／ドレインウェルは前記第２ウェル中の前記第１型のドーパント材料のドーパント濃度レベルよりも低い前記第１型のドーパント材料のドーパント濃度レベルを有する。
これまでに開示した特定の実施形態は例示にすぎない。本明細書の教示による利益を得た当業者に明らかなように、本発明を変形することができ、また異なるが均等な方法で実施することができる。例えば、上述の処理ステップは異なった順番で実行することができる。さらに、添付の特許請求の範囲の記載を除いては、本明細書に開示した構造または設計の詳細に、本発明を限定しようとする意図はない。従って、上述の特定の実施形態は改造または変更が可能であり、そのような変形物は本発明の範囲および精神の中にあるものとして考えられる。従って、保護を求める範囲は添付の特許請求の範囲に記載されるとおりである。
ＳＯＩ基板の上に形成された従来の半導体デバイスの例の断面図。 ＳＯＩ基板上の例示としてのＮＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＮＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＮＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＮＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＮＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＮＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＰＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＰＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＰＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＰＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＰＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。 ＳＯＩ基板上の例示としてのＰＭＯＳ半導体デバイスの一部を形成するための本発明の実施例である方法を示す断面図。

Claims (20)

  1. 第１型のドーパント材料でドーピングされるバルク基板（３０Ａ）と、埋め込み絶縁層（３０Ｂ）と、活性層（３０Ｃ）とを含んで構成されるシリコン・オン・インシュレータ基板（３０）上に形成されるトランジスタ（３２）と、
    前記バルク基板（３０Ａ）に形成され、前記第１型のドーパント材料とは反対の型の第２型のドーパント材料でドーピングされる第１ウェル（５０）と、
    前記バルク基板（３０Ａ）の前記第１ウェル（５０）内に形成され、前記第１型のドーパント材料と同じ型のドーパント材料でドーピングされる第２ウェル（５０）と、
    前記第１ウェル（５０）のための電気コンタクト（６０）と、
    前記第２ウェル（５２）のための電気コンタクト（６２）とを備え、
    前記トランジスタ（３２）は前記第２ウェル（５２）上の前記活性層（３０Ｃ）に形成される、デバイス。
  2. 前記バルク基板（３０Ａ）の前記第１ウェル（５０）内に形成されたコンタクトウェル（５８）をさらに含み、前記コンタクトウェル（５８）は前記第２型のドーパント材料と同じ型のドーパント材料を含んで構成され、前記第１ウェル（５０）内のコンタクトウェル（５８）は前記第１ウェル（５０）の前記第２型のドーパント材料のドーパント濃度レベルよりも高い前記第２型のドーパント材料の濃度レベルを有する、請求項１記載のデバイス。
  3. 前記バルク基板（３０Ａ）の前記第２ウェル（５２）内に形成されたコンタクトウェル（５６）をさらに含み、前記コンタクトウェル（５６）は前記第１型のドーパント材料と同じ型のドーパント材料を含んで構成され、前記第２ウェル（５２）内のコンタクトウェル（５６）は前記第２ウェル（５２）の前記第１型のドーパント材料のドーパント濃度レベルよりも高い前記第１型のドーパント材料の濃度レベルを有する、請求項１記載のデバイス。
  4. 前記トランジスタは複数のソース／ドレイン領域（４２）をさらに含み、前記デバイスは前記バルク基板（３０Ａ）の前記ソース／ドレイン領域（４２）のそれぞれの下の前記第２ウェル（５２）内に形成されたソース／ドレインウェル（５４）をさらに備え、前記ソース／ドレインウェル（５４）は前記第１型のドーパント材料と同じ型のドーパント材料を含んで構成され、前記第２ウェル（５２）中の前記第１型のドーパント材料のドーパント濃度レベルよりも低い前記第１型のドーパント材料のドーパント濃度レベルを有する、請求項１記載のデバイス。
  5. 前記バルク基板（３０Ａ）はシリコンを含んで構成され、前記埋め込み絶縁層（３０Ｂ）は二酸化シリコンを含んで構成され、前記活性化層（３０Ｃ）はシリコンを含んで構成される、請求項１記載のデバイス。
  6. 前記バルクシリコン基板（３０Ａ）はおよそ１０１２-１０１６イオン／ｃｍ３の範囲のドーパント濃度レベルを有する、請求項１記載のデバイス。
  7. 前記第１ウェル（５０）はおよそ１０１６-１０１９イオン／ｃｍ３の範囲のドーパント濃度レベルを有する、請求項１記載のデバイス。
  8. 前記第２ウェル（５２）はおよそ１０１７-１０２０イオン／ｃｍ３の範囲のドーパント濃度レベルを有する、請求項１記載のデバイス。
  9. 前記第１ウェル（５０）内の前記コンタクトウェル（５８）はおよそ２ｅ２０イオン／ｃｍ３のドーパント濃度レベルを有する、請求項２記載のデバイス。
  10. 前記第２ウェル（５２）内の前記コンタクトウェル（５６）はおよそ２ｅ２０イオン／ｃｍ３のドーパント濃度レベルを有する、請求項２記載のデバイス。
  11. 前記ソース／ドレインウェル（５４）はおよそ１０１４-１０１７イオン／ｃｍ３の範囲のドーパント濃度レベルを有する、請求項４記載のデバイス。
  12. 前記第１ウェル（５０）はおよそ５０-１５０ｎｍの範囲の深さを持つ、請求項１記載のデバイス。
  13. 前記第２ウェル（５２）はおよそ４０-１００ｎｍの範囲の深さを持つ、請求項１記載のデバイス。
  14. 前記ソース／ドレインウェル（５４）はおよそ１０-９０ｎｍの範囲の深さを持つ、請求項４記載のデバイス。
  15. 第１型のドーパント材料でドーピングされるバルク基板（３０Ａ）と、埋め込み絶縁層（３０Ｂ）と、活性層（３０Ｃ）とを含むシリコン・オン・インシュレータ基板（３０）上にトランジスタ（３２）を形成する方法であって、
    前記バルク基板（３０Ａ）に第１ウェル領域（５０）を形成するために、前記第１型のドーパント材料とは反対の型のドーパント材料を用いて第１イオン注入処理（３５）を実行するステップと、
    前記バルク基板（３０Ａ）の前記第１ウェル（５０）内に第２ウェル領域（５２）を形成するために、前記第１型のドーパント材料と同じ型のドーパント材料を用いて第２イオン注入処理（３９）を実行するステップと、
    前記第１ウェル（５０）のための電気コンタクト（６０）を形成するステップと、
    前記第２ウェル（５２）のための電気コンタクト（６２）を形成するステップとを含み、
    前記トランジスタ（３２）は前記第２ウェル（５２）上の前記活性層（３０Ｃ）に形成される方法。
  16. 前記トランジスタは複数のソース／ドレイン領域（４２）をさらに含み、前記方法は、前記バルク基板（３０Ａ）の前記ソース／ドレイン領域（４２）のそれぞれの下にソース／ドレインウェル（５４）を形成する、前記第１型のドーパント材料とは反対の型のドーパント材料を用いた第３イオン注入処理（５１）を実行するステップをさらに含み、前記ソース／ドレインウェル（５４）は前記第２ウェル（５２）中の前記第１型のドーパント材料のドーパント濃度レベルよりも低い前記第１型のドーパント材料のドーパント濃度レベルを有する、請求項１５記載の方法。
  17. 前記トランジスタ（３２）はゲート電極（３４）をさらに含み、前記第３イオン注入処理（５１）は前記ゲート電極（３４）が形成された後に実行される、請求項１５記載の方法。
  18. 前記トランジスタ（３２）はゲート電極（３４）およびサイドウォールスペーサ（４０）をさらに含み、前記第３イオン注入処理（５１）は前記サイドウォールスペーサ（４０）が形成された後に実行される、請求項１５記載の方法。
  19. 前記バルク基板（３０Ａ）の前記第１ウェル（５０）内にコンタクトウェル（５８）を形成するために追加のイオン注入処理（４２）を実行するステップをさらに含み、前記追加のイオン注入処理（４２）は前記第１型のドーパント材料とは反対の型の第２の型のドーパント材料を用いて実行され、前記コンタクトウェル（５８）は前記第１ウェル（５０）の前記第２型のドーパント材料のドーパント濃度レベルよりも高い前記第２型のドーパント材料のドーパント濃度レベルを有する、請求項１５記載の方法。
  20. 前記バルク基板（３０Ａ）の前記第２ウェル（５２）内にコンタクトウェル（５６）を形成するために追加のイオン注入処理（４７）を実行するステップをさらに含み、前記追加のイオン注入処理（４７）は前記第１型のドーパント材料と同じ型のドーパント材料を用いて実行され、前記コンタクトウェル（５６）は前記第２ウェル（５２）の前記第１型のドーパント材料のドーパント濃度レベルよりも高い前記第１型のドーパント材料のドーパント濃度レベルを有する、請求項１５記載の方法。
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