KR20040108678A - 바이어스된 삼중-우물 완전 고갈 ｓｏｉ 구조, 그 제조방법 및 동작 방법 - Google Patents

바이어스된 삼중-우물 완전 고갈 ｓｏｉ 구조, 그 제조방법 및 동작 방법 Download PDF

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Abstract

본 발명의 일실시예에 따른 장치는 벌크 기판(30A), 매립층(30B) 및 활성층(30C)을 포함하는 실리콘-온-인슐레이터 기판(30) 위에 형성된 트랜지스터(32)를 포함하여 구성되며, 상기 벌크 기판(30A)에는 제1도판트 물질이 도핑되고 제1우물(50)이 형성되며, 상기 제1우물(50)은 상기 제1도판트 물질의 반대 타입의 제2도판트 물질이 도핑된다. 상기 장치는 상기 벌크 기판(30A)의 제1우물(50) 내에 형성된 제2우물(52)을 더 포함하며, 상기 트랜지스터(32)는 상기 제2우물(52) 상부의 활성층(30C)에 형성되며, 또한 상기 장치는 상기 제1우물(50)용 전기적 컨택(60)과 상기 제2우물(52)용 전기적 컨택(62)을 더 포함한다. 본 발명의 일실시예에 따르면, 벌크 기판(30A), 매립층(30B) 및 활성층(30C)을 포함하는 실리콘-온-인슐레이터 기판(30) 위에 형성된 트랜지스터(32)를 형성하는 방법이 제공되며, 상기 벌크 기판(30A)에는 제1도판트 물질이 도핑된다. 상기 방법은 상기 제1도판트 물질의 반대 타입의 제2도판트 물질을 사용하여 제1이온주입 공정을 수행하여 상기 벌크 기판(30A) 내에 제1우물(50)을 형성하고, 상기 제1도판트 물질과 동일 타입의 도판트 물질을 사용하여 제2이온주입 공정을 수행하여 상기 벌크 기판(30A)의 제1우물(50) 내에 제2우물(52)을 형성하고, 상기 제2우물(52) 상부의 활성층(30C)에 트랜지스터(32)를 형성하고, 상기 제1우물(50)에 전도성 컨택(60)을 형성하고 상기 제2우물(52)에 전도성 컨택(62)을 형성하는 단계를 포함한다. 상기 방법은 소스/드레인 영역을 형성하는 단계를 더 포함하며, 상기 방법은 상기 벌크 기판(30A)의 상기 제1우물(50) 내에 형성된 컨택 우물(58)을 더 포함하고, 상기 컨택 우물(58)은 상기 제2도판트 물질과 동일 타입의 도판트 물질로 구성되며 상기 컨택 우물(58)의 도판트 물질의 농도는 상기 제1우물(50)의 도판트 물질의 농도 보다 크다.

Description

바이어스된 삼중-우물 완전 고갈 ＳＯＩ 구조, 그 제조 방법 및 동작 방법{BASED, TRIPLE-WELL FULLY DEPLETED SOI STRUCTURE, AND VARIOUS METHODS OF MAKING AND OPERATING SAME}
반도체 산업에서는 마이크로프로세서, 메모리 소자 등의 집적 회로 소자의 동작 속도를 향상시키려는 꾸준한 노력이 있다. 더욱 향상된 속도에서 동작하는 컴퓨터 및 전자 기기에 대한 수요자들의 요구가 이러한 노력을 촉발시켰다. 속도 향상에 대한 요구는 트랜지스터 등의 반도체 소자의 크기를 지속적으로 감소시키는 결과를 가져왔다. 즉, 전형적인 전계 효과 트랜지스터 (FET)에 있어서 채널 길이, 접합 깊이, 게이트 절연층 두께 등과 같은 많은 요소들이 감소되었다. 예를 들어, 다른 모든 요소들은 동일하게 하고 트랜지스터의 채널 길이를 작게 하면 트랜지스터는 더 빠르게 동작한다. 따라서, 트랜지스터를 결정하는 요소들의 크기 또는 스케일을 줄여 트랜지스터의 속도, 나아가 트랜지스터를 포함하는 집적 회로 소자의 전체적인 속도를 향상시키려는 노력이 계속되고 있다.
진보하는 기술적 요구에 부합하여 트랜지스터 크기가 지속적으로 감소됨에 따라, 소자의 신뢰성을 위하여 전원 공급 전압의 감소가 요구되었다. 이런 이유로, 각 기술 세대 (technology generation)에는 트랜지스터의 동작 전압의 감소가 자주 수반되었다. 실리콘-온-인슐레이터 (SOI) 기판에 형성된 트랜지스터 소자는 벌크 실리콘 기판에 동일 치수로 형성된 트랜지스터에 비하여 낮은 동작 전압에서도 더 우수한 성능을 보이는 것으로 알려져 있다. 낮은 동작 전압에서 SOI 소자가 뛰어난 성능을 보이는 것은 동일 치수의 벌크 실리콘 소자와 비교하여 SOI 소자 위에 얻어지는 비교적 낮은 접합 정전용량에 관련되어 있다.SOI 소자의 매립층은 트랜지스터 활성 영역을 벌크 실리콘 기판과 분리시켜 접합 정전용량을 감소시킨다.
도 1은 실리콘-온-인슐레이터 기판(11) 위에 형성된 트랜지스터(10)를 예시적으로 보여주고 있다. 도시된 바와 같이, SOI 기판(11)은 벌크 실리콘(11A), 매립층(11B) 및 활성층(11C)로 구성된다. 상기 트랜지스터(10)는 게이트 절연층(14), 게이트 전극(16), 측벽 스페이서(19), 드레인 영역(18A) 및 소스 영역(18B)으로 구성된다. 상기 활성층(11C)에는 다수의 트렌치 분리 영역(17)이 형성되어 있다. 또한, 도 1에는 절연층(21) 내부에 다수의 전도성 컨택(20)이 형성되어 있다. 이 전도성 컨택(20)은 상기 드레인 영역 및 소스 영역(18A, 18B)에 전기적 통로를 제공한다. 도시된 바와 같이 상기 트랜지스터(10)에는 상기 게이트 절연층(14) 아래의 상기 활성층(11C)에 채널 영역(12)이 정의되어 있다. 상기 벌크 기판(11A)에는 대개 적절한 도판트 물질이 도핑되어 있는데, 예를 들어 NMOS 소자의 경우 붕소 또는 이불화붕소 등의 P형 도판트를 사용하며, PMOS 소자의 경우 비소 또는 인 등의 N형도판트를 사용한다. 통상, 상기 벌크 기판(11A)의 도핑 농도는 약 1015ions/cm3에 이른다. 상기 매립층(11B)은 이산화규소로 이루어질 수 있으며 두께는 약 200 내지 360 nm (2000 내지 3600 Å)에 이른다. 상기 활성층(11C)은 도핑된 실리콘으로 이루어지며 두께는 약 5 내지 360 nm (50 내지 300 Å)에 이른다.
SOI 기판에 형성된 트랜지스터는 벌크 실리콘 기판에 형성된 트랜지스터에 대하여 몇가지 성능상의 이점을 제공한다. 예를 들어, SOI 기판에 형성된 상보형-금속-산화물-반도체 (CMOS) 소자는 래치 업으로 알려진 손상적인 용량성 커플링의 발생 가능성이 줄어든다. 또한, SOI 기판 위에 형성된 트랜지스터는 일반적으로 구동 전류가 크고 트랜스컨덕턴스(transconductance)값이 높다. 또한, 서브 미크론 단위의 SOI 트랜지스터는 동일 치수의 벌크 트랜지스터와 비교할 때 단채널 효과의 발생이 적다.
SOI 소자가 동일 치수의 벌크 실리콘 소자에 대하여 성능상의 이점을 제공하기는 하나, 모든 박막 트랜지스터에 공통적인 성능상의 문제점이 SOI 소자에도 존재한다. 예를 들어, SOI 트랜지스터의 활성 요소가 박막 활성층(11C)에 형성된다. 박막 트랜지스터를 더 작은 치수로 줄이는 것은 상기 활성층(11C) 두께의 감소를 요구한다. 그러나, 활성층(11C) 두께가 감소됨에 따라 활성층(11C)의 전기적 저항은 증가한다. 이것은 트랜지스터 성능에 악영향을 주는데 그 이유는 전기적 저항이 큰 전도체에 트랜지스터 구성요소들을 형성하게 되면 트랜지스터(10)의 구동 전류가 감소하기 때문이다. 더욱이, SOI 소자의 활성층(11C) 두께가 계속해서 감소함에따라 소자의 문턱 전압 (threshold voltage)은 불안정하게 된다. 결국, 이러한 불안정한 소자는 마이크로프로세서, 메모리 소자, 논리 소자 등의 집적 회로 소자에 사용하는 것이 전혀 불가능한 것은 아니더라도 매우 어렵게 된다.
또한, 비동작 상태의 누설 전류가 집적 회로 설계에 있어서 항상 관심사가 되고 있는데 이런 전류는 다른 무엇보다도 전력 소모를 증가시키기 때문이다. 이러한 전력 소모의 증가는 특히 휴대형 컴퓨터 등과 같이 집적 회로를 이용하는 다수의 최신 휴대형 개인용 장치에 있어서 바람직하지 않다. 최근에, 완전 고갈 (fully depleted) SOI 구조에서 소자의 치수가 지속적으로 감소되면서 단채널 효과의 발생 가능성이 증가하고 있다. 즉, 이러한 완전 고갈 소자에서 드레인(18A) 전계의 적어도 몇몇의 전계 선은 비교적 두꺼운 (200 - 360 nm) 산화물 매립층(11B)을 통하여 트랜지스터(10)의 채널 영역(12)과 커플링하려는 경향이 있다. 어떤 경우에는, 드레인(18A) 전계가 실제로 작용하여 상기 트랜지스터를 턴온시킬 수도 있다. 이론상으로는 산화물 매립층(11B)의 두께를 감소시키거나 이와 더불어 벌크 기판(11A)의 도핑 농도를 증가시켜 전술한 문제점들을 감소할 수 있을 것이다. 그러나, 이러한 해결책들이 도입된다면 드레인 영역 및 소스 영역(18A, 18B)과 벌크 기판(11A) 사이의 접합 정전용량이 증가하게 될 것이며, 이에 따라 접합 정전용량의 감소와 같은 SOI 기술의 주요 이점 중의 하나를 얻지 못하게 된다.
본 발명은 전술한 문제점들을 해결하거나 혹은 감소시킬 수 있는 장치 및 다양한 방법에 관한 것이다.
본 발명은 반도체 제조 기술에 관한 것으로, 더욱 구체적으로는 바이어스된 삼중-우물(triple-well) 완전 고갈(fully depleted) SOI 구조 및 이를 제조하고 동작시키는 다양한 방법에 관한 것이다.
본 발명은 첨부하는 도면을 참조하여 이하에서 더욱 상세하게 설명될 것이며, 도면상의 동일 요소들은 동일한 참조번호로 표기한다.
도 1은 SOI 기판에 형성된 종래의 반도체 소자를 설명하는 단면도.
도 2a 내지 2f는 본 발명에 따라 SOI 기판에 NMOS 반도체 소자의 각 영역을 형성하는 예시적인 방법을 각각 보여주는 단면도.
도 3a 내지 3f는 본 발명에 따라 SOI 기판에 PMOS 반도체 소자의 각 영역을 형성하는 예시적인 방법을 각각 보여주는 단면도.
본 발명은 바이어스된 삼중-우물 완전 고갈 SOI 구조 및 이를 제조하고 동작시키는 다양한 방법에 관한 것이다. 일실시예에서, 본 발명에 따른 장치는 벌크 기판, 매립층 및 활성층을 포함하는 실리콘-온-인슐레이터 기판 위에 형성된 트랜지스터를 포함하여 구성되며, 상기 벌크 기판에는 제1도판트 물질이 도핑되고 제1우물이 형성되며, 상기 제1우물은 상기 제1도판트 물질의 반대 타입의 제2도판트 물질이 도핑된다. 상기 장치는 상기 벌크 기판의 제1우물 내에 형성된 제2우물을 더 포함하며, 상기 제2우물은 상기 제1도판트와 동일 타입의 도판트 물질이 도핑되고, 상기 트랜지스터는 상기 제2우물 상부의 활성층에 형성되며, 또한 상기 장치는 상기 제1우물용 전기적 컨택과 상기 제2우물용 전기적 컨택을 더 포함한다. 또 다른 실시예에서,상기 트랜지스터는 다수의 소스/드레인 영역을 포함하며, 상기 소스/드레인 영역 하부의 벌크 기판의 제2우물 내부에 소스/드레인 우물이 형성된다. 상기 소스/드레인 우물은 상기 제1도판트 물질과 동일 타입의 도판트 물질이 도핑되는데, 상기 소스/드레인 우물의 도판트 농도는 상기 제2우물의 제1도판트 물질의 도핑 농도 보다 낮다.
본 발명의 일실시예에 따르면, 벌크 기판, 매립층 및 활성층을 포함하는 실리콘-온-인슐레이터 기판 위에 형성된 트랜지스터를 형성하는 방법이 제공되며, 상기 벌크 기판에는 제1도판트 물질이 도핑된다. 상기 방법은 상기 제1도판트 물질의 반대 타입의 제2도판트 물질을 사용하여 제1이온주입 공정을 수행하여 상기 벌크 기판 내에 제1우물을 형성하고, 상기 제1도판트 물질과 동일 타입의 도판트 물질을 사용하여 제2이온주입 공정을 수행하여 상기 벌크 기판의 제1우물 내에 제2우물을형성하고, 상기 제2우물 상부의 활성층에 트랜지스터를 형성하고, 상기 제1우물에 전도성 컨택을 형성하고 상기 제2우물에 전도성 컨택을 형성하는 단계를 포함한다. 또 다른 실시예에서, 상기 방법은 소스/드레인 영역을 형성하는 단계를 더 포함하며, 상기 방법은 또한 상기 제1도판트 물질과 동일 타입의 도판트 물질을 사용하여 제3이온주입 공정을 수행하여 상기 트랜지스터의 소스/드레인 영역 각각의 하부 벌크 기판에 소스/드레인 우물을 형성하는 단계를 더 포함하며, 상기 소스/드레인 우물의 도핑 농도는 상기 제2우물의 제1도판트 물질의 도핑 농도 보다 낮다.
본 발명은 다양한 변형 및 대안적인 형태가 가능하지만, 설명의 편의를 위하여 특정 실시예를 도면으로 나타내었으며 이하에서 상세하게 설명한다. 그러나 이하의 특정 실시예에 대한 설명이 본 발명을 제한하는 것은 아니며, 오히려 본 발명은 특허청구범위로 규정되는 본 발명의 사상 및 범주 내에 있는 모든 변형예, 등가물 및 대체물을 포함한다.
이하에서 본 발명의 실시예를 설명한다. 본 실시예에서 실제 제품의 모든 특징들이 다 기술되는 것은 아님을 미리 밝힌다. 물론, 실제로 제품을 개발하는 때에는 제품에 특정하여 여러가지 결정을 하여야만 제품에 따라 변화되는 시스템 관련 및 비즈니스 관련 제약에 대한 유연성 등의 개발자의 특별한 목적을 달성할 수 있게 될 것이다. 또한, 이러한 개발 노력은 복잡하고 시간을 요할 수도 있겠지만, 그럼에도 본 발명의 이익을 향유하는 당업자가 떠안아야 할 몫이라고 할 것이다.
첨부된 도면을 참조하여 본 발명을 설명한다. 반도체 소자의 다양한 영역과 구조들이 도면에는 매우 정확하고 분명한 배치와 프로파일을 갖는 것으로 도시되어 있지만, 당업자라면 이러한 영역과 구조들이 실제로는 도면에서 처럼 정확하지는 않다는 것을 이해할 것이다. 또한, 도면에 도시된 여러가지 구성요소 및 도핑 영역들의 실제 크기는 제조된 소자와 비교할 때 과장되거나 축소될 수 있을 것이다. 첨부 도면은 본 발명의 실시예를 설명한다. 이하에서 사용되는 용어 및 표현은 당업자에게 이해될 수 있는 의미를 갖는 것으로 받아들여진다. 용어 또는 표현의 특별한 정의, 예를 들어 당업자가 이해하는 통상의 의미와 다른 정의는 이곳에서 사용된 용어 또는 표현의 일관적으로 용법을 내포하는 것으로 의도된다. 용어 또는 표현이 특별한 의미, 예를 들어 당업자가 이해하는 것과 다른 의미를 갖는 한, 그 용어 또는 표현에 직접적이고 비다의(非多義)적으로 특별한 정의를 하는 방식으로 명세서에서 그러한 정의가 명확히 제시될 것이다.
본 발명은 바이어스된 삼중-우물 완전 고갈 SOI 구조 및 이를 제조하고 동작시키는 다양한 방법에 관한 것이다. 본 발명은 설명의 편의를 위하여 NMOS 트랜지스터의 형성 관점에서 기술되고 있지만, 당업자가 본 발명을 충분히 읽고 나면 본 발명이 이에 한정되지 않는다는 것을 이해할 것이다. 구체적으로 본 발명은 NMOS, PMOS, CMOS 등의 다양한 기술에 대하여 사용될 수 있으며, 메모리 소자, 마이크로프로세서, 논리 소자 등의 다른 종류의 다양한 소자에 사용될 수 있을 것이다.
도 2a는 본 발명의 일실시예에 따라서 형성된 NMOS 트랜지스터(32)를 도시한다. 도시된 바에 따르면, 상기 트랜지스터(32)는 SOI 기판(30) 위에 형성된다. 일실시예에 따르면, 상기 SOI 기판(30)은 벌크 기판(30A), 산화물 매립층(30B) 및 활성층(30C)으로 구성된다. 물론, 도 2a는 전체 기판 즉 웨이퍼의 일부 작은 영역만을 도시하고 있다. NMOS 소자가 형성되어 있는 본 실시예에 있어서, 상기 벌크 기판(30A)은 붕소, 이불화붕소 등의 P형 도판트가 도핑되어 있을 수 있고, 도핑 농도는 약 1015ions/cm3일 수 있다. 상기 매립층(30B)은 두께가 약 5 내지 50 nm (50 내지 500 Å)의 범위에서 변화될 수 있으며, 이산화규소로 이루어질 수 있다. 상기 활성층(30C)은 두께가 약 5 내지 30 nm (50 내지 300 Å)의 범위에서 변화될 수 있으며, NMOS의 경우 P형 도판트 물질이 도핑될 것이다. 당업자라면 상기 매립층(30B)의 두께가 전술한 배경 기술에서 설명한 통상의 SOI 구조에서의 매립층 두께 보다 상당히 작은 것을 알 수 있을 것이다. 그러나, 상기 SOI 기판(30) 구조에 대한 상세한 내용은 특허청구범위에서 특별히 제한되지 않는 한 본 발명을 제한하는 것으로 간주되어서는 안될 것이다.
도 2a에 도시된 바와 같이, 상기 트랜지스터(32)는 게이트 절연층(36), 게이트 전극(34), 측벽 스페이서(44) 및 소스/드레인 영역(42)으로 구성된다. 또한, 도 2A에는, 분리 영역(48)이 상기 활성층(30C)에 형성되어 있고 다수의 전도성 컨택(46)이 절연층(31)에 형성되어 있으며, 추가적인 컨택(60, 62, 63)이 도시되어 있다. 당업자라면, 상기 컨택(46)이 상기 트랜지스터(32)의 소스/드레인 영역(42)과 전기적인 접촉 수단을 제공한다는 것을 이해할 것이다.
본 발명에 따르면, 다수의 도핑된 우물이 벌크 기판(30A)에 형성된다. 더욱 구체적으로, 도 2a에 도시된 바와 같이 NMOS 소자의 경우 상기 벌크 기판(30A)은 보통 붕소 또는 이불화붕소 등의 P형 도판트를, 약 1012내지 1016ions/cm3의 도핑 농도로 하여 제조된다. 본 발명에 따르면 상기 벌크 기판(30A)에 제1우물(50), 제2우물, 다수의 소스/드레인 우물(54) 및 다수의 컨택 우물(56, 58)이 형성되어 있다. NMOS 트랜지스터의 경우, 상기 제1우물(50)에는 비소 또는 인 등의 N형 도판트를 약 1016내지 1019ions/cm3의 도핑 농도로 도핑할 수 있다. 또한, NMOS 소자의 경우, 상기 제2우물(52)에는 붕소 또는 이불화붕소 등의 P형 도판트를 약 1017내지 1020ions/cm3의 도핑 농도로 도핑할 수 있다. 상기 소스/드레인 우물(54)은 더 상세하게 후술될 다양한 반대 도핑 방법으로 형성되며, NMOS 소자의 경우 P형 도판트 물질로 도핑하여 상기 소스/드레인 우물(54)의 농도는 약 1014내지 1017ions/cm3의범위가 된다. 상기 컨택 우물(56)은 P형 도판트를 사용하여 2×1020ions/cm3정도로 상당히 큰 농도로 도핑될 수 있다. 유사하게, 상기 N형 컨택 우물(58)에는 비소, 인 등의 N형 도판트를 유사한 농도로 도핑할 수 있다. 당업자가 본 발명을 충분히 읽고 나면 트랜지스터의 다양한 요소, 예를 들어 게이트 전극(34) 및 게이트 절연층(36)이 그 제조방법 및 구성 재료를 포함하여 당업자에게 잘 알려진 것이며, 특허청구범위에서 특별히 제한되지 않는 한 본 발명을 제한하는 것으로 간주되어서는 안된다는 것을 이해할 것이다.
도 2a에 도시한 NMOS 트랜지스터(32)를 형성하는 방법의 일실시예를 도 2b 내지 2f를 참조하여 설명한다. 먼저, 도 2b에 도시된 바에 따르면 마스크층(37)이 기판(30)의 활성층(30C) 위에 형성되어 있다. 이 마스크층(37)의 재료로서 포토리지스트 등 다양한 물질이 포함될 수 있다. 이어서, 이온 주입 공정(35)을 수행하여 벌크 기판(30A)에 제1우물(50)을 형성한다. 이 제1우물(50)은 깊이(50d)가 약 50 내지 150 nm 일 수 있다. 또한, NMOS 소자의 형성 관점에서 볼 때, 상기 이온 주입 공정(35)은 비소, 인 등의 N형 도판트를 사용하여 5e10내지 1.5e14ions/cm2의 이온 주입량으로 수행될 것이다. 그 결과 상기 제1우물(50)에서 도핑 농도는 약 1016내지 1019ions/cm3이 된다. 이온 주입 공정(35)에서 사용된 이온 주입 에너지는 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 인이 도판트로 사용된 경우, 주입 에너지는 약 20 내지 100 keV이다.
다음으로, 도 2b에 도시된 상기 마스크층(37)이 제거되고 도 2c에 도시된 바와 같이 기판(30A)의 활성층(30C) 위에 또 다른 마스크층(41)이 형성된다. 이어서, 화살표(39)로 표시된 바와 같이 또 다른 이온 주입 공정을 수행하여 벌크 기판(30A)에 제2우물(52)을 형성한다. 이 제2우물(52)에는 제1우물(50)에 사용된 도판트 물질과는 반대되는 타입의 물질인 제2 타입의 도판트 물질이 도핑된다. NMOS 트랜지스터의 경우에, 상기 제2우물(52)은 붕소, 이불화붕소 등의 P형 도판트 물질로 도핑될 것이다. 상기 제2우물(52)은 깊이(52d)가 약 40 내지 100 nm 의 범위이다. 일실시예에서 상기 제2우물(52)에서 도핑 농도는 약 1017내지 1020ions/cm3이 된다. NMOS 소자의 형성 관점에서 볼 때, 상기 이온 주입 공정(39)은 붕소, 이불화붕소 등의 P형 도판트를 사용하여 4e11내지 1e15ions/cm2의 이온 주입량으로 수행될 것이다. 상기 이온 주입 공정(39)에서 사용된 이온 주입 에너지는 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 붕소가 도판트로 사용된 경우, 주입 에너지는 약 5 내지 30 keV이다.
다음으로, 도 2c에 도시된 상기 마스크층(41)이 제거되고 도 2d에 도시된 바와 같이 기판(30A) 위에 또 다른 마스크층(45)이 형성된다. 화살표(43)로 표시된 바와 같이 이온 주입 공정을 수행하여 제1우물(50)용 컨택 우물(58)을 형성한다. NMOS 트랜지스터의 경우에, 상기 컨택 우물(58)은 비소 또는 인 등의 N형 도판트 물질로 도핑되는데, 약 2e20ions/cm3정도의 비교적 높은 농도로 도핑된다. 이러한도핑은 약 2e15내지 5e15ions/cm2의 이온 주입량으로 수행될 것이다. 전술한 다른 실시예와 마찬가지로 이온 주입 에너지는 이온 주입 공정(43) 동안 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 이온 주입 공정(43) 동안 비소가 도판트로 사용된 경우, 이온 주입 에너지는 약 10 내지 20 keV이다.
다음으로, 상기 마스크층(45)이 제거되고 도 2e에 도시된 바와 같이 또 다른 마스크층(49)이 형성된다. 이어서, 또 다른 이온 주입 공정(47)을 수행하여 제2우물(52)용 컨택 우물(56)을 형성한다. NMOS 트랜지스터의 경우에, 상기 컨택 우물(56)은 붕소, 이불화붕소 등의 P형 도판트 물질로 구성된다. 또한, 상기 컨택 우물(56)의 도핑 농도는 약 2e20ions/cm3가 된다. 이러한 도핑은 약 2e15내지 5e15ions/cm2의 이온 주입량으로 수행될 것이다. 전술한 다른 실시예와 마찬가지로 이온 주입 에너지는 이온 주입 공정(47) 동안 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 이온 주입 공정(47) 동안 붕소가 도판트로 사용된 경우, 이온 주입 에너지는 약 3 내지 10 keV이다. 당업자라면 본 발명을 충분히 읽고 난 후 , 상기 컨택 우물(56, 58)이 제1우물 및 제2우물이 형성된 다음에 형성되며, 어떤 순서에 의해서도 형성될 수 있다는 것을 이해할 수 있을 것이다.
다음으로, 도 2f에 도시된 바와 같이, 상기 기판(30)의 활성층(30C)에 트랜지스터(32)를 형성한다. 도 2f에 도시된 트랜지스터(32)는 게이트 절연층(36), 게이트 전극(34), 측벽 스페이서(40) 및 소스/드레인 영역(42)으로 구성된다. 도 2F에 도시된 트랜지스터(32)의 여러 요소들을 형성하는데 있어서는 공지의 여러 방법및 물질들이 사용될 수 있을 것이다. 예를 들어, 상기 게이트 절연층(36)은 이산화구소로 이루어질 수 있으며, 상기 게이트 전극(34)은 도핑된 폴리실리콘으로 이루어지고 상기 측벽 스페이서(40)는 이산화규소 또는 질화규소로 이루어질 수 있다. NMOS 트랜지스터의 경우에는 상기 소스/드레인 영역(42)이 비소나 인 등의 N형 도판트 물질로 도핑될 것이며, 이들은 통상의 확장 주입 및 소스/드레인 주입 방법으로 형성될 수 있다. 따라서, 상기 트랜지스터(32)의 형성에 있어서, 특허청구범위에서 특별히 제한되지 않는 한, 특정의 물질이나 방법으로 본 발명이 제한되어서는 안된다. 또한, 도 2f에서 트랜지스터의 모든 요소들이 도시되어 있는 것은 아니다. 예를 들어, 상기 소스/드레인 영역(42)은 활성층(30C) 위에 형성된 상승부(미도시)나 상기 소스/드레인 영역(42) 및 게이트 전극(34) 위에 형성된 금속 실리사이드 영역을 포함할 수 있을 것이다. 그러나 설명의 편의를 위하여 이러한 상세한 내용은 도시되지 않았다.
다음으로, 도 2f에 화살표(51)로 도시된 바와 같이, 마스크층(53)으로 이온 주입 공정을 수행하여 제2우물(52) 내의 벌크 기판(30A)에 소스/드레인 우물(54)을 형성한다. 상기 소스/드레인 우물(54)의 깊이(54d)는 약 10 내지 90 nm 이다. 이온 주입 공정이 완료되었을 때 상기 소스/드레인 우물(54)은 상기 제2우물(52)에 사용된 도판트와 같은 타입의 도판트 물질로 구성될 것이나, 소스/드레인 우물(54)의 도판트 농도가 제2우물(52)의 도판트 농도 보다 더 낮게 된다. NMOS 트랜지스터의 경우에 상기 소스/드레인 우물(54)은 반대 도핑 (counter-doping) 기법에 의하여 형성될 수 있다. 보다 구체적으로, 일실시예로서 상기 소스/드레인 우물(54)은 비소 또는 인 등의 N형 도판트 물질을 주입하여 형성할 수 있으며, 약 4e11내지 1e15ions/cm2의 이온 주입량으로 P형 물질이 도핑된 제2우물(52)에 주입된다. 상기 이온 주입 공정(51)에서 이온 주입 에너지는 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 인이 도판트로 사용된 경우, 이온 주입 공정(51)에서 이온 주입 에너지는 약 15 내지 90 keV 범위에서 변화될 수 있다. 그 결과, 상기 소스/드레인 우물(54)의 P형 도판트 농도는 약 1015내지 1017ions/cm3이 된다.
상기 소스/드레인 우물(54)의 형성 목적은 트랜지스터(32)의 소스/드레인 영역(42) 아래의 벌크 기판(30A)에서 도판트 농도를 감소시켜 소스/드레인 영역(42)의 접합 정전용량을 줄이기 위함이다. 상기 소스/드레인 우물(54)을 형성하는데 이용된 이온 주입 공정(51)은 소자의 게이트 전극(34)을 형성한 후라면 언제든지 수행될 수 있다. 그러나, 통상적으로 게이트 전극(34)에 인접하여 하나 이상의 측벽 스페이서(40)를 형성한 후에 이온 주입 공정(51)을 수행한다. 측벽 스페이서(40)를 형성한 후에 이온 주입 공정(51)을 수행하게 되면 트랜지스터(32)의 채널 영역(44) 아래의 벌크 기판(30A)에 제2우물(52)와 동일한 정도의 상당히 높은 도판트 농도를 유지할 수 있게 한다는 점에서 도움이 된다. 또한, 측벽 스페이서(40) 형성 후에 이온 주입 공정(51)을 수행하는 것은 (제2우물(52)에 비하여) 도판트 농도가 낮은 소스/드레인 우물(54)이 트랜지스터(32)의 소스/드레인 영역(42) 아래에 채널 영역(44)과 다소 이격되어 위치하도록 하는데 도움이 된다. 소스/드레인 우물(54)의 도판트 농도는 가능하면 낮아야 하는데, 상기 우물(54)의 도핑 정도는 벌크 기판(30A)의 도판트 농도보다 크거나, 낮거나 , 혹은 같은 수준이 될 수도 있다.
다음으로, 도 2f의 마스크층(53)을 제거하고 통상적인 공정 기법에 의하여 트랜지스터(32)의 제조를 완성한다. 예를 들어, 도 2A에 도시된 바와 같이 활성층(32) 위에 절연층(31)을 형성하고, 다수의 소스/드레인 컨택(46)을 형성하여 소스/드레인 영역(42)에 전기적인 통로를 제공한다. 추가적인 컨택(60)을 형성하여 제1우물(50)에 대한 전기적인 통로를 제공하며, 또 다른 컨택(62)을 형성하여 제2우물(52)에 대한 전기적인 통로를 제공한다.
전술된 바와 같이, 여러 도핑 영역 중의 일부는 N형 또는 P형 등 동일 타입의 도판트 물질로 도핑할 수 있다. 예를 들어, NMOS 트랜지스터의 경우, 제2우물(52), 벌크 기판(30A) 및 소스/드레인 우물(54)을 모두 P형 도판트 물질로 도핑한다. 그러나, 여러 도핑 영역들을, 비록 그런 경우가 있을 수도 있지만, 같은 종류의 도판트 물질로 도핑할 필요는 없다. 예를 들어, NMOS 소자의 경우, 벌크 기판(30A)과 제2우물(52)을 이불화붕소로 도핑하고, 반면 소스/드레인 우물(54)은 붕소로 도핑할 수 있을 것이다. 따라서, 도면에 나타난 여러 이온주입된 영역들을 형성하는데 사용된 특정 물질은 특허청구범위에서 명시적으로 언급되고 있지 않는 한 본 발명을 제한하는 것으로 간주되어서는 안된다. 또한, 도면에 나타난 여러 이온주입된 영역들은 이온 주입을 수행한 후 표준 어닐링 공정, 혹은 낮은 온도의 어닐링 공정을 수행하여 이온 주입된 도판트 물질의 이동을 제한시킬 수 있다.
본 발명에 따른 트랜지스터(32)의 구조는 여러가지 이점이 있다. 예를 들어, 트랜지스터(32)가 오프되면, 약 -0.1 내지 -2.0 V 정도의 음의 전압이 컨택(62)을통하여 제2우물(52)에 인가되어 트랜지스터(32) 오프시의 누설전류를 감소시킨다. 반면, 트랜지스터(32)가 온되면, 컨택(62)을 통하여 약 0.1 내지 1.0 V의 전압을 인가함으로써 제2우물(52)을 양으로 바이어스시킬 수 있다. 이렇게 제2우물에 양의 바이어스를 인가함으로써 트랜지스터(32)의 구동전류를 증가시킬 수 있고, 이에 따라 트랜지스터 및 이를 포함하는 집적 회로의 전체 동작 속도를 향상시킬 수 있다. 이렇게 트랜지스터를 개량하여 누설전류를 줄이고 구동전류를 증가시킬 수 있는 능력은 저전력, 고성능 집적회로 설계 기술과 잘 부합한다.
도 3a 내지 3f는 PMOS 트랜지스터(32)에 대한 본 발명의 실시예를 도시한다. PMOS 소자의 경우, 앞서 언급된 동일 요소들에 대해서 동일한 부호가 사용될 것이다. 도 3a 내지 3f에 도시된 PMOS 트랜지스터(32)는 도 2a 내지 2f에서 도시한 NMOS 소자에 대하여 언급한 유사한 이온 주입 공정을 수행하고, 반대 타입의 도판트 물질을 사용하여 형성될 수 있다. 보다 구체적으로 상기 PMOS 트랜지스터(32)는 게이트 절연층(36), 게이트 전극(34), 측벽 스페이서(44) 및 소스/드레인 영역(42)으로 구성된다. 또한, 도 3a에는, 분리 영역(48)이 활성층(30C)에 형성되어 있고 다수의 전도성 컨택(46)이 절연층(31)에 형성되어 있으며, 추가적인 컨택(60, 62, 63)이 도시되어 있다. 도 3a에 도시된 바와 같이 PMOS 소자의 경우 상기 벌크 기판(30A)은 보통 비소 또는 인 등의 N형 도판트를, 약 1012내지 1016ions/cm3의 도핑 농도로 도핑한다. 본 발명에 따르면 상기 벌크 기판(30A)에 제1우물(150), 제2우물(152), 소스/드레인 우물(154) 및 컨택 우물(156, 158)이 형성되어 있다. PMOS 트랜지스터의 경우, 상기 제1우물(150)에는 붕소 또는 이불화붕소 등의 P형 도판트를 약 1017내지 1020ions/cm3의 도핑 농도로 도핑할 수 있다. 또한, PMOS 소자의 경우, 상기 제2우물(52)에는 비소 또는 인 등의 N형 도판트를 약 1016내지 1019ions/cm3의 도핑 농도로 도핑할 수 있다. 상기 소스/드레인 우물(154)은 더 상세하게 후술될 다양한 반대 도핑 방법으로 형성되며, PMOS 소자의 경우 N형 도판트 물질로 도핑하여 상기 소스/드레인 우물(154)의 농도는 약 1014내지 1017ions/cm3의 범위가 된다. 상기 컨택 우물(156)은 N형 도판트를 사용하여 2×1020ions/cm3내지 그 이상으로 상당히 큰 농도로 도핑될 수 있다. 유사하게, 상기 P형 컨택 우물(158)에는 붕소 또는 이불화붕소 등의 P형 도판트를 유사한 농도로 도핑할 수 있다. 당업자가 본 발명을 충분히 읽고 나면 상기 트랜지스터(32)의 다양한 요소들은 그 제조방법 및 구성 재료를 포함하여 당업자에게 잘 알려진 것이며, 특허청구범위에서 특별히 제한되지 않는 한 본 발명을 제한하는 것으로 간주되어서는 안된다는 것을 이해할 수 있을 것이다.
도 3a에 도시한 PMOS 트랜지스터(32)를 형성하는 방법의 일실시예를 도 3b 내지 3f를 참조하여 설명한다. 먼저, 도 3b에 도시된 바에 따르면 마스크층(137)이 기판(30)의 활성층(30C) 위에 형성된다. 이어서, 이온 주입 공정(135)을 수행하여 벌크 기판(30A)에 제1우물(150)을 형성한다. 이 제1우물(150)은 깊이(150d)가 약 50 내지 150 nm 일 수 있다. 또한, PMOS 소자의 형성 관점에서 볼 때, 상기 이온주입 공정(135)은 붕소, 이불화붕소 등의 P형 도판트를 사용하여 5e10내지 1.5e14ions/cm2의 이온 주입량으로 수행될 것이다. 그 결과 상기 제1우물(150)에서 도핑 농도는 약 1016내지 1019ions/cm3이 된다. 이온 주입 공정(135)에서 사용된 이온 주입 에너지는 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 붕소가 도판트로 사용된 경우, 이온 주입 에너지는 약 10 내지 45 keV이다.
다음으로, 도 3c에서 화살표(139)로 표시된 바와 같이 마스크층(141)을 통하여 또 다른 이온 주입 공정을 수행하여 벌크 기판(30A)에 제2우물(152)을 형성한다. 이 제2우물(152)에는 제1우물(150)에 사용된 도판트 물질과는 반대되는 타입의 물질이 도핑된다. PMOS 트랜지스터의 경우에, 상기 제2우물(152)은 비소, 인 등의 N형 도판트 물질로 도핑될 것이다. 상기 제2우물(152)은 깊이(152d)가 약 40 내지 100 nm 의 범위이다. 일실시예에서 상기 제2우물(152)에서 도핑 농도는 약 1017내지 1020ions/cm3이 된다. PMOS 소자의 형성 관점에서 볼 때, 상기 이온 주입 공정(139)은 비소, 인 등의 N형 도판트를 사용하여 4e11내지 1e15ions/cm2의 이온 주입량으로 수행될 것이다. 상기 이온 주입 공정(139)에서 사용된 이온 주입 에너지는 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 비소가 도판트로 사용된 경우, 주입 에너지는 약 10 내지 35 keV이다.
다음으로, 도 3d에서 화살표(143)로 표시된 바와 같이 마스크층(145)을 통하여 또 다른 이온 주입 공정을 수행하여 제1우물(150)용 컨택 우물(158)을 형성한다. PMOS 트랜지스터의 경우에, 상기 컨택 우물(158)은 붕소, 이불화붕소 등의 P형 도판트 물질로 도핑되는데, 약 2e20ions/cm3정도의 비교적 높은 농도로 도핑된다. 이러한 도핑은 약 2e15내지 5e15ions/cm2의 이온 주입량으로 수행될 수 있다. 전술한 다른 실시예와 마찬가지로 이온 주입 에너지는 이온 주입 공정(143) 동안 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 이온 주입 공정(143) 동안 붕소가 도판트로 사용된 경우, 이온 주입 에너지는 약 3 내지 10 keV이다.
다음으로, 도 3e에 도시된 바와 같이 마스크층(149)을 통하여 또 다른 이온 주입 공정(147)을 수행하여 제2우물(152)용 컨택 우물(156)을 형성한다. PMOS 트랜지스터의 경우에, 상기 컨택 우물(56)은 비소 또는 인 등의 N형 도판트 물질로 구성된다. 또한, 상기 컨택 우물(156)의 도핑 농도는 약 2e20ions/cm3가 된다. 이러한 도핑은 약 2e15내지 5e15ions/cm2의 이온 주입량으로 수행될 수 있다. 전술한 다른 실시예와 마찬가지로 이온 주입 에너지는 이온 주입 공정(147) 동안 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 이온 주입 공정(147) 동안 비소가 도판트로 사용된 경우, 이온 주입 에너지는 약 10 내지 20 keV이다. 당업자라면 본 발명을 충분히 읽고 난 후 , 상기 컨택 우물(156, 158)이 어떤 순서에 의해서도 형성될 수 있다는 것을 이해할 수 있을 것이다.
다음으로, 도 3f에 도시된 바와 같이, 상기 기판(30)의 활성층(30C)에 통상의 제조방법을 사용하여 트랜지스터(32)를 형성한다. PMOS 트랜지스터의 경우에는 소스/드레인 영역(42)이 붕소, 이불화붕소 등의 P형 도판트 물질로 도핑될 것이며, 이들은 통상의 확장 주입 및 소스/드레인 주입 방법으로 형성될 수 있다.
다음으로, 도 3f에 화살표(151)로 도시된 바와 같이, 마스크층(153)을 통하여 이온 주입 공정을 수행하여 제2우물(152) 내의 벌크 기판(30A)에 소스/드레인 우물(154)을 형성한다. 상기 소스/드레인 우물(154)의 깊이(154d)는 약 10 내지 90 nm 이다. 이온 주입 공정이 완료되었을 때 상기 소스/드레인 우물(154)은 상기 제2우물(152)에 사용된 도판트와 같은 타입의 도판트 물질로 구성될 것이나, 소스/드레인 우물(154)의 도판트 농도가 제2우물(152)의 도판트 농도 보다 더 낮게 된다. PMOS 트랜지스터의 경우에 상기 소스/드레인 우물(154)은 반대 도핑 (counter-doping) 기법에 의하여 형성될 수 있다. 보다 구체적으로, 일실시예로서 상기 소스/드레인 우물(154)은 붕소, 이불화붕소 등의 P형 도판트 물질을 주입하여 형성할 수 있으며, 약 4e11내지 1e15ions/cm2의 이온 주입량으로 N형 물질이 도핑된 제2우물(152)에 주입된다. 상기 이온 주입 공정(151)에서 이온 주입 에너지는 주입된 도판트 물질에 의존하여 변화될 것이다. 일실시예로서 붕소가 도판트로 사용된 경우, 이온 주입 공정(151)에서 이온 주입 에너지는 약 10 내지 25 keV 범위에서 변화될 수 있다. 그 결과, 상기 소스/드레인 우물(154)의 N형 도판트 농도는 약 1015내지 1017ions/cm3이 된다. NMOS 소자와 유사하게, 상기 소스/드레인 우물(154)을 형성하는데 이용된 이온 주입 공정(151)은 소자의 게이트 전극(34)을 형성한 후라면 언제든지 수행될 수 있다. 그러나, 통상적으로 게이트 전극(34)에 인접하여 하나 이상의 측벽 스페이서(40)를 형성한 후에 이온 주입 공정(151)을 수행한다. 다음으로, 도 3f의 마스크층(153)을 제거하고 통상적인 공정 기법에 의하여 트랜지스터(32)의 제조를 완성한다.
본 실시예에서, 트랜지스터(32)가 오프되면, 약 0.1 내지 2.0 V 정도의 양의 전압이 컨택(162)을 통하여 제2우물(152)에 인가되어 트랜지스터(32) 오프시의 누설전류를 감소시킨다. 반면, 트랜지스터(32)가 온되면, 컨택(162)을 통하여 약 -0.1 내지 -1.0 V의 전압을 인가함으로써 제2우물(152)을 음으로 바이어스시킬 수 있다. 이렇게 제2우물(152)에 음의 바이어스를 인가함으로써 트랜지스터(32)의 구동전류를 증가시킬 수 있고, 이에 따라 PMOS 트랜지스터(32) 및 이를 포함하는 집적 회로의 전체 동작 속도를 향상시킬 수 있다.
본 발명은 바이어스된 삼중-우물 완전 고갈 SOI 구조 및 이를 제조하고 동작시키는 다양한 방법에 관한 것이다. 일실시예에서, 본 발명에 따른 장치는 벌크 기판, 매립층 및 활성층을 포함하는 실리콘-온-인슐레이터 기판 위에 형성된 트랜지스터를 포함하여 구성되며, 상기 벌크 기판에는 제1도판트 물질이 도핑되고 제1우물이 형성되며, 상기 제1우물은 상기 제1도판트 물질의 반대 타입의 제2도판트 물질이 도핑된다. 상기 장치는 상기 벌크 기판의 제1우물 내에 형성된 제2우물을 더 포함하며, 상기 제2우물은 상기 제1도판트와 동일 타입의 도판트 물질이 도핑되고, 상기 트랜지스터는 상기 제2우물 상부의 활성층에 형성되며, 또한 상기 장치는 상기 제1우물용 전기적 컨택과 상기 제2우물용 전기적 컨택을 더 포함한다. 또 다른실시예에서,상기 트랜지스터는 다수의 소스/드레인 영역을 포함하며, 상기 소스/드레인 영역 하부의 벌크 기판의 제2우물 내부에 소스/드레인 우물이 형성된다. 상기 소스/드레인 우물은 상기 제1도판트 물질과 동일 타입의 도판트 물질이 도핑되는데, 상기 소스/드레인 우물의 도판트 농도는 상기 제2우물의 제1도판트 물질의 도핑 농도 보다 낮다.
본 발명의 일실시예에 따르면, 벌크 기판, 매립층 및 활성층을 포함하는 실리콘-온-인슐레이터 기판 위에 형성된 트랜지스터를 형성하는 방법이 제공되며, 상기 벌크 기판에는 제1도판트 물질이 도핑된다. 상기 방법은 상기 제1도판트 물질의 반대 타입의 제2도판트 물질을 사용하여 제1이온주입 공정을 수행하여 상기 벌크 기판 내에 제1우물을 형성하고, 상기 제1도판트 물질과 동일 타입의 도판트 물질을 사용하여 제2이온주입 공정을 수행하여 상기 벌크 기판의 제1우물 내에 제2우물을 형성하고, 상기 제2우물 상부의 활성층에 트랜지스터를 형성하고, 상기 제1우물에 전도성 컨택을 형성하고 상기 제2우물에 전도성 컨택을 형성하는 단계를 포함한다. 또 다른 실시예에서, 상기 방법은 소스/드레인 영역을 형성하는 단계를 더 포함하며, 상기 방법은 또한 상기 제1도판트 물질과 동일 타입의 도판트 물질을 사용하여 제3이온주입 공정을 수행하여 상기 트랜지스터의 소스/드레인 영역 각각의 하부 벌크 기판에 소스/드레인 우물을 형성하는 단계를 더 포함하며, 상기 소스/드레인 우물의 도핑 농도는 상기 제2우물의 제1도판트 물질의 도핑 농도 보다 낮다.
전술한 특정 실시예는 단지 설명을 위한 것이며, 본 발명은 당업자에게 자명한 균등적인 방법으로 변형될 수 있다. 예를 들어, 앞서 설명된 공정들은 다른 순서로 진행될 수 있을 것이며, 후술되는 특허청구범위에 기재된 것 이외에는 구조 또는 설계에 관한 상세 내용에 대하여 어떠한 한정도 되어서는 안된다. 따라서, 전술한 특정 실시예는 대치되거나 변형이 가능하며 그러한 변형들은 모두 본 발명의 범주 내에 있는 것으로 간주된다. 따라서, 이하의 특허청구범위에 의하여만 권리범위가 정해진다.

Claims (20)

  1. 제1도판트 물질이 도핑되어 있는 벌크 기판(30A)과, 매립층(30B) 및 활성층(30C)을 포함하는 실리콘-온-인슐레이터 기판(30) 위에 형성된 트랜지스터(32)와;
    상기 벌크 기판(30A)에 형성되며 상기 제1도판트 물질의 반대 타입의 제2도판트 물질이 도핑된 제1우물(50)과;
    상기 벌크 기판(30A)의 제1우물(50) 내에 형성되고, 상기 제1도판트와 동일 타입의 도판트 물질이 도핑된 제2우물(52)과, 상기 트랜지스터는 상기 제2우물(52) 상부의 활성층(30C)에 형성되며;
    상기 제1우물(50)용 전기적 컨택(60)과; 그리고
    상기 제2우물(52)용 전기적 컨택(62)을 포함하는 장치.
  2. 제1항에 있어서, 상기 벌크 기판(30A)의 상기 제1우물(50) 내에 형성되는 컨택 우물(58)을 더 포함하며, 상기 컨택 우물(58)은 상기 제2도판트 물질과 동일 타입의 도판트 물질로 구성되고 상기 컨택 우물(58)의 제2도판트 물질의 농도는 상기 제1우물(50)의 제2도판트 물질의 농도 보다 큰 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 벌크 기판(30A)의 상기 제2우물(52) 내에 형성되는 컨택 우물(56)을 더 포함하며, 상기 컨택 우물(56)은 상기 제1도판트 물질과 동일 타입의 도판트 물질로 구성되고 상기 컨택 우물(56)의 제1도판트 물질의 농도는 상기제2우물(52)의 제1도판트 물질의 농도 보다 큰 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 상기 트랜지스터는 다수의 소스/드레인 영역(42)을 더 포함하고, 상기 장치는 소스/드레인 영역(42) 각각의 하부 벌크 기판(30A)의 제2우물(52) 내부에 형성되는 소스/드레인 우물(54)을 더 포함하며, 상기 소스/드레인 우물(54)은 상기 제1도판트 물질과 동일 타입의 도판트 물질로 구성되고 상기 소스/드레인 우물(54)의 도판트 농도는 상기 제2우물(52)의 제1도판트 물질의 도핑 농도 보다 낮은 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 벌크 기판(30A)은 실리콘으로 이루어지고, 상기 매립층(30B)은 이산화규소로 이루어지고, 상기 활성층(30C)은 실리콘으로 이루어지는 것을 특징으로 하는 장치.
  6. 제1항에 있어서, 상기 벌크 기판(30A)의 도핑 농도는 대략 1012내지 1016ions/cm3의 범위인 것을 특징으로 하는 장치.
  7. 제1항에 있어서, 상기 제1우물(50)의 도핑 농도는 대략 1016내지 1019ions/cm3의 범위인 것을 특징으로 하는 장치.
  8. 제1항에 있어서, 상기 제2우물(52)의 도핑 농도는 대략 1017내지 1020ions/cm3의 범위인 것을 특징으로 하는 장치.
  9. 제2항에 있어서, 상기 제1우물(50) 내의 컨택 우물(58)의 도핑 농도는 대략 2e20ions/cm3인 것을 특징으로 하는 장치.
  10. 제2항에 있어서, 상기 제2우물(52) 내의 컨택 우물(56)의 도핑 농도는 대략 2e20ions/cm3인 것을 특징으로 하는 장치.
  11. 제4항에 있어서, 상기 소스/드레인 우물(54)의 도핑 농도는 대략 1014내지 1017ions/cm3인 것을 특징으로 하는 장치.
  12. 제1항에 있어서, 상기 제1우물(50)은 깊이가 대략 50 - 150 nm 인 것을 특징으로 하는 장치.
  13. 제1항에 있어서, 상기 제2우물(52)은 깊이가 대략 40 - 100 nm 인 것을 특징으로 하는 장치.
  14. 제4항에 있어서, 상기 소스/드레인 우물(54)은 깊이가 대략 10 - 90 nm 인 것을 특징으로 하는 장치.
  15. 제1도판트 물질이 도핑되어 있는 벌크 기판(30A)과, 매립층(30B) 및 활성층(30C)을 포함하는 실리콘-온-인슐레이터 기판(30) 위에 트랜지스터(32)를 형성하는 방법으로서,
    상기 제1도판트 물질의 반대 타입의 도판트 물질을 사용하여 제1이온주입 공정(35)을 수행하여 상기 벌크 기판(30A) 내에 제1우물(50)을 형성하는 단계와;
    상기 제1도판트 물질과 동일 타입의 도판트 물질을 사용하여 제2이온주입 공정(39)을 수행하여 상기 벌크 기판(30A)의 제1우물(50) 내에 제2우물(52)을 형성하는 단계와, 상기 제2우물(52) 상부의 활성층(30C)에 상기 트랜지스터(32)가 형성되고;
    상기 제1우물(50)에 전도성 컨택(60)을 형성하는 단계와; 그리고
    상기 제2우물(52)에 전도성 컨택(62)을 형성하는 단계를 포함하는 방법.
  16. 제15항에 있어서, 상기 트랜지스터(32)는 다수의 소스/드레인 영역(42)을 더 포함하며, 상기 방법은 상기 제1도판트 물질과 반대 타입의 도판트 물질을 사용하여 제3이온주입 공정(51)을 수행하여 상기 소스/드레인 영역(42) 각각의 하부 벌크기판(30A)에 소스/드레인 우물(54)을 형성하는 단계를 더 포함하며, 상기 소스/드레인 우물(54)의 도핑 농도는 상기 제2우물(52)의 제1도판트 물질의 도핑 농도 보다 낮은 것을 특징으로 하는 방법.
  17. 제15항에 있어서, 상기 트랜지스터(32)는 게이트 전극(34)을 더 포함하며, 상기 제3이온주입 공정(51)은 상기 게이트 전극(34)이 형성된 후에 수행되는 것을 특징으로 하는 방법.
  18. 제15항에 있어서, 상기 트랜지스터(32)는 게이트 전극(34)과 측벽 스페이서(40)를 더 포함하며, 상기 제3이온주입 공정(51)은 상기 측벽 스페이서(40)가 형성된 후에 수행되는 것을 특징으로 하는 방법.
  19. 제15항에 있어서, 또 다른 이온주입 공정(42)을 더 수행하여 상기 벌크 기판(30A)의 상기 제1우물(50) 내에 컨택 우물(58)을 형성하고, 상기 이온주입 공정(42)은 상기 제1도판트 물질과 반대 타입의 제2도판트 물질로 수행되며 상기 컨택 우물(58)의 제2도판트 물질의 농도는 상기 제1우물(50)의 제2도판트 물질의 농도 보다 큰 것을 특징으로 하는 방법.
  20. 제15항에 있어서, 또 다른 이온주입 공정(47)을 더 수행하여 상기 벌크 기판(30A)의 상기 제2우물(50) 내에 컨택 우물(56)을 형성하고, 상기 이온주입 공정(47)은 상기 제1도판트 물질과 동일 타입의 도판트 물질로 수행되며 상기 컨택 우물(56)의 제1도판트 물질의 농도는 상기 제2우물(52)의 제1도판트 물질의 농도 보다 큰 것을 특징으로 하는 방법.
KR1020047014856A 2002-03-21 2002-12-17 바이어스되는 삼중 웰의 완전 공핍된 ｓｏｉ 구조, 그 제조 방법 및 제어 방법 KR100939094B1 (ko)

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor
US7115949B2 (en) * 2002-05-30 2006-10-03 Freescale Semiconductor, Inc. Method of forming a semiconductor device in a semiconductor layer and structure thereof
EP1588418A1 (de) * 2003-01-30 2005-10-26 X-FAB Semiconductor Foundries AG Soi struktur mit substratkontakten beidseits der box und herstellungs-verfahren für eine solche struktur
JP2005116623A (ja) * 2003-10-03 2005-04-28 Nec Electronics Corp 半導体装置およびその製造方法
JP4664631B2 (ja) * 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
TWI240370B (en) * 2004-08-26 2005-09-21 Airoha Tech Corp Substrate structure underlying a pad and pad structure
CN101238580B (zh) * 2005-08-18 2010-06-16 富士通微电子株式会社 半导体器件及其制造方法
JP2007115971A (ja) * 2005-10-21 2007-05-10 Fujitsu Ltd 半導体装置とその製造方法
US7442996B2 (en) * 2006-01-20 2008-10-28 International Business Machines Corporation Structure and method for enhanced triple well latchup robustness
DE102007004859A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale SOI-Bauelement mit einer Substratdiode mit Prozess toleranter Konfiguration und Verfahren zur Herstellung des SOI-Bauelements
KR101003115B1 (ko) * 2007-12-12 2010-12-21 주식회사 하이닉스반도체 플로팅 바디 캐패시터를 구비한 반도체 메모리 소자 및 그제조방법
US7843005B2 (en) * 2009-02-11 2010-11-30 International Business Machines Corporation SOI radio frequency switch with reduced signal distortion
US8421156B2 (en) * 2010-06-25 2013-04-16 International Business Machines Corporation FET with self-aligned back gate
FR2980640B1 (fr) * 2011-09-26 2014-05-02 Commissariat Energie Atomique Circuit integre en technologie fdsoi avec partage de caisson et moyens de polarisation des plans de masse de dopage opposes presents dans un meme caisson
CN103489779B (zh) 2012-06-12 2016-05-11 中国科学院微电子研究所 半导体结构及其制造方法
US9252228B2 (en) 2013-11-29 2016-02-02 Qualcomm Incorporated Threshold voltage adjustment in metal oxide semiconductor field effect transistor with silicon oxynitride polysilicon gate stack on fully depleted silicon-on-insulator
US9257353B1 (en) * 2014-10-24 2016-02-09 GlobalFoundries, Inc. Integrated circuits with test structures including bi-directional protection diodes
FR3038775A1 (fr) 2015-07-09 2017-01-13 St Microelectronics Sa Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi
US9621033B2 (en) 2015-09-09 2017-04-11 Nxp Usa, Inc. Charge pump circuit for providing multiplied voltage
US10096708B2 (en) * 2016-03-30 2018-10-09 Stmicroelectronics Sa Enhanced substrate contact for MOS transistor in an SOI substrate, in particular an FDSOI substrate
FR3053834B1 (fr) 2016-07-05 2020-06-12 Stmicroelectronics Sa Structure de transistor
US10109620B1 (en) * 2017-07-26 2018-10-23 Globalfoundries Inc. Method for reducing switch on state resistance of switched-capacitor charge pump using self-generated switching back-gate bias voltage
CN109545792B (zh) * 2018-11-29 2022-01-04 上海华力微电子有限公司 一种sonos存储结构及其制造方法
US11444160B2 (en) 2020-12-11 2022-09-13 Globalfoundries U.S. Inc. Integrated circuit (IC) structure with body contact to well with multiple diode junctions
CN113594161A (zh) * 2021-07-30 2021-11-02 广东省大湾区集成电路与系统应用研究院 半导体器件及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920008834A (ko) * 1990-10-09 1992-05-28 아이자와 스스무 박막 반도체 장치
US5359219A (en) * 1992-12-04 1994-10-25 Texas Instruments Incorporated Silicon on insulator device comprising improved substrate doping
JP3110262B2 (ja) * 1993-11-15 2000-11-20 松下電器産業株式会社 半導体装置及び半導体装置のオペレーティング方法
JPH0832040A (ja) 1994-07-14 1996-02-02 Nec Corp 半導体装置
JPH0887881A (ja) * 1994-09-19 1996-04-02 Mitsubishi Electric Corp 半導体記憶装置
JPH08153880A (ja) 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法
JP3462301B2 (ja) * 1995-06-16 2003-11-05 三菱電機株式会社 半導体装置及びその製造方法
JP3641511B2 (ja) * 1995-06-16 2005-04-20 株式会社ルネサステクノロジ 半導体装置
DE69733603D1 (de) * 1997-01-23 2005-07-28 St Microelectronics Srl NMOS, negative Ladungspumpe
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
SG67518A1 (en) * 1997-06-30 1999-09-21 Matsushita Electric Works Ltd Solid-state relay
JP3765163B2 (ja) * 1997-07-14 2006-04-12 ソニー株式会社 レベルシフト回路
US6072217A (en) * 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
US6100567A (en) * 1998-06-11 2000-08-08 Sun Microsystems, Inc. Tunable threshold SOI device using back gate and intrinsic channel region
US6307233B1 (en) * 1998-07-31 2001-10-23 Texas Instruments Incorporated Electrically isolated double gated transistor
KR100302189B1 (ko) * 1999-10-05 2001-11-02 윤종용 에스.오.아이(ｓｏｉ)구조를 갖는 반도체 소자 및 그 제조방법
JP3872927B2 (ja) * 2000-03-22 2007-01-24 株式会社東芝 昇圧回路
US6406948B1 (en) * 2000-07-13 2002-06-18 Chartered Semiconductor Manufacturing Ltd. Method for forming an ESD protection network for SOI technology with the ESD device formed in an underlying silicon substrate
JP3475162B2 (ja) * 2000-09-08 2003-12-08 三洋電機株式会社 チャージポンプ回路
US6496055B2 (en) * 2000-12-29 2002-12-17 Intel Corporation Gate enhanced tri-channel positive charge pump
US6677805B2 (en) * 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6661042B2 (en) * 2002-03-11 2003-12-09 Monolithic System Technology, Inc. One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US7432136B2 (en) * 2002-05-06 2008-10-07 Advanced Micro Devices, Inc. Transistors with controllable threshold voltages, and various methods of making and operating same

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