KR20130004909A - 전자 장치 및 시스템과, 그 제조 및 사용 방법 - Google Patents

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KR20130004909A
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region
channel
transistor
gate
threshold voltage
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KR1020127024299A
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스캇 이. 톰슨
다모다 알. 텀말라팰리
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수볼타, 인크.
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Abstract

각종의 전자 장치 및 시스템에서 전력 소비를 감소시키기 위해 일련의 새로운 구조 및 방법이 제공된다. 일부 구조 및 방법은 대체로 기존의 벌크 CMOS 공정 흐름 및 제조 기술을 재사용함으로써 구현될 수 있고, 이는 반도체 업계는 물론 광범위한 전자장치 업계가 비용이 많이 들고 위험한 대안의 기술로의 전환을 피할 수 있게 해준다. 논의될 바와 같이, 일부 구조 및 방법은 CMOS 기반 디바이스가 종래의 벌크 CMOS와 비교하여 감소된 σVT를 가질 수 있게 해주고 채널 영역에 도펀트를 갖는 FET의 문턱 전압 VT가 보다 정밀하게 설정될 수 있게 해주는 깊게 공핍된 채널(Deeply Depleted Channel, DDC) 설계에 관한 것이다. DDC 설계는 또한 종래의 벌크 CMOS 트랜지스터와 비교하여 강한 바디 효과를 가질 수 있으며, 이는 DDC 트랜지스터에서의 전력 소비의 상당한 동적 제어를 가능하게 해줄 수 있다. 상이한 이점들을 달성하도록 DDC를 설정하는 다양한 방법들이 존재하며, 본 발명에서 제시된 추가적인 구조들 및 방법들이 단독으로 또는 DDC와 결합하여 사용되어 추가적인 이점들을 만들어낼 수 있다.

Description

전자 장치 및 시스템과, 그 제조 및 사용 방법{ELECTRONIC DEVICES AND SYSTEMS, AND METHODS FOR MAKING AND USING THE SAME}
전자 장치는 전에 없이 일상 생활의 필요불가결한 부분이 되었다. 개인용 컴퓨터 및 휴대폰과 같은 시스템은 작업하는 방식, 노는 방식, 및 통신하는 방식을 근본적으로 변화시켰다. 디지털 음악 플레이어, 전자책 리더 및 태블릿과 같은 새로운 장치는 물론 기존의 제품군에 대한 개선이 매년마다 소개된다. 이들 새로운 장치는 우리의 삶의 방식을 계속 변모시키는 점점 더 많은 혁신을 보여주고 있다.
세계 경제 및 현대 문명에 대한 전자 시스템의 중요성이 높아지는 것은 현재까지 상당 부분이 반도체 업계가 Moore의 법칙을 따르는 것에 의해 가능하였다. 이 현상을 처음으로 발견한 Intel의 설립자인 Gordon Moore의 이름을 따서, Moore의 법칙은 집적 회로(또는 칩) 상의 동일한 면적 내에 저렴하게 제조될 수 있는 트랜지스터의 수가 시간에 따라 지속적으로 증가한다는 것이다. 일부 업계 전문가는, 예를 들어, 동일한 면적 내의 트랜지스터의 수가 대략 2년마다 대체로 2배로 된다고 하면서, 이 법칙을 정량화한다. 기능의 증가 및 Moore의 법칙에 의해 제공되는 관련 비용 및 크기의 감소가 없다면, 오늘날 널리 이용되고 있는 많은 전자 시스템이 실용적이지도 가격 부담이 없지도 않을 것이다.
얼마 동안, 반도체 업계는 칩에 회로를 만드는 데 벌크 CMOS 기술을 사용함으로써 Moore의 법칙을 성공적으로 지켜왔다. 벌크 CMOS 기술은 특히 "확장가능"하다고 밝혀졌으며, 이는 허용가능한 생산 비용을 유지하기 위해 기존의 제조 공정 및 장비를 최적화하여 재사용하면서 벌크 CMOS 트랜지스터가 점점 더 작게 제조될 수 있다는 것을 의미한다. 과거에, 벌크 CMOS 트랜지스터의 크기가 감소됨에 따라, 그의 전력 소비가 감소되었으며, 이는 업계가 Moore의 법칙을 따르면서 감소된 비용으로 증가된 트랜지스터 밀도를 제공하는 것에 도움을 주었다. 따라서, 반도체 업계는 벌크 CMOS 트랜지스터의 전력 소비를 그의 크기에 따라 스케일링할 수 있게 되었으며, 트랜지스터 및 트랜지스터가 존재하는 시스템을 동작시키는 비용을 줄였다.
그렇지만, 최근에, 벌크 CMOS 트랜지스터의 크기를 줄이면서 그의 전력 소비를 감소시키는 것이 점점 더 어렵게 되었다. 트랜지스터 전력 소비는 칩 전력 소비에 직접 영향을 미치며, 이는 차례로 시스템을 동작시키는 비용 및, 어떤 경우에, 시스템의 효용성에 영향을 준다. 예를 들어, 트랜지스터당 전력 소비가 동일하거나 증가하면서 동일한 칩 면적 내의 트랜지스터의 수가 배로 되는 경우, 칩의 전력 소비는 2배보다 많게 될 것이다. 이것은 부분적으로는 얻어진 칩을 냉각시킬 필요성 - 이는 또한 더 많은 에너지를 필요로 함 - 으로 인한 것이다. 그 결과, 이것으로 인해 최종 사용자가 칩을 동작시키기 위해 부담하는 에너지 비용이 2배보다 많게 될 것이다. 이러한 증가된 전력 소비는 또한, 예를 들어, 모바일 장치의 배터리 수명을 감소시킴으로써 가전 제품의 유용성을 상당히 떨어뜨릴 수 있다. 이는 또한 열 발생을 증가시키는 것 및 열 소산을 필요로 하는 것, 어쩌면 시스템의 신뢰성을 저하시키는 것, 그리고 환경에 부정적 영향을 주는 것과 같은 다른 효과도 가질 수 있다.
부분적으로는 트랜지스터 크기가 감소됨에 따라 트랜지스터의 동작 전압 VDD가 더 이상 감소될 수 없는 것으로 생각되기 때문에, 벌크 CMOS의 전력 소비를 계속 감소시키는 것이 실행불가능하다는 인식이 반도체 엔지니어들 사이에 널리 확산되었다. CMOS 트랜지스터는 온 또는 오프이다. CMOS 트랜지스터의 상태는 트랜지스터의 문턱 전압 VT에 대해 트랜지스터의 게이트에 인가되는 전압의 값에 의해 결정된다. 트랜지스터가 온으로 스위칭되어 있는 동안, 트랜지스터는 하기의 방정식으로 표현될 수 있는 동적 전력(dynamic power)을 소비하며,
Pdynamic = CVDD 2f
여기서 VDD는 트랜지스터에 공급되는 동작 전압이고, C는 온으로 스위칭될 때의 트랜지스터의 부하 커패시턴스(load capacitance)이며, f는 트랜지스터가 동작되는 주파수이다. 트랜지스터가 오프으로 스위칭되어 있는 동안, 트랜지스터는 다음의 방정식으로 표현될 수 있는 정적 전력(static power)을 소비하며, Pstatic = IOFF VDD, 여기서 IOFF는 트랜지스터가 오프로 스위칭되어 있을 때의 누설 전류이다. 과거에, 업계는 주로 동작 전압 VDD를 감소시킴으로써 - 이는 동적 전력 및 정적 전력 둘다를 감소시킴 - 트랜지스터 전력 소비를 감소시켰다.
동작 전압 VDD를 감소시킬 수 있는 것은, 부분적으로는, 문턱 전압 VT를 정확하게 설정할 수 있는 것에 의존하지만, 예를 들어, RDF(Random Dopant Fluctuation)를 비롯한 각종의 인자들로 인해, 트랜지스터 크기가 감소됨에 따라 그것이 점점 더 어렵게 되었다. 벌크 CMOS 공정을 사용하여 제조되는 트랜지스터의 경우, 문턱 전압 VT를 설정하는 주된 파라미터는 채널 내의 도펀트의 양이다. VT에 영향을 주는 다른 인자는 할로 주입(halo implantation), 소스 및 드레인 확장, 및 기타 인자이다. 이론적으로는, 동일한 칩 상의 동일한 트랜지스터가 동일한 VT를 가지도록 이것이 정확하게 행해질 수 있지만, 실제로는 문턱 전압이 상당히 변화할 수 있다. 이것은 이들 트랜지스터 모두가 동일한 게이트 전압에 응답하여 동시에 온으로 스위칭되지 않을 것이고 일부가 결코 온으로 스위칭되지 않을 수 있다는 것을 의미한다. 100 ㎚ 이하의 채널 길이를 갖는 트랜지스터의 경우, RDF는 VT의 변동(통상적으로, sigmaVT 또는 σVT라고 함)의 주요 결정요인이고, 채널 길이가 감소됨에 따라 RDF에 의해 야기된 σVT의 양은 단지 증가한다. IEEE International Solid-State Circuits Conference, 2009에서의 Kiyoo Itoh, Hitachi Ltd.의 기조 발표와 함께, Intel Corporation에 의해 제공된 정보, 평가된 실험 데이터에 기초하는 도 1에 도시된 바와 같이, 반도체 엔지니어들 사이의 종래의 지식은 나노스케일 벌크 CMOS에서의 증가하는 σVT는 동작 전압 VDD이 순방향으로 되는 것에 대한 실제 하한으로서 1.0 V를 설정하는 것이었다. 업계 목표가 목표 면적을 감소시키는 것인 경우, VDD는 하향 경사 함수로서 나타내어진다. 그렇지만, σVT에 대한 곡선은 디바이스 선폭의 감소에 따라 증가하고, 여기서 RDF는 실제로는 Vmin을 증가시킨다. 동적 및 정적 전력의 전력 함수는 전력 = CVDD 2f + IVDD이다. 따라서, 전체 전력이 증가한다.
이들 및 기타 이유로 인해, 짧은 채널 디바이스(short channel device)에서 σVT를 감소시키는 많은 공지된 기법이 있다는 사실에도 불구하고, 반도체 업계의 엔지니어는 일반적으로 벌크 CMOS가 장래의 공정 노드(process node)에서 포기되어야만 한다고 생각하고 있다. 예를 들어, 벌크 CMOS에서 σVT를 감소시키는 한가지 종래의 방식은 채널이 수직으로 아래쪽으로(게이트로부터 기판 쪽으로 멀리) 연장함에 따라 채널에서의 도펀트 농도를 증가시키는 불균일한 도핑 프로파일을 제공하도록 기능하는 것을 포함한다. 이러한 유형의 역행 도핑 프로파일(retrograde doping profile)이, 도핑 변동에 대한 민감도는 감소시킬지라도, 디바이스 동작에 악영향을 미치는 짧은 채널 효과에 대한 민감도는 증가시킨다. 짧은 채널 효과로 인해, 이들 도핑 파라미터는 일반적으로 나노스케일 디바이스에 대해 스케일링가능하지 않으며, 따라서 이 방식은 나노스케일의 짧은 채널 트랜지스터에 사용하기에는 일반적으로 적합하지 않게 한다. 기술이 45㎚ 또는 심지어 22㎚ 공정 노드에서 형성되는 짧은 채널 디바이스 쪽으로 이동함에 따라, 이러한 디바이스에서의 역행 방식의 이점은 제한되어 있는 것으로 인식되고 있다.
이들 기술적 장애를 극복하기 위해 연구하는 반도체 엔지니어들은 또한 나노스케일 영역으로 하향 스케일링하는 것과 연관된 성능 문제를 해결하기 위해 SSRW(super steep retrograde well)를 사용하는 것도 시도하였다. 나노미터 스케일 디바이스에 대한 역행 도핑(retrograde doping)과 같이, SSRW 기법은 특수한 도핑 프로파일을 사용하여, 약하게 도핑된 채널 아래에 강하게 도핑된 층을 형성한다. SSRW 프로파일은 채널 도핑을 가능한 한 낮은 레벨로 감소시키기 위해 도펀트 레벨의 아주 급격한 증가를 갖는 점에서 역행 도핑과 다르다. 이러한 급격한 도펀트 프로파일에 의해 짧은 채널 효과의 감소, 채널 영역에서의 증가된 이동도, 및 보다 적은 기생 커패시턴스가 얻어질 수 있다. 그렇지만, 고용량의 나노스케일 집적 회로 응용을 위해 이들 디바이스를 제조할 때 이들 구조를 달성하는 것이 아주 어렵다. 이 어려움은 부분적으로는, 특히 NMOS 트랜지스터와 같은 p-우물 디바이스에 대해 채널 영역으로의 역행 우물(retrograde well) 및 SSRW 도펀트 화학종(dopant species)의 외부 확산(out-diffusion)으로 인한 것이다. 또한, SSRW의 사용은 σVT를 용인될 수 없는 레벨로 증가시킬 수 있는 랜덤한 도펀트 밀도 변동에 의한 문제를 없애지 않는다.
기존의 벌크 CMOS 구현예의 단점을 해결하려는 이들 및 기타 시도에 부가하여, 업계는 채널에 도펀트를 갖지 않는 CMOS 트랜지스터 구조에 많은 중점을 두어 왔다. 이러한 트랜지스터 구조는, 예를 들어, 완전 공핍형 SOI(Silicon On Insulator) 및 다양한 FINFET 또는 오메가 게이트 디바이스를 포함한다. SOI 디바이스는 통상적으로 얇은 유리 또는 이산화실리콘 절연층 - BOX(Buried Oxide) 층이라고 함 - 에 의해 실리콘 기판과 분리되어 있는 얇은 상부 실리콘층 상에 정의된 트랜지스터를 가진다. FINFET 디바이스는 실리콘 채널에서의 전계를 제어하기 위해 다수의 게이트를 사용한다. 이러한 것은 실리콘 채널에 적은 도펀트를 가짐으로써 σVT를 감소시킬 수 있다. 이것은 채널에 주입된 도펀트 원자의 수 또는 위치의 원자 레벨 변동을 사소하게 만든다. 그렇지만, 양 유형의 디바이스는 벌크 CMOS에서 사용되는 것보다 더 복잡하고 비용이 많이 드는 웨이퍼 및 관련 처리를 필요로 한다.
새로운 기술로의 전환과 연관된 비용 및 위험이 상당하여, 반도체 및 전자 시스템의 제조업체는 벌크 CMOS의 사용을 연장할 방안을 오랫동안 찾아왔다. 그 노력이 지금까지는 성공적이지 않은 것으로 밝혀졌다. 벌크 CMOS의 전력 소비를 계속 감소시키는 것은 점점 더 반도체 업계에서 극복할 수 없는 문제로 보고 있다.
도 1은 디바이스 스케일링에 대한 전력 한계 및 σVT 한계의 경향의 일례를 나타낸 도면.
도 2a는 일 실시예에 따른, DDC(deeply depleted channel, 깊게 공핍된 채널)를 갖는 전계 효과 트랜지스터를 나타낸 도면.
도 2b는 일 실시예에 따른, 깊게 공핍된 영역을 갖는 채널을 나타낸 도면.
도 2c는 일 실시예에 따른 상이한 도핑 농도의 3개의 영역을 갖는 채널의 다른 일례를 나타낸 도면.
도 2d는 일 실시예에 따른, 깊게 공핍된 영역을 갖는 채널의 다른 일례를 나타낸 도면.
도 3은 일 실시예에 따른, 도펀트 농도 대 채널 깊이의 그래프를 나타낸 도면.
도 4는 일 실시예에 따른, 도펀트 농도 대 디바이스 깊이의 변동의 그래프를 나타낸 도면.
도 5는 일 실시예에 따른, 다양한 디바이스로부터의 상이한 문턱 전압을 공급 전압에 대해 그래프로 나타낸 것의 통계적 렌더링의 일례를 나타낸 도면.
도 6은 일 실시예에 따른 개선된 σVT의 일례를 나타낸 도면.
도 7a는 종래의 공정 및 구조에 따라 제조된 벌크 CMOS 트랜지스터의 일례를 나타낸 도면.
도 7b는 도 7a의 종래의 벌크 CMOS 디바이스와 비교하여 상당히 더 깊은 공핍 영역을 갖는, 일 실시예에 따른 DDC 트랜지스터를 나타낸 도면.
도 8a는 도 7a에 나타낸 종래의 벌크 CMOS 구조에 대응하는 FET의 일례를 나타낸 도면.
도 8b는 도 7b에 나타낸 새로운 깊은 우물 구조에 대응하는 FET의 일례를 나타낸 도면.
도 9는 NMOS 디바이스에 대한 보편적 이동도 곡선(universal mobility curve)의 일례를 나타낸 도면.
도 10은 DDC 구조 대 균일한 채널의 문턱 전압과 바디 바이어스 간의 비교의 일례를 나타낸 도면.
도 11은 DDC 구조 대 균일한 채널의 σVT 대 바디 바이어스 전압의 비교를 나타낸 도면.
도 12는 새로운 DDC 구조의 프로파일과 SSRW를 갖는 종래의 벌크 CMOS의 프로파일 간의 비교의 일례를 나타낸 도면.
도 13은 종래의 CMOS 디바이스와 본 명세서에 개시된 실시예에 따라 구성된 구조 간의 비교의 일례를 나타낸 도면.
도 14a 내지 도 14i는 DDC 도핑 프로파일을 갖는 채널을 갖는 디바이스를 제조하는 공정 흐름의 일례를 나타낸 도면.
도 15는 고농도로 도핑된 차폐 영역을 갖는 다중 모드 디바이스 및 바디에 바디 바이어스 전압을 인가하는 메커니즘의 일례를 나타낸 도면.
도 16은 n-채널 DDC 디바이스와 종래의 n-채널 디바이스 사이의 문턱 전압 VT 대 바이어스 전압 VBS의 비교의 일례를 나타낸 도면.
도 17a는 디바이스마다의 문턱 전압의 변동이 종래의 디바이스에서 어떻게 지연 시간의 넓은 확산을 야기시키는지의 일례를 나타낸 도면.
도 17b는 일 실시예에 따른, DDC 디바이스에 대한 향상된 지연 시간 특성의 일례를 나타낸 도면.
도 18은 일 실시예에 따른, 디바이스에 대해 설정된 정적 VT 값의 그래프를 나타낸 도면.
도 19는 일 실시예에 따른, 개별 바디를 갖는 다수의 트랜지스터 그룹의 일례를 나타낸 도면.
도 20의 (a) 및 도 20의 (b)는 일 실시예에 따른, n-채널 4-단자 트랜지스터 레이아웃의 일례를 나타낸 도면.
도 21의 (a), 도 21의 (b) 및 도 21의 (c)는 일 실시예에 따른, SPW(shallow P-well, 얕은 P-우물)를 갖는 채널 4-단자 트랜지스터의 일례를 나타낸 도면.
도 22의 (a) 및 도 22의 (b)는 일 실시예에 따른, 바디 액세스 트랜지스터를 갖는 동적 다중 모드 트랜지스터의 일례를 나타낸 도면.
도 23의 (a) 및 도 23의 (b)는 일 실시예에 따른, PTI(partial trench isolation, 부분 트렌치 분리)를 갖는 동적 다중 모드 트랜지스터의 다른 일례를 나타낸 도면.
도 24의 (a), 도 24의 (b) 및 도 24의 (c)는 일 실시예에 따른, PTI를 갖는 4-단자 트랜지스터의 일례를 나타낸 도면.
도 25의 (a), 도 25의 (b) 및 도 25의 (c)는 일 실시예에 따른, 국부적 상호접속부(local interconnect)를 갖는 3-단자 트랜지스터의 일례를 나타낸 도면.
도 26의 (a), 도 26의 (b) 및 도 26의 (c)는 일 실시예에 따른, 바디를 게이트에 연결시키는 PGC를 갖는 3-단자 트랜지스터의 다른 일례를 나타낸 도면.
도 27의 (a), 도 27의 (b) 및 도 27의 (c)는 일 실시예에 따른, 게이트 연장부 아래에 연장되어 있는 활성 영역에 만들어진 바디 접점(body contact)을 갖는 3-단자 트랜지스터의 다른 일례를 나타낸 도면.
도 28의 (a), 도 28의 (b) 및 도 28의 (c)는 일 실시예에 따른, 바디 접점을 갖는 3-단자 트랜지스터의 다른 일례를 나타낸 도면.
도 29의 (a), 도 29의 (b) 및 도 29의 (c)는 일 실시예에 따른, 프로그램가능 4/3-단자 트랜지스터의 일례를 나타낸 도면.
도 30은 일 실시예에 따른, 4-단자 트랜지스터를 사용하는 동적 모드 전환을 할 수 있는 회로의 일례를 나타낸 도면.
도 31은 일 실시예에 따른, 4-단자 트랜지스터를 사용하는 동적 모드 전환 회로의 일례를 나타낸 도면.
도 32a는 일 실시예에 따른, 동적 모드 전환을 할 수 있는 회로의 일례를 나타낸 도면.
도 32b는 도 32a의 회로 블록에 대한 단면의 일례를 나타낸 도면.
도 33a는 일 실시예에 따른, 동적 모드 전환을 할 수 있는 회로의 일례를 나타낸 도면.
도 33b는 도 33a의 회로 블록에 대한 단면의 일례를 나타낸 도면.
도 34a의 (ⅰ) 및 (ⅱ)는 상이한 공통으로 사용되는 구성요소로 구성된 회로의 일례를 나타낸 도면.
도 34b는 일 실시예에 따른, 바디 액세스 폴리(body access poly)를 사용하는 트랜지스터 그룹의 일례를 나타낸 도면.
도 34c는 일 실시예에 따른, 바디 액세스 트랜지스터를 사용하는 트랜지스터 그룹의 일례를 나타낸 도면.
도 34d는 일 실시예에 따른, 개별 탭을 갖는 바디 액세스 트랜지스터를 사용하는 트랜지스터 그룹의 일례를 나타낸 도면.
도 34e의 (ⅰ), (ⅱ) 및 (ⅲ)는 도 34d에 대응하는 단면도의 일례를 나타낸 도면.
도 35a, 도 35b 및 도 35c는 일 실시예에 따른, 레거시 디바이스와 새로운 디바이스를 혼합하여 사용하는 다중 모드 스위치 회로의 일례를 나타낸 도면.
도 36은 레거시 방식에 기초한 다른 다중 모드 스위치 회로의 일례를 나타낸 도면.
도 37a, 도 37b 및 도 37c는 일 실시예에 따른, PD(partially depleted, 부분 공핍형) SOI 기술에 기초한 다중 모드 스위치 회로의 일례를 나타낸 도면.
도 38은 일 실시예에 따른, 6T SRAM 셀의 일례를 나타낸 도면.
도 39는 도 38의 6T SRAM에 대한 레이아웃의 일례를 나타낸 도면.
도 40a의 (ⅰ), (ⅱ) 및 (ⅲ)는 도 39의 레이아웃의 단면의 일례를 나타낸 도면.
도 40b는 도 39에 대응하는 6T SRAM 셀의 사시도의 일례를 나타낸 도면.
도 41a는 도 39에 대응하는 우물의 평면도의 일례를 나타낸 도면.
도 41b는 일 실시예에 따른, 2x2 어레이를 형성하기 위해 적층된 6T SRAM 셀의 일례를 나타낸 도면.
도 42는 본 명세서에 기술된 실시예와 함께 사용가능한 탭 셀(tap cell)의 레이아웃 일례를 나타낸 도면.
도 43a, 도 43b 및 도 43c는 도 42에 대응하는 단면도의 일례를 나타낸 도면.
도 44는 도 42의 탭 셀의 평면도의 일례를 나타낸 도면.
도 45는 일 실시예에 따른, 2x2 SRAM 어레이를 형성하는 것의 일례를 나타낸 도면.
도 46은 일 실시예에 따른, SPW 분리를 위해 탭 셀을 사용하는 4x4 SRAM 어레이의 일례를 나타낸 도면.
도 47은 일 실시예에 따른, 행별 VSS에 대한 6T-SRAM 회로의 일례를 나타낸 도면.
도 48는 도 47에 대응하는 SRAM 셀의 레이아웃의 일례를 나타낸 도면.
도 49a는 도 48에 대응하는 SRAM 레이아웃의 SPW 및 SNW의 일례를 나타낸 도면.
도 49b는 일 실시예에 따른, 행별 VSS 기법을 갖는 2x2 SRAM 어레이를 나타낸 도면.
도 49c는 일 실시예에 따른, 행별 VSS 기법을 갖는 4x4 SRAM 어레이를 나타낸 도면.
도 50은 도 47에 대응하는 SRAM 셀의 레이아웃의 다른 일례를 나타낸 도면.
도 51a는 도 50에 대응하는 SRAM 레이아웃의 SPW 및 SNW의 일례를 나타낸 도면.
도 51b는 일 실시예에 따른, 행별 VSS를 갖는 2x2 SRAM 어레이의 일례를 나타낸 도면.
도 51c는 일 실시예에 따른, 행별 VSS를 갖는 4x4 SRAM 어레이를 나타낸 도면.
도 52 내지 도 54는 본 명세서에서 논의된 DDC 디바이스 및 실시예의 시스템 응용을 나타낸 도면.
각종의 전자 장치 및 시스템에서 전력 소비를 감소시키기 위해 일련의 새로운 구조 및 방법이 제공된다. 이들 구조 및 방법 중 일부는 대체로 기존의 벌크 CMOS 공정 흐름 및 제조 기술을 재사용함으로써 구현될 수 있고, 이는 반도체 업계는 물론 광범위한 전자장치 업계가 비용이 많이 들고 위험한 대안의 기술로 전환하는 것을 피할 수 있게 해준다.
논의할 것인 바와 같이, 구조들 및 방법들 중 일부는 DDC(Deeply Depleted Channel) 설계와 관한 것이다. DDC는 종래의 벌크 CMOS와 비교하여 감소된 σVT를 갖는 CMOS 디바이스를 가능하게 해줄 수 있고, 채널 영역에 도펀트를 갖는 FET의 문턱 전압 VT가 훨씬 더 정밀하게 설정될 수 있게 해줄 수 있다. DDC 설계는 또한 종래의 벌크 CMOS 트랜지스터와 비교하여 강한 바디 효과를 가질 수 있으며, 이는 DDC 트랜지스터에서의 전력 소비의 상당한 동적 제어를 가능하게 해줄 수 있다. 상이한 이점을 달성하도록 DDC를 구성하는 많은 방식이 있고, 본 명세서에서 제시된 부가의 구조 및 방법이 부가의 이점을 달성하기 위해 단독으로 또는 DDC와 함께 사용될 수 있다.
또한, 예를 들어, 개선된 칩 전력 소비를 제공하기 위해 DDC를 이용할 수 있는 구현예를 비롯한, 트랜지스터를 칩 상에 집적하는 데 유익한 방법 및 구조가 제공된다. 그에 부가하여, 일부 실시예에서, 트랜지스터 및 집적 회로는 낮은 열 소산, 향상된 신뢰성, 소형화, 및/또는 보다 바람직한 제조 경제성을 비롯한 각종의 다른 이점을 가능하게 해줄 수 있다. 정적으로 및 동적으로, 새로운 트랜지스터 구조의 이점들 중 일부 또는 전부를 강조하는 각종의 접근 방법이 있다. 집적 회로 레벨에서의 개발들 중 다수는 본 명세서에서 논의된 새로운 트랜지스터가 없더라도 이점을 제공한다. 방법들 및 구조들 중 다수는, 예를 들어, 채널 및/또는 바디에 도펀트를 가지는 다른 유형의 트랜지스터를 비롯한, 벌크 CMOS 트랜지스터 이외의 유형의 디바이스에서 유용할 수 있다.
또한, 일부 구현예에서, 시스템 레벨에서의 개선된 전력 소비, 개선된 시스템 성능, 개선된 시스템 비용, 개선된 시스템 제조성 및/또는 개선된 시스템 신뢰성을 비롯한 이점을 제공하기 위해 본 명세서에 기술된 혁신을 전자 제품과 같은 시스템에 포함하고 사용하는 방법 및 구조가 제공된다. 설명할 것인 바와 같이, 이들 혁신은 유익하게도, 일부 실시예에서, 개인용 컴퓨터, 휴대폰, 텔레비전, 디지털 음악 플레이어, 셋톱 박스, 랩톱 및 팜톱 컴퓨팅 장치, 전자책 리더, 디지털 카메라, GPS 시스템, 평판 패널 디스플레이, 휴대용 데이터 저장 장치 및 태블릿은 물론, 각종의 기타 전자 장치와 같은 소비자 장치를 비롯한 광범위한 전자 시스템에서 이용될 수 있다. 이들 구현예 중 일부에서, 트랜지스터 및 집적 회로는 전체적으로 전자 시스템의 동작, 그에 따라 상업적 적합성을 실질적으로 향상시킬 수 있다. 일부 실시예에서, 혁신적인 트랜지스터, 집적 회로, 및 이들을 포함하는 시스템은 또한, 본 명세서에 기술된 바와 같이, 대안의 접근 방법보다 더 친환경적인 구현을 가능하게 해줄 수 있다.
일 실시예에서, 종래의 짧은 채널 디바이스와 비교하여 정밀하게 제어되는 문턱 전압을 갖는 새로운 FET(Field Effect Transistor) 구조가 제공된다. 이는 또한 개선된 이동도 및 기타 중요한 트랜지스터 특성을 가질 수 있다. 이 구조 및 그 제조 방법은 종래의 디바이스와 비교하여 낮은 동작 전압을 갖는 FET 트랜지스터를 가능하게 해줄 수 있다. 그에 부가하여, 또는 다른 대안으로서, 이는 이러한 디바이스의 문턱 전압이 동작 동안 동적으로 제어될 수 있게 해줄 수 있다. 일부 구현예에서, FET는 설계자가 회로가 동작 중인 동안 동적으로 조정될 수 있는 FET 디바이스를 갖는 집적 회로를 설계할 수 있게 해줄 수 있다. 일부 실시예에서, 집적 회로 내의 FET 구조는 공칭상 동일한 구조로 설계될 수 있고, 그에 부가하여 또는 다른 대안으로서, 상이한 바이어스 전압에 응답하여 상이한 동작 전압에서 동작하도록 제어, 변조 또는 프로그램될 수 있다. 이들 구조는 회로가 효율적이고 신뢰성있는 방식으로 동작 모드를 정적으로 지정하고 및/또는 동적으로 변경할 수 있게 해줄 수 있다. 그에 부가하여, 일부 구현예에서, 이들 구조는 회로 내에서의 상이한 응용을 위해 제조 후에 구성될 수 있다.
이들 및 기타 이점은 설계자, 생산자 및 소비자의 많은 요구사항을 충족시키는 디지털 회로에서의 진보를 제공한다. 이들 이점은 집적 회로의 계속되는 추가적인 진보를 가능하게 해주는 새로운 구조로 이루어진 시스템을 제공할 수 있고, 그 결과 개선된 성능을 갖는 디바이스 및 시스템이 얻어진다. 일부 구현예에서, 벌크 CMOS가 부가의 기간 동안 Moore의 법칙을 계속 따를 수 있고, 벌크 CMOS 기반 회로 및 시스템에서의 추가적인 혁신이 진보된 성능 지수(performance rate)로 계속 향상될 수 있다. 실시예 및 일례가 본 명세서에서 트랜지스터, 집적 회로, 전자 시스템, 및 관련 방법을 참조하여 기술될 것이며, 새로운 구조 및 방법이, 전자 제품의 최종 사용자까지를 포함한, 제조 공정 및 유통망의 다양한 레벨에서 제공하는 특징 및 이점을 강조할 것이다. 이들 일례에 내재된 개념을 집적 회로 및 전자 시스템을 생산하는 방법 및 구조에 적용하는 것은 광범위한 것으로 밝혀질 것이다. 그에 따라, 본 발명의 사상 및 범위가 이들 실시예 및 일례로 제한되지 않고 본 명세서에 또한 공동 양도된 관련 출원에 첨부된 특허청구범위에 의해서만 제한된다는 것을 잘 알 것이다.
90 나노미터 미만의 게이트 길이를 갖는 나노스케일 FET(Field Effect Transistor) 구조는 종래의 나노스케일 FET 디바이스보다 더 정밀하게 제어되는 문턱 전압을 제공받는다. 부가의 이점은 개선된 캐리어 이동도 및 RDF로 인한 문턱 전압의 변동의 감소를 포함한다. 일 실시예는 게이트 길이의 1/2보다 크게 설정된 게이트 아래쪽의 깊이까지 연장되어 있는 공핍 구역 또는 영역을 갖도록 동작가능한 나노스케일 FET 구조를 포함한다. FET 구조는 게이트 아래에 있는 이 공핍 구역 또는 영역에 DDC를 정의하는 것을 돕기 위해 상이한 도핑 농도를 갖는 적어도 2개의 영역을 가진다. 한 일례에서, 게이트 근방의 제1 영역은 제1 영역으로부터 분리되어 있고 게이트 아래쪽으로 좀 떨어져 위치에 있는 제2 영역보다 더 낮은 도펀트 농도를 가진다. 이것은, 문턱 전압 또는 그 이상이 게이트에 인가될 때 게이트로부터 방사되는 전계를 종단시킴으로써, DDC를 정의하는 동작을 할 수 있는 제2의 도핑된 차폐 영역과 짝을 이루는 제1의 저농도로 도핑된 채널 영역(통상적으로, 실질적으로 비도핑된 에피택셜 성장된 채널층)을 제공한다. 깊게 공핍된 영역은 다른 대안으로서 DDC 또는 깊게 공핍된 구역이라고 할 수 있고, 트랜지스터 구조 및 전기적 동작 조건에 따라 공간 범위 및 특성이 달라질 것이다. 이들 구조 및 영역의 정확한 기하학적 형태 및 위치에 대해 많은 변형이 있고, 일부가 이하에서 더 상세히 기술된다.
이들 구조 및 구조 제조 방법은 FET 트랜지스터가 종래의 나노스케일 디바이스와 비교하여 낮은 동작 전압 및 낮은 문턱 전압 둘다를 가지는 것을 가능하게 해준다. 게다가, 이들은 이러한 디바이스의 문턱 전압이 동작 동안 동적으로 제어될 수 있게 해줄 수 있다. 궁극적으로, 이들 구조 및 구조 제조 방법은 회로가 동작 중인 동안 동적으로 조정될 수 있는 FET 디바이스를 갖는 집적 회로를 설계하는 것을 제공한다. 따라서, 집적 회로 내의 트랜지스터는 공칭상 동일한 구조로 설계될 수 있고, 상이한 바이어스 전압에 응답하여 상이한 동작 전압에서 동작하거나 상이한 바이어스 전압 및 동작 전압에 응답하여 상이한 동작 모드에서 동작하도록 제어, 변조 또는 프로그램될 수 있다. 그에 부가하여, 이들은 회로 내에서의 상이한 응용을 위해 제조 후에 구성될 수 있다.
특정 실시예 및 일례가 트랜지스터를 참조하여 본 명세서에 기술되어 있고, 새로운 구조 및 방법이 트랜지스터에 제공하는 특징 및 이점을 강조하고 있다. 그렇지만, 이들 일례에 내재된 개념의 집적 회로를 생성하는 방법 및 구조에 대한 적용가능성은 광대하고 트랜지스터 또는 벌크 CMOS로 제한되지 않는다. 그에 따라, 기술 분야에서 본 발명의 사상 및 범위가 이들 실시예 및 일례로 또는 본 명세서에 또한 공동 양도된 관련 출원에 첨부된 특허청구범위로 제한되지 않고 유익하게도 다른 디지털 회로와 관련하여 적용될 수 있다는 것을 잘 알 것이다.
이하의 설명에서, 본 발명이 구현될 수 있는 바람직한 방식들 중 일부에 대한 다수의 구체적인 상세가 주어져 있다. 본 발명이 이들 구체적인 상세 없이 실시될 수 있다는 것이 즉각 명백하다. 다른 경우에, 불필요한 상세로 본 발명을 불명료하게 만들지 않기 위해 공지된 회로, 구성요소, 알고리즘 및 공정이 상세히 도시되어 있지 않거나 개략도 또는 블록도 형태로 예시되어 있다. 그에 부가하여 대부분의 경우, 물질, 가공, 공정 타이밍, 회로 레이아웃, 및 다이 설계에 관한 상세가, 관련 기술 분야의 당업자의 이해 범위 내에 있는 것으로 생각되기 때문에, 본 발명을 완전히 이해하는 데 필요하지 않는 한, 이러한 상세가 생략되어 있다. 이하의 설명 및 특허청구범위 전체에 걸쳐 특정의 시스템 구성요소를 지칭하기 위해 특정의 용어가 사용된다. 이와 유사하게, 구성요소가 다른 이름으로 지칭될 수 있고 본 명세서에서의 설명이 기능이 아니라 이름이 상이한 구성요소들을 구별하기 위한 것이 아니라는 것을 잘 알 것이다. 이하의 설명에서 및 특허청구범위에서, "포함하는" 및 "구비하는"이라는 용어는 개방형(open-ended) 방식으로 사용되고, 따라서, 예를 들어, "~를 포함하지만 이들로 제한되지 않음"을 의미하는 것으로 해석되어야만 한다.
앞서 언급한 방법 및 구조의 다양한 실시예 및 일례가 본 명세서에 기술되어 있다. 이 상세한 설명이 단지 예시적인 것이고 결코 제한하기 위한 것이 아니라는 것을 잘 알 것이다. 다른 실시예가 본 개시 내용의 혜택을 보는 본 기술 분야의 당업자에게 용이하게 안출될 것이다. 첨부 도면에 예시되어 있는 실시예에 대해 상세히 언급할 것이다. 도면 및 이하의 상세한 설명 전체에 걸쳐 동일하거나 유사한 부분을 지칭하기 위해 동일한 참조 표시자가 사용될 것이다.
명확함을 위해, 본 명세서에 기술된 구현예 및 실시예의 일상적인 특징 전부가 도시되고 기술되어 있지는 않다. 물론, 본 명세서에서의 본 발명의 임의의 이러한 실제 구현예의 개발에서, 개발자의 특정의 목적을 달성하기 위해 다수의 구현-관련 결정이 통상적으로 행해진다는 것을 잘 알 것이다. 게다가, 이러한 개발 노력이 복잡하고 시간이 많이 걸릴 수 있지만, 그럼에도 불구하고 본 발명의 혜택을 보는 당업자에게는 일상적인 엔지니어링 작업이라는 것을 잘 알 것이다.
또한, 반도체의 물리적 및 전기적 특성을 수정하기 위해 반도체의 기판 또는 결정층에 주입되거나 다른 방식으로 존재하는 원자의 농도가 물리적 및 기능적 영역 또는 층과 관련하여 기술될 것이다. 이들은 당업자에 의해 특정의 농도 평균을 가지는 3차원 물질 질량으로서 이해될 수 있다. 또는, 이들은 상이한 또는 공간적으로 변하는 농도를 갖는 서브영역 또는 서브층으로서 이해될 수 있다. 이들은 또한 도펀트 원자의 작은 그룹, 실질적으로 유사한 도펀트 원자 등의 영역, 또는 다른 물리적 구현으로서 존재할 수 있다. 이들 특성에 기초한 영역의 설명이 형상, 정확한 위치 또는 배향을 제한하기 위한 것은 아니다. 이들은 또한 이들 영역 또는 층을 임의의 특정의 유형 또는 수의 공정 단계, 층의 유형 또는 수(예컨대, 복합층 또는 단일층), 이용되는 반도체 증착, 에칭 기법, 또는 성장 기법으로 제한하기 위한 것이 아니다. 이들 공정은 에피택셜적으로 형성된 영역 또는 원자층 증착, 도펀트 주입 방법 또는 특정의 수직 또는 측방 도펀트 프로파일(선형, 단조 증가, 역행 또는 다른 적당한 공간적으로 변하는 도펀트 농도를 포함함)을 포함할 수 있다. 본 명세서에 포함된 실시예 및 일례는 이하에서 기술되고 도 14a 내지 도 14i에 예시된 에피택셜 및 기타 공정과 같은 사용되는 특정의 처리 기법 또는 물질을 나타낼 수 있다. 이들 일례는 단지 예시적인 일례로서 보아야 하고, 결코 제한하는 것으로 해석되어서는 안된다. 도펀트 프로파일은 상이한 도펀트 농도를 갖는 하나 이상의 영역 또는 층을 가질 수 있고, 농도의 변동 및 영역 또는 층이 어떻게 정의되는지는, 공정에 상관없이, 적외선 분광법(infrared spectroscopy), RBS(Rutherford Back Scattering), SIMS(Secondary Ion Mass Spectroscopy)를 비롯한 광학적 기법, 또는 다른 정성적 또는 정량적 도펀트 농도 결정 방법을 사용하는 기타 도펀트 분석 도구를 통해 검출가능하거나 그렇지 않을 수 있다.
도 2a는 일 실시예에 따라 구성된 FET(Field Effect Transistor)(100)를 나타낸 것이다. FET(100)는 게이트 전극(102), 소스(104), 드레인(106), 및 채널(110) 상에 배치된 게이트 스택(gate stack)(108)을 포함한다. 채널(110)은 깊게 공핍될 수 있고 - 이는 일반적으로 게이트 스택부터 차폐 영역(112)까지 측정되는 채널의 깊이가 종래의 채널 깊이보다 현저하게 더 깊다는 것을 의미함 -, 이에 대해서는 이하에서 더 상세히 기술한다. 차폐 영역(112) 위에 채널(110)이 도시되어 있지만, 전술한 바와 같이 상이한 도펀트 농도들로 계층화될 수 있고, 도펀트들의 변화는 차폐 영역을 포함하는 영역간(또는 층간)에 상대적이다. 동작을 설명하면, 바이어스 전압(122) VBS가 소스(104)에 인가될 수 있고, P+ 단자(126)는 회로를 닫기 위해 연결부(124)에서 P-우물(114)에 연결되어 있다. 게이트 스택(108)은 게이트 전극(102), 게이트 접점(118), 및 게이트 유전체(128)를 포함한다. 게이트를 소스 및 드레인으로부터 분리시키기 위해 게이트 스페이서(130)가 포함되어 있다. SDE(Source/Drain Extension, 소스/드레인 연장부)(132)는 유전체(128) 아래에 소스 및 드레인을 연장시킨다.
FET(100)는 기판(116) 상에 형성된 P-우물(114)을 제공하는 P형 도핑된 실리콘 기판인 기판 상에 형성된, N형 도펀트 물질로 이루어진 소스 및 드레인을 가지는 N-채널 트랜지스터로서 도시되어 있다. 그렇지만, 기판 또는 도펀트 물질을 적절히 변경하면, 갈륨 비소계 물질과 같은 다른 적당한 기판으로부터 형성되는 비실리콘 P형 반도체 트랜지스터로 대체될 수 있다는 것을 잘 알 것이다.
소스(104) 및 드레인(106)은 종래의 도펀트 주입 공정 및 물질을 사용하여 형성될 수 있고, 예를 들어, 응력 유발(stress inducing) 소스/드레인 구조, 상승된 및/또는 함몰된 소스/드레인, 비대칭적으로 도핑된, 카운터 도핑된(counter-doped) 또는 결정 구조 개질된(crystal structure modified) 소스/드레인, 또는 HDD(highly doped drain) 기법에 따른 소스/드레인 연장 영역의 주입 도핑과 같은 수정을 포함할 수 있다. 연장 영역(132)은 일반적으로 기판 내에 형성되고, 드레인과 연관된 전위의 일부의 흡수를 용이하게 해준다. 소스/드레인(S/D) 영역 근방에 국부화된 도펀트 분포 - 이 분포는 채널 아래에 연장되어 있을 수 있음 - 를 생성함으로써 디바이스 채널 길이를 스케일링하는 것을 용이하게 해주는 소스 드레인 채널 연장(선단부) 또는 할로 주입을 비롯한, 소스/드레인 동작 특성을 수정하는 다양한 다른 기법도 역시 사용될 수 있다. 특정의 실시예에서, 전기적 특성을 수정하기 위해 보상 도펀트로서 이질적 도펀트 물질이 사용될 수 있다.
게이트 전극(102)은 특정의 금속, 금속 합금, 금속 질화물 및 금속 실리사이드는 물론, 이들의 라미네이트 및 이들의 복합물(이들로 제한되지 않음)을 비롯한 종래의 물질로부터 형성될 수 있다. 게이트 전극(102)은 또한, 예를 들어, 고농도로 도핑된 폴리실리콘 및 폴리실리콘-게르마늄 합금을 비롯한 폴리실리콘으로부터 형성될 수 있다. 금속 또는 금속 합금은 알루미늄, 티타늄, 탄탈, 또는 이들의 질화물 - 질화티타늄과 같은 화합물을 함유하는 티타늄을 포함함 - 을 함유하는 것을 포함할 수 있다. 게이트 전극(102)의 형성은 실리사이드법, 화학적 기상 증착법 및 물리적 기상 증착법 - 증발법 및 스퍼터링법 등(이들로 제한되지 않음) - 을 포함할 수 있다. 통상적으로, 게이트 전극(102)은 약 1 내지 약 500 나노미터의 전체 두께를 가진다.
게이트 유전체(128)는 산화물, 질화물 및 산질화물과 같은 종래의 유전체 물질을 포함할 수 있다. 다른 대안으로서, 게이트 유전체(128)는 일반적으로 높은 유전 상수의 유전체 물질 - 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 란탄 산화물, 티타늄 산화물, 바륨-스트론튬-티타네이트 및 납-지르코네이트-티타네이트, 금속계 유전체 물질, 및 유전 특성을 갖는 기타 물질을 포함하지만, 이들로 제한되지 않음 - 을 포함할 수 있다. 바람직한 하프늄-함유 산화물은 HfO2, HfZrOX, HfSiOX, HfTiOX, HfAlOX 등을 포함한다. 조성물 및 이용가능한 증착 처리 장비에 따라, 게이트 유전체(128)는 열 또는 플라즈마 산화, 질화법, 화학적 기상 증착법(원자층 증착법을 포함함) 및 물리적 기상 증착법과 같은 방법에 의해 형성될 수 있다. 일부 실시예에서, 유전체 물질의 다중 또는 복합층, 라미네이트 및 조성 혼합물이 사용될 수 있다. 예를 들어, 게이트 유전체는 약 0.3 내지 1㎚의 두께를 갖는 SiO2계 절연체 및 0.5 내지 4㎚의 두께를 갖는 하프늄 산화물계 절연체로부터 형성될 수 있다. 통상적으로, 게이트 전극은 약 0.5 내지 약 5 나노미터의 전체 두께를 가진다.
게이트 유전체(128) 아래에서, 채널 영역(110)이 차폐층(112) 상부에 형성된다. 채널 영역(110)은 소스(104) 및 드레인(106)과 접촉하고 이들 사이에 연장되어 있다. 바람직하게는, 채널 영역은 실질적으로 비도핑된 실리콘, 또는 아주 낮은 레벨로 도핑된 실리콘 또는 SiGe 계열로부터의 물질과 같은 첨단 물질을 포함하고 있다. 채널 두께는 통상적으로 5 내지 50 나노미터의 범위에 있을 수 있다.
바로 아래의 논의는 벌크 CMOS 디바이스에 중점을 둘 것이다. 많은 나노스케일 벌크 CMOS FET 디바이스에서, 캐리어 이동도는 문턱 전압 VT를 설정하는 데 필요한 높은 농도의 채널 도펀트에 의해 악영향을 받는다. 높은 도펀트 농도 레벨이 상당한 전력 누설을 방지할 수 있지만, 도펀트가 높은 농도로 존재할 때, 도펀트는 전자와 같은 이동 캐리어의 채널 이동도를 크게 감소시키는 산란 중심으로서 기능할 수 있다. 이러한 경우에, 채널 영역에 있는 전자는 산란되고, 소스와 드레인 사이의 채널을 통해 효율적으로 이동하지 않는다. 사실상, 이것은 채널이 전달할 수 있는 최대 전류량(Idsat)을 제한한다. 그에 부가하여, 아주 얇은 게이트 및 게이트 유전체/채널 계면에서 얻어지는 높은 전계는 주어진 게이트 전압에서 반전층 전하 밀도를 감소시키는 심각한 양자 역학적 효과를 야기할 수 있으며, 이는 이동도의 감소 및 문턱 전압 VT의 크기의 증가와 연관되어 있으며, 또다시 디바이스 성능을 열화시킨다. 이들 특성으로 인해, 벌크 CMOS 디바이스의 원하는 작은 크기로의 종래의 스케일링은 점점 더 어려운 것으로 인지된다.
부가의 이점으로서, 실질적으로 비도핑된 채널 영역의 사용은 트랜지스터 성능을 향상시키기 위해 종종 사용되는 특정의 종래의 기법의 유효성을 향상시킬 수 있다. 예를 들어, 채널 영역(110)의 대향하는 측면에 배치된 소스(104) 및 드레인(106)은 채널 영역에 가해지는 응력을 수정하도록 구성되어 있다. 다른 대안으로서, 채널 영역이 채널의 면내 방향으로 압축 변형을 야기하도록 위치되어 있는, 격자 정합 및 변형된(lattice matched and strained) 실리콘 게르마늄(SiGe) 결정질 박막 격자에 의해 수정될 수 있다. 이것은 정공 이동도가 진성 Si와 비교하여 증가하도록 밴드 구조(band structure)의 변화를 야기할 수 있다. 게르마늄(Ge) 조성을 변경함으로써 응력 조건이 수정될 수 있다(보다 높은 Ge는 변형을 증가시키고 정공 이동도가 더 높아진다). 인장 변형에서, 채널 영역 Si는 보다 큰 격자 상수를 갖는 격자-완화 SiGe 상에 형성될 수 있다. 이 결과, 전자 이동도 및 정공 이동도 둘다가 미변형된 Si 채널 영역에 비해 증가한다. 다시 말하지만, 베이스 SiGe의 게르마늄 조성이 증가됨에 따라, 변형된 Si 채널 영역에서의 변형의 양 및 캐리어 이동도가 증가하는 경향이 있다. 잘 알 것인 바와 같이, 채널 영역에 응력을 가하기 위해 연속적인 응력층이 필요하지 않고, 채널 영역을 따라 다양한 위치에 압축력 또는 인장력을 가하기 위해 비연속적이거나 다수의 분리된 응력층 - 가해진 응력에 대한 더 나은 제어를 효과적으로 가능하게 해주는 위, 아래, 측방향으로 배열된, 또는 접하는 응력층을 포함함 - 이 사용가능하다.
특정의 실시예에서, 응력층은 채널에 인접하여 또는 그에 접하여 가해질 때 채널 영역에 응력을 가하기에 적당한 임의의 물질의 층을 나타낼 수 있다. 한 일례로서, 특정의 실시예에서, 응력층은 나머지 반도체 기판 중 일부 또는 전부와 상이한 열팽창률을 갖는 물질을 포함할 수 있다. 이러한 실시예의 제조 동안, 반도체 기판의 온도가 감소됨에 따라, 특정의 부분이 상이하게 수축하여, 채널 영역의 신장 또는 압축을 야기한다. 그 결과, 채널 영역의 적어도 일부분이 변형되어, 캐리어 이동도를 향상시킬 수 있다. 특정의 실시예에서, 응력층은 반도체 기판 중 일부 또는 전부보다 더 큰 열팽창 계수를 갖는 물질(실리콘 질화물 등)을 포함할 수 있다. 그에 부가하여, 또는 다른 대안으로서, 채널 영역에서 정공 또는 전자의 이동도를 선택적으로 향상시키기 위해 상이한 응력층이 FET(100)의 다양한 부분에 도포될 수 있다. 예를 들어, 특정의 실시예에서, 상보적인 n형 및 p형 트랜지스터 쌍이 적절한 p형 및 n형 우물 구조를 통해 서로로부터 분리되어 있는 경우, n형 트랜지스터의 채널 영역에 인장 응력을 가하기 위해 응력층이 n형 트랜지스터에 도포될 수 있다. 이 인장 응력은 채널 영역을 통한 전자의 이동도를 향상시키는 변형을 채널 영역에 야기할 수 있다. p형 트랜지스터의 채널 영역에 압축 응력을 가하기 위해 다른 응력층이 p형 트랜지스터에 도포될 수 있다. 이 압축 응력은 정공의 이동도를 향상시키는 변형을 p형 채널 영역에 유발할 수 있다.
실질적으로 비도핑된 채널을 갖는 트랜지스터의 제공은 응력이 가해질 때 다른 이점을 가져온다. 예를 들어, 소스/드레인 또는 채널 응력 기법을 통해 가해지는 압축 또는 인장 응력에 의해 응력이 가해질 수 있다. 균일하게 또는 고농도로 도핑된 채널을 갖는 종래의 나노스케일 트랜지스터와 비교하여, 변형된 채널 영역 FET 트랜지스터는 게이트 유전체 근방에서의 낮은 도펀트 농도(이온화된 불순물 산란의 감소) 및 낮은 전계(표면 거칠기 산란의 감소)로 인해 보다 큰 변형 강화 이동도(strain enhanced mobility)를 제공할 것이다. 산란의 감소로 인해, 응력 강화 이동도(stress enhanced mobility)는 종래의 디바이스에서보다 상당히 더 클 것이다. 변형으로 인한 이러한 이동도 이점은 실제로는 트랜지스터의 크기가 감소함에 따라 증가할 것이다.
도 2a는 차폐 영역(112)과 채널(110)을 도시하는 일 실시예에 따라 구성된 트랜지스터의 개략도이다. 도 2b는 공핍된 채널과 차폐 영역 사이의 상대적인 도펀트 농도들을 일반적으로 도시한다. 도 2c 및 도 2d는 도 2a의 채널(110) 및 차폐 영역(112)과 교환될 수 있는 DDC 트랜지스터 채널의 2개의 상이한 일례를 추가적으로 나타내는 개략도이다. 다른 영역들 및 층들이 가능할 수 있고, 당업자는 본 명세서에 도시되고 설명된 일반적인 구조들에서 영역들, 층들, 상이한 도펀트 농도들 및 다른 농도들 및 기하구조들에 대한 다른 변형들이 가능하다는 것을 이해할 것이다. 상이한 영역은 게이트 유전체(도 2a에 도시된 유전체(128) 등) 근방에 위치하게 될 채널의 깊게 공핍된 영역, 문턱 전압 조정 영역, 및 고농도로 도핑된 차폐 영역을 포함할 수 있다. 도 2b는 게이트 유전체 옆에 위치하고 상이한 도펀트 농도를 갖는 2개의 영역, 채널 영역(110) 및 차폐 영역(112)을 갖는 DDC 트랜지스터 채널의 단면의 한 일례를 나타낸 것이다. 이 채널 단면의 프로파일은 게이트 유전체(도시 생략)와 차폐 영역(204) 사이에 위치하는 공핍된 영역(202)을 포함한다. 도펀트 원자(206)가 예시되어 있고, 차폐 영역(204)에서의 도펀트 밀도는 차폐 영역(204)과 비교한, 공핍된 채널 영역(202)에서의 상대 도펀트 원자 밀도에 대응한다.
도 2c는 채널 영역(208)의 다른 일례를 나타낸 것이며, 이것은 상이한 도핑 농도의 3개의 영역을 가진다. 이 일례에서, 공핍된 도펀트 채널 영역(214)은 최소량의 도펀트(206)를 갖고, 문턱값 조정 영역(212)은 일반적으로 공핍된 도펀트 채널 영역(214)보다 더 높은 농도의 도펀트 원자를 가지며 차폐 영역(210)은 가장 높은 농도의 도펀트 원자를 가진다.
도 2d는 또 다른 변형을 나타낸 것이며, 여기서 채널 단면은 상부 채널 영역으로부터 하부로 점점 증가하는 도펀트 원자 농도(224)를 가진다. 상이한 응용 및 실시예에서, 채널의 상부에서의 도펀트 범위가 달라질 수 있지만, 통상적으로 공정 및 어닐링 조건이 허용하는 만큼 채널의 상부 쪽이 낮을 것이다. 도펀트 범위는 채널의 중심 쪽으로 가면서 증가할 수 있고, 채널의 하부를 지나서 보다 높은 농도의 도펀트를 갖는 차폐 영역에 이른다.
이들 구성 중 어느 하나에서, 문턱 전압 조정 영역이 별도의 에피택셜 성장된 실리콘층으로서 형성될 수 있거나, 역시 공핍된 채널 영역을 포함하는 단일 실리콘 에피택셜층의 일부로서 형성될 수 있다. 문턱값 조정 영역 두께는 통상적으로 5 내지 50 나노미터 두께의 범위에 있을 수 있다. 실질적으로 도핑되어 있지 않을 때, 영역 자체의 두께의 적절한 선택은 문턱 전압을 약간 조정하는 반면, 보다 통상적인 응용에서, 문턱 전압 조정 영역이 5 x1017 내지 2 x 1019 원자/cm3의 범위에 있는 평균 농도를 갖도록 도핑된다. 특정의 실시예에서, 채널 영역 내로의 또는, 다른 대안으로서, 차폐 영역으로부터 문턱 전압 조정 영역 내로의 도펀트 이동을 방지하기 위해 탄소, 게르마늄 등의 도펀트 이동 저지층(dopant migration resistant layer)이 문턱 전압 조정 영역 위에 및/또는 아래에 도포될 수 있다.
차폐 영역은 채널 영역 및 문턱 전압 조정 영역(제공되어 있는 경우) 아래에 매립되어 있는 고농도로 도핑된 영역이다. 소스 및 드레인과의 직접적인 접촉을 피하기 위해, 차폐층은 일반적으로 좀 떨어져 위치되어 있다. 특정의 다른 실시예에서, 이는 다수의 소스/드레인/채널 영역 아래에 연장되어 있는 시트로서 형성될 수 있는 반면, 다른 실시예에서, 이는 채널 영역과 동일 공간에 있는 자기 정렬된 주입부(implant) 또는 층일 수 있다. 차폐 영역 두께는 통상적으로 5 내지 50 나노미터의 범위에 있을 수 있다. 차폐 영역은 채널, 문턱 전압 조정 영역(제공되어 있는 경우) 및 P-우물에 비해 고농도로 도핑되어 있다. 실제로, 차폐 영역은 1 x 1018 내지 1 x 1020 원자/cm3의 농도를 갖도록 도핑된다. 특정의 실시예에서, 문턱 전압 조정 영역 내로의 도펀트 이동을 방지하기 위해 탄소, 게르마늄 등의 도펀트 이동 저지층이 차폐 영역 위에 도포될 수 있다.
동작을 설명하면, 문턱 전압보다 큰 소정의 전압이 전도성 게이트에 인가될 때, 게이트 스택과 차폐 영역 사이에 깊게 공핍된 영역이 형성된다. 전도성 게이트 아래에서, 깊게 공핍된 영역은 통상적으로 아래쪽으로 차폐 영역 내로 연장되어 있지만, 특정의 고농도로 도핑된 실시예에서, 깊게 공핍된 영역은 문턱 전압 조정 영역(제공되어 있는 경우)에서 끝날 수 있다. 잘 알 것인 바와 같이, 공핍 영역의 전도성 게이트 아래의 정확한 깊이는 FET의 설계에 의해 조정될 수 있는 다수의 인자에 의해 결정된다. 예를 들어, 공핍 영역 깊이는 FET의 다른 요소들의 공간 배치 및 절대 또는 상대 도펀트 농도에 의해 결정될 수 있다. 예를 들어, FET는 소스 영역과 드레인 영역 사이에 그리고 게이트 길이 LG를 갖는 게이트 아래에 정의된 채널을 가질 수 있다. DDC 깊이(Xd)는 게이트 길이의 1/2보다, 어쩌면 게이트 길이의 1/2 또는 그 근방의 분수배만큼 더 크도록 설정될 수 있다. 한 일례에서, 이 DDC 깊이는 채널 길이의 1/2 부근으로 또는 그와 대략 같도록 설정될 수 있고, 이는 동작 중에 심지어 1 볼트 미만의 낮은 동작 전압에서도 문턱 전압의 정밀한 설정을 가능하게 해준다. 특정의 응용의 요구사항에 따라, 상이한 깊이는 상이한 유익한 결과를 제공할 수 있다. 본 개시 내용이 주어지면, 상이한 응용, 상이한 디바이스 기하 형태, 및 특정의 설계의 다양한 파라미터에서 상이한 DDC 깊이가 가능하다는 것을 잘 알 것이다. 특정의 응용의 파라미터에 따라, DDC 트랜지스터를 형성하는 데 사용되는 상이한 영역 두께, 도펀트 농도, 및 동작 조건이 상이한 유익한 결과를 제공할 수 있다.
예를 들어, 다른 실시예에 따르면, 공핍 깊이가 게이트 길이의 1/3부터 게이트 길이와 거의 같은 길이까지 유지될 수 있다. 그렇지만, 당업자라면 잘 알 것인 바와 같이, 트랜지스터의 구조 및 동작이 공핍 깊이가 게이트 길이의 1/2보다 작도록 되어 있는 경우, 전력 소비의 측면에서의 디바이스의 성능은 점차적으로 열화될 것이고, DDC의 이점도 감소될 것이다. 이 디바이스는, 공핍 깊이 Xd가 게이트 길이의 1/3 내지 1/2일 때 - 예를 들어, 게이트 아래의 공핍 깊이가 대략 0.4x LG로 설정되어 있는 DDC 트랜지스터 등 -, 여전히 종래의 디바이스보다 적당한 개선을 달성할 수 있다. 이 일례에서, 도펀트 농도가 1 x 1018 내지 1 x 1020 원자/cm3인 경우, 차폐 영역에 대한 적당한 두께 범위는 5 내지 50 ㎚이다. 도펀트 농도가 5 x 1017 내지 2 x 1019 원자/cm3인 경우, 문턱 전압 조정 영역에 대한 적당한 두께 범위는 5 내지 50 ㎚이다. 비도핑된 채널 영역은 Xd > 1/2x LG의 제약조건을 만족시킬 정도로 충분히 깊게 선택되고 5 x 1017 원자/cm3 미만의 농도를 가진다.
사실상, DDC 트랜지스터에 깊게 공핍된 영역을 제공하는 것은 다수의 트랜지스터 및 관련 디바이스를 갖는 회로에서 문턱 전압을 설정하는 허용오차를 상당히 엄하게 하는 것을 가능하게 해줄 수 있고, RDF로 인한 변동을 추가로 감소시킬 수 있다. 그 결과, 집적 회로 내의 다수의 디바이스에 걸쳐 설정될 수 있는 문턱 전압이 보다 예측가능하고 신뢰할 수 있다. 이 이점은 디바이스 또는 시스템에서의 전력을 감소시키기 위해 사용될 수 있고, 보다 나은 전체 성능을 가져올 수 있다.
이 실시예에 의해 어쩌면 가능하게 되는 한가지 다른 이점은 기술된 트랜지스터 구조들 중 하나 이상으로 구성된 디바이스 또는 시스템의 동작 동안에 정적으로 설정될 수 있거나 동적으로 변화될 수 있는 조정가능한 문턱 전압이다. 또한, 도 2a에 예시된 바와 같이, 바이어스 전압이 트랜지스터 소스(104)에 및 P-우물(114)에 연결된 정반대로 대전된 도펀트 물질(126)에 인가될 수 있다. 종래의 회로는 통상적으로 공급 전압으로 바이어스되고, 따라서 동작 전압이 게이트에 인가될 때 전류가 소스로부터 드레인으로 흐를 수 있다. 동적으로 설정된 문턱 전압으로의 조정가능한 바디 바이어싱의 사용이 앞서 제안되어 있지만, 이는 일반적으로 실용적인 것으로 판명되지 않았는데, 그 이유는 상당한 칩 면적 불이익을 유발하는 경향이 있고, 따라서 칩상 집적의 레벨을 방해하기 때문이다. 이 실시예에 따르면, 트랜지스터가 하나의 집적 회로 또는 시스템 내에 구성되어 있든 개별적인 회로에 구성되어 있든 간에, 우물에 인가되는 바이어스 전압을 변경함으로써 트랜지스터(또는 공통의 우물을 공유하는 경우 트랜지스터 그룹)의 문턱 전압을 변화시키도록 회로가 구성될 수 있다. 이하에서 더욱 상세히 기술된 바와 같이, 정밀한 범위 내에서 문턱 전압을 신뢰성있게 제어할 수 있는 것은, 칩 면적 불이익이 감소된 상태에서 동작 동안 문턱 전압을 신뢰성있고 동적으로 변화시킬 수 있는 것과 함께, 디바이스 또는 시스템 내의 트랜지스터 또는 트랜지스터 그룹의 동작 모드를 동적으로 변경할 수 있는 디바이스 또는 시스템을 가져온다.
도 3은 일 실시예에 따른, 채널에서의 다양한 깊이 범위에 대한 도펀트 농도의 범위를 나타내기 위해 도펀트 원자 농도 대 게이트 유전체 아래의 채널 깊이의 그래프(300)를 나타낸 것이다. 2개의 곡선 - 보다 실용적인 곡선(308) 및 이상적인 곡선(310) - 이 도시되어 있다. 알 수 있는 바와 같이, 3개의 층 - 처음 5 내지 20㎚에 있는 채널 영역, 채널 영역으로부터 그 다음 5 내지 20 나노미터에 있는 문턱 전압 조정 영역, 및 문턱 전압 조정 영역으로부터 그 다음 5 내지 20 나노미터에 있는 차폐 영역 - 이 나타내어져 있다. 상이한 층에서의 각각의 농도는 특정의 레벨(312, 314, 316) - 어쩌면 그래프에서 그 각자의 농도 레벨에서의 변곡점이지만, 꼭 그럴 필요는 없음 - 에 도달하고, 이들은 채널 도펀트 농도 "d"가 5 x 1017 원자/cm3 미만인 특정의 도펀트 농도 레벨(302), 문턱 전압 조정 영역 농도 "d"가 5 x 1017 내지5 x 1018 원자/cm3인 특정의 도펀트 농도 레벨(304), 및 차폐 영역 도펀트 농도가 5 x 1018 원자/cm3를 초과하는 특정의 도펀트 농도 레벨(306)에 대응한다. 일부 실시예에 따르면, 이들 도펀트 농도 범위 내에서, 깊게 공핍된 영역의 나노스케일 FET 지원 동작에서 어떤 최적의 이점이 실현될 수 있다.
다양한 실시예에 따른 도펀트 프로파일은 3개의 영역이 있도록 정의된다. 3개의 영역이 표 1에 정의되어 있으며, 영역 1은 게이트 유전체 근방에 위치한 채널 영역에 대응하고, 영역 2는 문턱 전압 조정 영역에 대응하며, 영역 3은 차폐층에 대응하고, 여기서 LG는 게이트 길이이다. 잘 알 것인 바와 같이, 게이트 길이는 실질적으로 채널 길이와 같고, t1, t2 및 t3는 3개의 영역의 각자의 두께이다. 이들 영역 각각은 대표적인 두께 및 도펀트 도즈(dopant dose)(원자수/cm3로 측정됨)를 통해 표현될 수 있다. 이들 두께 및 도즈의 값이 표 1에 주어져 있다.
Figure pct00001
층 두께는 공정 노드에 따라 다르며, 그 각자의 두께 t1, t2 및 t3는 관심의 디바이스 및 공정 노드의 게이트 길이(LG)에 관련되어 있다. 표 2는 영역들의 두께 요구사항에 대한 스케일링 LG의 효과를 설명하는 90㎚ 내지 15㎚ 공정 노드에 대한 대표적인 숫자를 포함하고 있다.
Figure pct00002
도 4는 예시적인 구현예에서 디바이스 깊이에 따른 상이한 붕소 도펀트 원자/cm3의 변동의 그래프(400)이다. 이 일례에서, 도펀트 농도는 0 내지 대략 20 나노미터(㎚)의 깊이에 있는 트랜지스터 게이트의 근방의 낮은 도펀트 영역에서 가장 낮고(1 x 1017 미만), 대략 20㎚ 내지 45㎚의 문턱 전압 조정 영역에서 약간 더 높다(대략 5 x 1018). 이 일례는 대략 45㎚ 내지 75㎚의 차폐 영역에서 훨씬 더 높은 피크(대략 5 x 1019)에 이른다. 이 특정의 일례는 상이한 공정에서 행해진 그래프를 중첩하여 나타낸 3개의 상이한 시뮬레이트된 디바이스를 보여준다. 하나는 975 ℃에서 15초 어닐링을 사용하고, 하나는 800 ℃에서 15초 어닐링을 사용하며, 세번째 것은 어닐링을 전혀 사용하지 않는다. 그래프 결과는 실질적으로 유사하며, 이는 상이한 공정 환경에서 도펀트 농도의 안정성을 나타낸다. 당업자라면 상이한 설계 파라미터 및 응용이 상이한 변동 또는 상이한 도핑 농도를 갖는 상이한 수의 영역을 요구할 수 있다는 것을 잘 알 것이다.
실제로, 설계자 및 제조업체는 수학적 모델로부터 통계 데이터를 수집하고 실제 회로로부터 샘플 측정치를 수집하여, 회로 설계의 문턱 전압의 변동을 결정한다. 제조 변동으로부터 도출되든 RDF로부터 도출되든 간에, 트랜지스터들 간의 전압차 불일치가 σVT로서 결정된다. 다양한 디바이스로부터의 상이한 문턱 전압을 공급 전압에 대해 그래프로 나타낸 것의 통계적 렌더링의 한가지 이러한 일례가 도 5에 나타내어져 있다. 회로 전체가 동작하기 위해, 동작 전압 VDD가 σVT를 고려하여 선택되어야만 한다. 일반적으로, 변동이 클수록, σVT가 더 높으며, 따라서 동작 전압 VDD는 트랜지스터가 적절히 동작하도록 더 높게 설정되어야만 한다. 회로에 다수의 디바이스가 구현되는 경우, 회로가 적절히 동작하기 위해 VDD는 가장 높은 전체 값으로 설정될 필요가 있을 수 있다.
σVT를 감소시켜, 집적 회로에 걸쳐 있는 트랜지스터의 문턱 전압의 변동의 범위를 감소시키는 구조 및 그 제조 방법이 제공된다. σVT가 감소되면, VT의 정적 값이 더 정밀하게 설정될 수 있고, 심지어 변하는 바이어스 전압에 응답하여 변화될 수 있다. 일 실시예에 따른 개선된 σVT의 한 일례가, 상이한 디바이스들로부터 얻은 문턱 전압의 보다 낮은 변동에 의해 입증되는 문턱 전압 렌더링의 개선된 범위를 나타낸 도 6에 반영되어 있다. 회로에 걸쳐 있는 공칭상 동일한 디바이스에 대한 문턱 전압이 감소된 σVT에 의해 보다 정확하게 설정될 수 있고, 따라서 디바이스가 보다 낮은 동작 전압 VDD를 사용하여 동작할 수 있게 해주고 따라서 보다 적은 전력을 소비한다. 게다가, 주어진 트랜지스터 또는 트랜지스터 그룹에 대해 VT를 변화시키기 위한 더 많은 여지가 있는 경우, 디바이스는 특정의 모드에 대한 상이한 바이어스 전압에 대응하는 상이한 모드에서 동작될 수 있다. 이것은 많은 디바이스 및 시스템에 기능을 추가할 수 있고, 디바이스 전력 모드의 미세한 제어가 유용한 경우 디바이스에 특히 유익할 수 있다.
도 7a는 종래의 공정 및 구조에 따라 제조된 트랜지스터(700)의 일례를 나타낸 것이다. 이 일례는 소스(702), 드레인(704), 그리고 전도성 게이트(706) 및 절연층(708)을 포함하는 게이트 스택을 갖는 N형 FET로서 나타내어져 있다. 통상적으로, 게이트(706)는 고농도로 도핑된 폴리실리콘으로 형성되고, 절연층은 실리콘 산화물과 같은 게이트 유전체로 형성된다. 게이트 스택(706)은 소스(702)와 드레인(704) 사이의 전류 흐름을 전기적으로 제어한다. 채널(710)은 통상적으로 도펀트를 포함하고, 아래쪽으로 P-우물(712)까지 연장되어 있고, 소스와 드레인 둘다를 둘러싸고 있다. 채널 깊이 Xd(714)는 게이트 유전체(708)로부터 아래쪽으로 채널(720)의 하부까지의 거리이다. 동작을 설명하면, 이 채널 깊이(714)를 따라 아래로 연장되어 있고 소스(702) 및 드레인(704) 쪽으로 휘어져 있는 E(716)와 같은 다수의 전계선이 있다. 이들 전계선은 통상적으로 동 도면에 도시된 바와 같이 직선이 아니고, 디바이스 구성 및 동작의 결과로서 휘어질 수 있다. 전자 e-(718)와 같은 이동 캐리어가 전계 E(716)에 의해 소스(702)와 드레인(704) 사이에서 이동한다. 게이트 스페이서(724) 및 SDE(722)도 역시 나타내어져 있다.
이와 달리, 도 7b는 도 7a의 종래의 디바이스(700)와 비교하여 상당히 더 깊은 공핍 영역을 가지고 동작하는 DDC 트랜지스터(700')의 실시예를 나타낸 것이다. 이것은 응력 유발 층을 사용하지 않고 개선된 이동도, 및 개선된 문턱 전압 설정의 특징 및 이점을 제공한다. 이 일례는 소스(702'), 드레인(704'), 및 게이트(706')을 갖는 N형 FET로서 나타내어져 있다. 트랜지스터는, 게이트-소스 전압이 문턱 전압보다 더 크게 바이어스될 때, 공핍 영역(710')을 생성하고 소스(702')와 드레인(704') 사이의 전류 흐름을 제어하는 게이트 유전체(708') 상에 형성된 게이트(706')를 포함한다. 공핍 영역(710')은, 동 도면에서 보는 바와 같이, P-우물(712')에 층으로서 주입된 차폐층(720')까지 아래쪽으로 연장되어 있고, 소스(702') 및 드레인(704') 둘다를 둘러싸고 있을 수 있다. 게이트 스페이서(724', 720') 및 SDE(722')도 역시 나타내어져 있다. 공핍 깊이 Xd'(714')는 게이트 유전체로부터 아래쪽으로 차폐 영역(720')까지의 거리이며, 도 7a의 종래의 디바이스의 공핍 영역보다 상당히 더 깊다. 도 7a의 종래의 디바이스와 달리, 디바이스(700')에서의 차폐 영역(720')은 아래쪽으로 차폐층까지 연장되어 있는 E(716')와 같은 전계에 대한 강하게 도핑된 종단을 제공한다. 보다 깊은 공핍 Xd'(714')이 주어진 경우, 이 전계선은 일반적으로 종래의 구조(700)에서의 그 전계 E(716)보다 더 길고 더 직선이다. 종래의 디바이스와 유사하게, 바이어스될 때, 전류는 드레인(704')으로부터 소스(702')로 흐르고, 전자 e-(718')는 전계 E(716')에 의해 소스(702')와 드레인(704') 사이에서 이동한다. 그렇지만, 종래의 디바이스와 달리, 전자가 그 전계 E(716')에 걸쳐 보다 자유롭게 흐르고, 개선된 전류 흐름 및 보다 나은 성능을 제공한다. 또한, 이 구성은 짧은 채널 효과를 감소시켜, 랜덤한 도펀트 변동으로 인한 변동을 감소시킴으로써 σVT를 향상시킨다.
도 8a를 참조하면, 도 7a에 예시된 종래의 구조에 대응하는 FET(800)가 도시되어 있다. 트랜지스터 구조 전체에 걸쳐 다양한 위치에서 누설이 발생하고, 그 결과 FET가 능동적으로 스위칭하지 않을 때에도 전력 손실이 있게 된다. 도 8a는 소스(702)와 우물(712) 사이에서 발생하는 누설의 개념을 상세히 나타낸 것이다. 플러스 이온(802)이 우물(712)에 존재할 때, 플러스 이온은 누설 경로 Xj(806)를 통해 정공(804)으로 이동하는 경향이 있다. 비교적 짧은 경로(806)인 경우, 종래의 나노스케일 디바이스에서 누설이 흔히 일어난다.
도 8b는 도 7b에 예시된 것과 유사한 깊은 공핍 영역에 의해 동작하는 FET(800')를 나타낸 것이고, 또한 소스(702')와 우물(712') 사이에서 발생하는 누설의 개념을 나타내고 있다. 플러스 이온(802')이 우물(712')에 존재한다. 그렇지만, 보다 깊은 우물을 갖는 새로운 구성에 의해, 경로 Xj(806')가 상당히 더 길며, 플러스 이온이 누설 경로 Xj(806')를 통해 정공(804')으로 덜 이동하는 경향이 있다. 비교적 더 긴 경로(806')인 경우, 종래의 디바이스와 비교하여 이 경우 누설이 덜 흔하게 일어난다. 또한, 새로운 구조에서 낮은 전계 E(716')가 주어지고 게이트(706') 및 절연체(708')에서 누설이 있는 경우, 전자를 여기시키는 능력이 크게 감소된다. 그 결과, 게이트에서의 누설이 상당히 감소된다. 따라서, DDC를 갖는 새로운 구조는 종래의 디바이스의 많은 위치에서 일어나는 누설의 상당한 감소를 제공한다.
DDC 트랜지스터는 또한 바람직하게는 개선된 캐리어 이동도(업계에서 높은 관심의 특징임)를 제공한다. 이동도는, 문턱 전압 VT보다 큰 전압이 게이트에 인가될 때, 이동 캐리어가 트랜지스터의 채널을 가로질러 소스로부터 드레인으로 움직일 수 있는 능력의 정량적 척도이다. 최적화된 디바이스의 한가지 목표는, 통상적으로 게이트 인가 전계와 측정된 이동도 사이의 관계식(보편적 이동도 곡선이라고 함)에 따라, 전자 또는 이동 캐리어가 소스로부터 드레인으로 최소한의 방해로 움직이게 하는 것이다. 이 보편적 이동도 곡선은 채널의 반전 영역에서의 캐리어 이동도와 그 반전 영역(또는 반전 전하)을 유발하는 전계 사이의 MOSFET 디바이스에서 알려진 잘 설정된 관계식이다. 도 9는 NMOS 트랜지스터(실선)에 대한 보편적 곡선을 나타낸 것이지만, PMOS에 대해서도 유사한 곡선이 존재한다. 이 도면에서, 비도핑된 채널에 대한 보편적 이동도 곡선이 그려져 있다. 영역 A는 종래 기술의 MOSFET 트랜지스터의 통상적인 현재 상태의 이동도/전계 동작 영역에 대응하고, 이들 디바이스가 낮은 전계/저전력 영역에서의 이동도에 대해 고전력 영역에서 열화된 이동도로 동작하고 있다는 것을 나타내고 있다.
제2 이동도 곡선(파선)은 고농도로 도핑된 채널(종종 스케일링 효과를 보상하는 데 필요함) 및 비례적으로 감소된 게이트 전압 및 그 결과 얻어진 낮은 전계를 갖는 나노스케일 게이트 길이 트랜지스터에 해당한다. 이들 곡선은 채널에서 높은 전계를 지원하는 동작 조건에서 일치할 수 있는데, 그 이유는 이동도가 게이트 유전체와 채널 실리콘 사이의 계면과 연관된 표면 거칠기에 의해 좌우되기 때문이다. 낮은 게이트 전압(그 결과 낮은 전계)에서 트랜지스터를 동작시킬 때, 이들 2개의 곡선은 도펀트 원자의 존재 및 전자 이동도를 감소시키는 기능을 하는 채널 도펀트 산란(흔히 이온화된 불순물 산란이라고 함)의 우세로 인해 발산한다. 이것은 영역 C로서 볼 수 있다. 영역 C에 속하는 전계로 동작하는 저전력 디바이스가 구성될 수 있는 반면, 높은 채널 도핑이 요구됨으로써 도 9에서 영역 A로 표시된 영역에서의 도펀트 산란으로 인해 이동도의 열화가 생긴다.
DDC 트랜지스터의 동작점은 도 9에서 영역 B로서 보는 바와 같이 보편적 이동도 곡선을 따라 있다. DDC 트랜지스터는 낮은 전계를 갖는 저전력 영역에서 동작할 뿐만 아니라, 그의 이동도를 낮추기 위해 실질적으로 낮은 도펀트 산란을 갖는 깊게 공핍된 디바이스인 것으로부터 이득을 볼 수 있다. 따라서, DDC 트랜지스터는, 일부 바람직한 실시예에서, 종래의 고전력 디바이스보다 최대 120%의 이동도 향상을 달성할 수 있다.
이들 새로운 구조 및 그 생성 방법에 의해, 회로가 이제 VT를 동적으로 변경할 수 있도록 제조 및 구성될 수 있다. 이 구조는 바람직하게는 종래의 디바이스와 비교하여 작은 σVT로 구성되어, 보다 낮은 공칭 문턱 전압 VT 및 보다 낮은 동작 VDD 뿐만 아니라, 바이어스 전압에 응답하여 변화될 수 있는 정밀하게 조정가능한 VT를 가질 수 있는 능력을 디바이스에 제공한다. 동작을 설명하면, 디바이스의 VT를 상승 및 하강시키는 동작을 하는 바이어스 전압이 트랜지스터에 인가될 수 있다. 이것은, 특히 동작 전압 VDD가 또한 동적으로 제어되는 경우, 회로가 효율적이고 신뢰성있는 방식으로 동작 모드를 정적으로 지정하고 및/또는 동적으로 변경할 수 있게 해준다. 또한, VT의 조정이 회로의 하나 이상의 트랜지스터, 트랜지스터 그룹, 및 상이한 섹션 또는 영역에서 행해질 수 있다. 이 획기적인 진전은 설계자가 회로에서 상이한 기능을 하도록 조정될 수 있는 일반 트랜지스터를 사용할 수 있게 해준다. 그에 부가하여, 이들 집적 회로 구조의 특징 및 이점으로부터 얻어지는 많은 회로 및 시스템-레벨 혁신이 있다.
일 실시예에서, 반도체 구조는 DDC 깊이를 갖는 DDC를 구비하고 있으며, 여기서 채널은 소스 영역과 드레인 영역 사이에 형성된다. 한 일례에서, DDC 깊이는 적어도 디바이스의 채널 길이의 1/2이다. 이들 구조는 종래의 디바이스보다 더 낮은 전압에서 동작할 수 있고, 디바이스 채널에서의 RDF의 효과에 의해 제한되지 않는다. 이 새로운 구조는 또한 종래의 벌크 CMOS 처리 도구 및 공정 단계를 사용하여 제조될 수 있다.
일 실시예에 따르면, 트랜지스터의 채널 영역은 상이한 도펀트 농도를 가지는 복수의 영역으로 구성될 수 있다. 한 일례에서, DDC 트랜지스터는 게이트 아래에 3개의 상이한 영역이 존재하도록 구성되어 있다. 게이트 유전체로부터 기판 내로 더 깊게 나아가면서, 이들 영역은 채널, 문턱 전압 조절 영역, 및 차폐 영역을 포함한다. 당업자라면 이들 영역의 상이한 조합 또는 치환이 존재할 수 있다는 것을 잘 알 것이다.
채널 영역은 집적 회로의 동작 동안 소수 캐리어가 소스로부터 드레인으로 이동하는 영역이다. 이것은 디바이스를 통해 흐르는 전류를 구성한다. 이 영역에서의 도펀트의 양은 불순물 산란을 통해 디바이스의 이동도에 영향을 미친다. 보다 낮은 도펀트 농도에 의해 보다 높은 이동도가 얻어진다. 그에 부가하여, 도펀트 농도가 감소됨에 따라 RDF도 역시 감소된다. 이 비도핑된(저농도로 도핑된) 채널 영역은 DDC 트랜지스터가 높은 이동도 및 낮은 RDF 둘다를 달성할 수 있게 해줄 수 있다.
문턱 전압 조절 또는 조정 영역은 PMOS에서의 N형 도펀트 및 NMOS에서의 P형 도펀트와 같은 상보적인 도펀트가 채널 영역 아래에 유입될 수 있게 해준다. 채널 영역 및 도펀트의 층에 근접하여 결합된 이 VT 조절 영역의 도입은 바람직하게는, 채널을 직접 도핑하는 일 없이, 문턱 전압 조정 영역이 채널 내의 공핍 영역을 변경할 수 있게 해준다. 이 공핍 제어는 원하는 결과를 달성하기 위해 디바이스의 VT가 변경될 수 있게 해준다. 그에 부가하여, VT-조절 영역은 서브채널 펀치-쓰루 및 누설을 방지하는 데 도움을 줄 수 있다. 일부 실시예에서, 이것은 개선된 짧은 채널 효과, DIBL 및 서브-문턱값 기울기(sub-threshold slope)를 제공한다.
종래의 공정에서, 다른 실시예는 특정의 구조 및 농도를 변경함으로써 트랜지스터의 다른 성능 척도를 해결하였다. 예를 들어, 도핑 농도를 조절하여 짧은 채널 효과 또는 다른 파라미터를 개선시키기 위해 게이트 금속 합금 또는 폴리실리콘이 사용될 수 있다. 게이트 아래 및 채널 위에 위치하는 게이트 유전체도 역시 조절될 수 있다. 트랜지스터의 채널 내의 또는 그 주변에서의 도펀트 농도를 설정할 수 있는 다른 공정도 존재한다. 디바이스의 짧은 채널 효과 및 기타 파라미터를 개선하려는 이들 종래의 시도와 달리, 본 명세서에 기술된 실시예들 중 일부는 디바이스의 더 많은 파라미터를 개선시킬 뿐만 아니라, 디바이스에 대한 문턱 전압을 설정함에 있어서의 정확도 및 신뢰성도 향상시킬 수 있다. 또한, 일부 구현예에서, 개선된 디바이스는 또한 향상된 성능을 위해 또한 이용될 때 디바이스 또는 시스템의 새로운 특징 및 동작을 제공하기 위해 디바이스의 문턱 전압의 동적 제어를 가능하게 해줄 수 있다.
일 실시예에서, 트랜지스터 디바이스는 게이트 근처의 채널의 상부로부터 아래쪽으로 채널 내로 단조 증가하는 도펀트 농도를 제공받는다. 한 일례에서, 게이트 유전체로부터 시작하여 도펀트의 선형 증가가 있다. 이것은 게이트로부터 좀 떨어져 차폐 영역을 형성하고 차폐 영역과 게이트 사이에 공핍된 영역을 가짐으로써 달성될 수 있다. 이 공핍된 영역은 상이한 도펀트 농도의 하나 이상의 영역을 포함한 여러가지 형태를 취할 수 있다. 이들 영역은 특정의 문턱 전압을 설정하는 것의 신뢰성을 향상시키는 것, 트랜지스터 채널에서의 이동도를 향상시키는 것, 및 디바이스의 상이한 동작 모드를 개선 및 확장시키기 위해 문턱 전압의 동적 조정을 가능하게 해주는 것을 비롯한 트랜지스터 디바이스의 여러가지 개선을 해결한다. 이들 도펀트 농도는 도 4에 예시되고 게이트 근방의 구조의 상부로부터 시작하여 상이한 층들을 거쳐 아래쪽으로 차폐층까지 디바이스의 채널의 깊이와 관련하여 앞서 기술한 것과 같은 농도의 그래프로 표현될 수 있다.
공핍된 채널 영역은 전자가 트랜지스터의 소스와 드레인 사이에서 자유롭게 이동하는 영역을 제공하고, 따라서 이동도 및 전체 성능을 향상시킨다. 디바이스의 공칭 진성 문턱 전압을 설정하기 위해, 문턱 전압 조정 영역이 차폐 영역과 함께 사용된다. 차폐 영역은 FET 디바이스의 바디 계수를 증가시키는 고농도로 도핑된 영역이다. 보다 높은 바디 계수는 바디 바이어스가 FET의 문턱 전압을 동적으로 변경시키는 데 보다 큰 효과를 가질 수 있게 해준다. 다수의 특수 디바이스를 달성하기 위해 이들 3개의 영역이 함께 사용될 수 있다. 다양한 설계 이점을 달성하기 위해 영역들 중 2개 또는 3개의 다중 조합이 사용될 수 있다. 예를 들어, 다양한 진성 VT 값(문턱 전압 조절 도핑에 의해 달성됨) 및 동적 동작 모드(바디 효과를 통함)로 저전력 디바이스를 달성하기 위해, 폴리, 밴드 가장자리 금속 및 오프밴드 가장자리 금속 게이트들과 함께 모든 영역이 사용될 수 있다.
초저전력 디바이스를 달성하기 위해, 오프밴드 가장자리 금속 게이트 스택과 함께 채널 및 차폐 영역이 사용될 수 있다(여기서 오프밴드 가장자리 금속은 문턱 전압 조절 영역의 도움 없이 문턱 전압을 증가시키는 역할을 한다). 다른 대안으로서, 초저전력 디바이스를 달성하기 위해, 채널 및 차폐 영역이 이중 일함수 금속(dual work function metal) 게이트 스택과 함께 사용될 수 있다. 그에 부가하여, 이들 영역의 형성은 다수의 방식으로 달성될 수 있다. 일부 구현예에서, 단일 에피택셜 흐름(single epitaxial flow)이 사용될 수 있고, 그로써 성장 동안 제어 및 변조되는 인-시츄 도핑(in-situ doping)은 부가의 주입 없이 원하는 프로파일을 달성하고, 여기서 다수의 주입 및 그에 뒤이은 비도핑된 에피택셜 영역이 프로파일을 달성하는 데 사용될 수 있다. 다른 대안으로서, 원하는 농도와 유사한 주입에 의한 이중 에피택셜 흐름(dual epitaxial flow)이 사용될 수 있다. 또는, 원하는 프로파일을 달성하기 위해 임의의 수의 에피택셜과 주입의 조합으로 이루어진 다중 에피택셜 흐름이 사용될 수 있다. 그렇지만, 이러한 변형이 본 명세서에 첨부된 특허청구범위의 사상 및 범위를 벗어나지 않을 것이다.
디바이스의 다른 일례에서, 기판 상에 형성된 DDC 영역에 부가하여, 산화물 영역 또는 다른 게이트 절연체가 기판의 상부에 채널 영역 위쪽으로 형성될 수 있다. 디바이스는 산화물 영역 상에 형성된 금속 게이트 영역을 포함할 수 있다. 이 일례에서, 얻어진 디바이스는, 여전히 채널 영역에서의 RDF에 민감하지 않으면서, 동적으로 제어가능한 문턱 전압을 갖는 트랜지스터이다. 이 일례에서, 동작을 설명하면, DDC 영역은 아주 낮은 σVT를 가지는 반면, 낮은 VDD는 깊은 공핍 영역에서의 누설을 낮게 유지한다. 그에 부가하여, 1 볼트 또는 그 이상에서의 트랜지스터 동작을 요구하는 레거시 디바이스를 가능하게 해주기 위해 주입이 제공될 수 있다.
이하의 일례들에서, 다양한 디바이스 구성, 이러한 디바이스를 포함하는 시스템, 이러한 디바이스 및 시스템을 제조하는 방법이 논의되고 도면에 추가적으로 예시되어 있다. 이들 일례는 이러한 디바이스, 시스템 및 그 제조 방법의 기술 분야의 당업자에 의해 잘 이해되는 개략도로 예시되어 있다. 이들 일례는 기본 시스템의 실시가능성 및 가능한 동작 특성 및 성능에 대한 논의와 함께 디바이스의 상세를 기술하고 예시하고 있다.
종래의 구조와의 추가적인 비교는 도 10 및 도 11에 예시되어 있다. 도 10은 저농도로 도핑된 채널(약 1 x 1017 원자/cm3)을 갖는 DDC 트랜지스터의 문턱 전압 및 바디 바이어스 대 차폐 영역을 갖지 않는 균일하게 도핑된 채널을 갖는 유사한 크기의 종래의 트랜지스터 간의 예시적인 비교를 나타낸 것이다. 알 수 있는 바와 같이, DDC 트랜지스터가 강한 바디 계수를 위해 보통 요구되는 상당한 채널 도펀트를 가지고 있지 않더라도, DDC에서의 바디 바이어스에 의한 문턱 전압 변조가 여전히 균일하게 도핑된 채널 MOS와 비슷하다.
따라서, 특정의 실시예에서, DDC 구조는 짧은 채널 디바이스에 대한 실용적인 대체물이 아닌 긴 채널 디바이스에서만 현재 실현되는 비슷한 이점을 짧은 채널 디바이스에서 제공할 수 있다. 도 11을 참조하면, DDC 디바이스의 일례와 비교한 균일한 채널 MOS 디바이스에 대한 σVT 대 바디 바이어스 전압의 비교가 나타내어져 있다. 짧은 채널 디바이스 대 긴 채널 디바이스의 문턱 전압에 대해 상당한 열화가 명백하다. 이 DDC 디바이스에서, 증가된 바디 바이어스 전압에 의해 문턱 전압의 열화가 상당히 덜하다. 이러한 감소는 짧은 채널 효과를 크게 감소시키는 고농도로 도핑된 차폐 영역에 의해 용이하게 된다.
배경 기술에서 논의된 바와 같이, 특정의 트랜지스터가 SSRW(Super Steep Retrogradient Well) 프로파일에 따라 도핑된 채널층을 갖도록 형성될 수 있다. 이 기법은 약하게 도핑된 채널 아래에 강하게 도핑된 영역을 형성하기 위해 특수 도핑 프로파일을 사용한다. 도 12를 참조하면, DDC 구조의 일례의 프로파일과 종래의 SSRW의 프로파일 간의 비교가 도시되어 있다. 알 수 있는 바와 같이, SSRW는 채널에 인접하여, 채널(도시 생략)의 상부를 정의하는 트랜지스터 게이트 유전체 근방에서 아주 높은 도펀트 농도를 가진다. 채널 및 게이트 유전체 근방에 위치하는 이러한 높은 도핑 농도로 인해 통상적으로 종래의 디바이스에서 좋지 않은 누설 성능이 얻어지고, 이 방식을 나노스케일 게이트 길이 트랜지스터로 스케일링하는 데 몇가지 어려움이 있다. 따라서, 이는 일반적으로 전자 장치에서 전력을 감소시키고 성능을 향상시키라는 전반적인 요구에 대한 적절한 상업적 해결책을 제공하지 않는다. DDC 트랜지스터의 실시예는 깊게 공핍된 채널 및 강하게 도핑되고 채널로부터 분리되어 있는 차폐층도 포함할 수 있다. 이러한 구조는 회로 성능에 대한 주목할만한 개선을 제공할 수 있고, SSRW를 구현하는 회로보다 생산하기가 더 간단할 수 있다.
많은 종래의 CMOS 제조 공정이 DDC 트랜지스터를 제조하는 데 사용될 수 있다. 도 13은 종래의 디바이스를 제조하는 종래의 CMOS 공정(CMOS)와 본 명세서에 개시된 실시예에 따라 구성된 구조의 제조 공정 간의 비교(1300)의 개략도이다. 새로운 CMOS 디바이스의 일 실시예에서, STI(shallow trench isolation, 얕은 트렌치 분리)(1302, 1302A), 우물 및 채널 주입부(1304, 1304A), 접점(1308, 1308A), 및 금속 상호연결부(1310, 1310A)에 관련된 처리 단계들이 표준일 수 있다. 단지 종래의 CMOS 게이트 스택 공정(1306)만이 개선된 구조(1306A)의 게이트 스택과 상이하다. 이것은 새로운 CMOS 구조(예를 들어, DDC 디바이스 등)를 도입하는 데 상당한 이점을 제공한다. 주로, 이것은 새로운 디바이스를 제조하는 위험이 따르거나 비용이 많이 드는 새로운 공정 단계를 개발할 필요성을 없애준다. 따라서, 기존의 제조 공정 및 연관된 IP 라이브러리가 재사용될 수 있어, 비용을 절감하고 제조업체가 이러한 새롭고 진보된 디바이스를 시장에 더 빠르게 내놓을 수 있게 해준다.
도 13의 일례에 따른 DDC 트랜지스터 공정은 DDC 도핑 프로파일을 생성하기 위해 고농도로 도핑된 N형 및 P형 영역 상부에 비도핑된 에피택셜 실리콘 영역을 생성할 것이다. 일부 구현예에서, 비도핑된 에피택셜 실리콘 영역 두께는 디바이스 성능에서 중요한 인자일 수 있다. 다른 일례에서, 높은, 중간 및 낮은 도핑(또는 도핑 없음)을 갖는 최종 게이트 스택을 제공하기 위해 이중 에피택셜 실리콘 영역이 사용된다. 다른 대안으로서, 기판층 근방에 하나의 높은 도핑 영역을 갖는 최종 스택에 대한 하나의 에피택셜 실리콘 영역이 성장될 수 있고, 이어서 게이트와 고농도로 도핑된 차폐 영역 사이에 에피택셜 성장된 층의 중간 도핑 내지 낮은 도핑이 있게 된다. 층들 사이의 도펀트 이동 또는 확산을 방지하기 위해, 일부 구현예에서, 다양한 도펀트 이동 저지 기법 또는 층이 이용될 수 있다. 예를 들어, P형 에피택셜 실리콘에서, 탄소 도핑을 사용하여 붕소(B) 확산이 감소될 수 있다. 그렇지만, N형 에피택셜 실리콘에서, 탄소는 As 도핑에 부정적 영향을 미칠 수 있다. 탄소는 실리콘 에피택시 전체에 걸쳐 위치될 수 있거나, 각각의 계면에 있는 얇은 영역으로 국한될 수 있다. 인-시츄에 도핑된 탄소 또는 주입된 탄소를 사용하는 것이 가능할 수 있다. 인-시츄에 도핑된 탄소가 사용되는 경우, 탄소는 N형 및 P형 둘다에 존재할 수 있다. 탄소가 주입되는 경우, 일부 실시예에서, 이는 P형에서만 사용될 수 있다.
도펀트 이동 저지층의 증착, 진보된 에피택셜 층 성장, ALD 또는 진보된 CVD 및 PVD, 또는 어닐링 기법 - 이들 모두는 65㎚, 45㎚, 32㎚, 및 22㎚에서의 공정 노드와 같은 진보된 집적 회로 공정 노드 기술에서 이용가능함 - 을 비롯한, 이용가능한 벌크 CMOS 처리 기술을 사용하여 DDC 트랜지스터가 형성될 수 있다. 이들 공정 노드가 일반적으로 STI 분리, 게이트 처리, 및 어닐링에 대한 낮은 열 비용(thermal budget)을 가지지만, 이들이 여전히 DDC 트랜지스터를 형성하는 데 적합하다.
도 14a 내지 도 14i는 DDC 도핑 프로파일을 갖는 채널을 갖는 디바이스를 제조하는 공정 흐름을 나타낸 것이다. 이들 도면은 새로운 DDC 트랜지스터 및 디바이스의 진보된 특징 및 동작을 제공하기 위해 NMOS 및 PMOS 트랜지스터 각각이 어떻게 DDC 및 차폐 영역으로 구성될 수 있는지를 보여주기 위해 2개의 디바이스의 제조의 일례를 나타낸 것이다. 2개의 트랜지스터 디바이스를 형성하는 이 샘플 공정을 설명하기 위해 각각의 단계에서의 구조는 점진적 방식으로 도시되어 있다. 다른 대안으로서, DDC 디바이스를 제조하기 위해 다른 공정 흐름이 사용될 수 있고, 이 특정의 공정 및 관련 단계들이 예시를 위해 도시되어 있다. 이 공정이 트랜지스터 구조를 생성하기 위해 형성, 증착 또는 다른 방식으로 제조되는 "영역"과 관련하여 기술되어 있지만, 또한 여러가지 형상, 크기, 깊이, 폭, 및 높이의 영역와, 여러가지 형태 또는 윤곽 또는 층을 포함하는 것으로 보아야 한다.
먼저, 도 14a를 참조하면, 구조(1400)는 기판, 예를 들어, P형 기판(1406)으로 시작한다. P형 기판 상에 NMOS 또는 PMOS 디바이스가 생성될 수 있다. 간단함을 위해 그리고 이들 및 기타 도면에서 가능한 실시예 및 일례를 기술하기 위해, DDC 디바이스의 공정 흐름의 이 일례는 특정의 구조를 분리시키기 위해 얕은 트렌치 분리 및 부분 트렌치 분리를 함께 갖는 NMOS 및 PMOS 디바이스의 일례에 대해 기술되어 있다. 그럼에도 불구하고, 다른 개시된 구조 또는 디바이스와 연관된 대응하는 흐름이 용이하게 이해될 것이다. 또한, 도시되어 있지는 않지만, 이들 공정이 기술 분야에 공지된 다양한 기법 - 구조들을 상이한 영역 및 서로의 상부에 형성되는 영역으로서 나란히 형성하는 데 사용하기 위한 마스킹 등 - 으로 수행될 수 있다.
선택적인 N-우물 주입부(1402) 및 P-우물 주입부(1404)는 p-기판(1406) 상에 형성된다. 이어서, 얕은 P-우물 주입부(1408)가 N-우물(1402) 상에 형성되고, 얕은 N-우물 주입부(1410)가 P-우물(1404) 상에 형성된다. 이들 상이한 영역은 먼저 패드 산화물을 P-기판(1406) 상에 형성하고 뒤이어서 포토레지스트를 사용한 N-우물(1402)의 제1 N-우물 주입부에 의해 형성될 수 있다. P-우물(1404)은 다른 포토레지스트와 함께 주입될 수 있다. 얕은 N-우물(1410)은 다른 포토레지스트와 함께 주입에 의해 형성될 수 있다. 얕은 P-우물(1408)은 이어서 다른 포토레지스트와 함께 주입될 수 있다. 이 공정에 뒤이어서 어닐링 공정이 올 수 있다.
계속하여 도 14b에서, 이 공정은 계속되어 NMOS RDF 차폐 영역(1412)이 얕은 P-우물(1408) 상에 형성된다. 이 실시예에 따르면, NMOS RDF 영역(1412)은 RDF를 감소시키고 개선된 문턱 전압 설정 및 신뢰성의 많은 이점을 제공하는 것은 물론 트랜지스터의 문턱 전압의 동적 조정을 가능하게 해주는 것에 대해 앞서 기술한 것과 같은 높은 도펀트 농도의 차폐 영역이다. 이 차폐 영역은 다른 포토레지스트를 사용하여 RDF 차폐 주입부로서 형성될 수 있다. PMOS RDF 차폐 영역(1414)은 얕은 N-우물(1410) 상에 형성된다. 이 영역은 다른 포토레지스트를 사용하여 PMOS RDF 차폐 주입부로서 형성될 수 있다.
그 다음에 도 14c를 참조하면, 초기 산화물 제거 이후에, NMOS 문턱 전압 조정 영역(1416)이 포토레지스트를 사용하여 차폐 영역(1412) 상에 형성되며, 여기서 이 문턱 전압 조정 영역을 증착하기 위해 에피택셜 성장법 또는 기타 유사한 기법이 사용될 수 있다. 이와 유사하게, PMOS 문턱 전압 조정 영역(1418)이 포토레지스트를 사용하여 PMOS RDF 차폐 영역(1414) 상에 형성된다. 비도핑된 영역 또는 저농도로 도핑된 영역(1420, 1422)이 이어서 각각의 문턱 전압 조정 영역 상에 증착되며, 이들은 NMOS VT 조정 영역(1416) 및 PMOS VT 조정 영역(1418) 상에 도핑된다. 에피택셜 성장 방법 또는 기타 유사한 기법이 이들 비도핑된 또는 저농도로 도핑된 영역을 증착하는 데 사용될 수 있다. 상기 단계들을 통해, DDC와 부합하는 채널이 형성된다. 2개의 에피택셜 영역이 이들 일례에서 각각의 트랜지스터에 대한 원하는 DDC 프로파일을 생성하는 데 사용되지만, 그 대신에 DDC 디바이스를 생성하기 위해 각각 상에 단일 에피택셜 영역도 역시 사용될 수 있다.
상기 공정 흐름은 2개의 트랜지스터 또는 다른 더 복잡한 회로를 제조하기 위해 후속 처리를 위한 채널을 생성함으로써 디바이스를 준비한다. 그렇지만, 이하의 공정 흐름은, 도 14d 및 도 14e에 나타낸 바와 같이, n-채널 및 p-채널 트랜지스터를 생성하는 나머지 단계들의 일례를 개시한다.
도 14d를 참조하면, 트랜지스터를 이웃 트랜지스터로부터 분리시킴으로써 STI 트랜지스터 경계(1424)를 형성하기 위해 얕은 트렌치 분리(STI) 공정이 이어서 적용된다. 여기서, 각각의 STI(STI 1424, 1426, 1428)의 깊이는 STI가 P-우물 내로 들어가도록 적절히 설정된다. 알 수 있는 바와 같이, STI 트렌치는 얕은 P-우물(1408) 및 얕은 N-우물(1410) 각각의 아래까지 연장되어 있다. 이것은 트랜지스터 사이의 개선된 분리를 가능하게 해준다.
그에 부가하여, 우물 탭(well tap)이 연결될 수 있는 영역을 생성하기 위해 부분 트렌치 분리(PTI)(1430, 1434)가 선택적으로 적용될 수 있다. PTI가 부분적으로 얕은 P-우물 내로 들어가도록 PTI(1430, 1434)의 깊이가 설정된다. 도 14e에 도시된 바와 같이, 산화물 영역(1438, 1442)과 같은 절연체가 이어서 채널이 형성될 영역에 증착된다. 여기서, 이산화실리콘이 절연체로서 사용될 수 있지만, 다른 유형의 절연체도 역시 사용될 수 있다. 동작 동안에 공급 게이트 전압을 가능하게 해주기 위해 게이트 전극(1436, 1440)이 이어서 각자의 게이트 절연체에 부착된다.
도 14f를 참조하면, 스페이서(1446)가 NMOS 및 PMOS 게이트 각각의 측면들 및 소스와 드레인 확장들(1448, 1450)을 형성하는 절연 영역들 상에 형성된다. 선택적으로, 레거시 모드 디바이스에 대해 NMOS 및 PMOS 할로 공정이 수행될 수 있고, 이에 대해서는 이하에서 기술한다. 또한, 트랜지스터의 바디에 대한 접점을 생성하기 위해, 바디 접점 영역(1444, 1464)이, 각각, p+형 도핑 및 n+형 도핑을 거친다. 소스와 드레인 영역들이 형성되면, NMOS 및 PMOS 트랜지스터가 이어서 생성되고, 필요한 전압을 소스 영역 및 드레인 영역에 공급하여 디바이스를 동작시키기 위해 접점이 제공될 수 있다. 이것은 도 14g에 도시되어 있고, 여기에서 소스와 드레인 영역들(1454/1456 및 1458/1460)이 각각 형성된다. 또한, 소스/드레인(1454/1456 및 1458/1460)의 경계를 규정하는 제2 스페이서(1452)가 도 14g에 도시되어 있다. 접점 및 금속이 이어서 포토레지스트를 사용하여 형성되어, 디바이스와의 전기적 접촉을 가능하게 해준다. 공정이 소스 및 드레인을 어디에 위치시키느냐에 따라, 전계가 크게 영향을 받을 수 있다.
DDC 디바이스를 제조하는 특정의 단계들이 앞서 기술되었지만, 디바이스의 성능을 추가로 향상시키기 위해 또는 상이한 응용 규격을 다른 방식으로 준수하기 위해 다른 선택적인 단계들이 포함될 수 있다. 예를 들어, 도 14g에 도시된 바와 같이, 소스/드레인 연장부로서 기술 분야에 공지된 기법이 누설 전류를 감소시키기 위해 적용될 수 있다. 당업자라면 많은 다른 영역 조합이 가능하다는 것과 영역 조합이 재배열되고 본 명세서의 개시 내용에 따른 다른 영역으로 대체될 수 있다는 것을 잘 알 것이다.
문턱 전압 조정 영역 및 차폐 영역 도핑 레벨이 채널 아래의 스페이서 가장자리들 사이의 영역으로 제한된다. 한 방법에서, 외측 스페이서(1452)에 대해 실리콘이 각자의 게이트(1436, 1440) 주변의 스페이서에 의해 정의되는 마스크 및 게이트 상의 하드마스크를 사용하여 에칭된다. 에칭되는 실리콘 깊이는 차폐 영역의 깊이보다 크다. 이 일례에서, 동일한 또는 상이한 단계에서 NMOS 및 PMOS 둘다에 대해 실리콘이 에칭된다. 실리콘이 에칭된 후에, 도 14h에 도시된 바와 같이, 실리콘(1466)이 게이트 유전체보다 약간 더 높은 레벨까지 에피택셜적으로 성장된다. 도 14i에 도시된 바와 같이, 소스/드레인 영역(1468, 1470, 1472, 1474)을 형성하기 위해, 에피택셜 성장된 실리콘의 도핑이 인-시츄에 또는 소스/드레인 주입 마스크를 사용하여 행해질 수 있다. 제1 게이트 유전체(1438) 및 제2 게이트 유전체(1437)가 계층화된다. 층(1435, 1436)은 적절한 N+ 또는 P+ 일함수로 설계된 금속 게이트 전극이다. 도 14i에서, 폴리실리콘이 게이트 유전체와 일체로 되어 있는 금속 게이트 전극으로 대체된다. 폴리를 금속 게이트로 대체하기 위해, 적절한 일함수를 갖는 2개의 개별 금속이 필요하다. 종래에 CMOS 처리에서 사용되는 N+/P+ 도핑된 폴리와 호환되는 NMOS 및 PMOS 장치의 VT를 조정하기 위해 ~4.2 및 ~5.2 eV의 일함수 금속이 필요하다. 게이트 주변의 스페이서(1452) 및 게이트 상의 하드마스크는 자기-정렬된 소스/드레인 영역을 만든다. 이 결과 보다 낮은 소스/드레인-바디 커패시턴스가 얻어진다. 다른 방법에서, 보상 소스/드레인 주입이 수행될 수 있다. 이 방법에서, 게이트 주변의 스페이서 및 게이트 상의 하드마스크는 게이트가 자기-정렬할 수 있게 해준다.
잘 알 것인 바와 같이, 다수의 전력 모드에서 회로를 효율적으로 동작시킬 수 있는 것이 바람직하다. 또한, 상이한 전력 모드 사이에서 빠르고 효율적으로 전환할 수 있는 것은 트랜지스터는 물론, 이러한 트랜지스터를 사용하여 제조된 칩 또한 이러한 칩을 구현하는 시스템의 전력 절감 능력 및 전체 성능을 상당히 개선시킬 수 있다. 동작 모드를 효율적으로 변경할 수 있는 것에 의해, 디바이스는 필요할 때 높은 성능을 전달할 수 있고 비활성인 동안 절전 모드에 들어감으로써 전력을 절감할 수 있다. 일 실시예에 따르면, 개별 서브회로 및 심지어 개별 디바이스의 모드가 동적으로 제어될 수 있다. 디바이스의 문턱 전압을 동적으로 변화시킬 수 있음으로써, 디바이스의 모드가 또한 동적으로 변화될 수 있다.
깊게 공핍된 채널 디바이스는 넓은 범위의 공칭 문턱 전압을 가질 수 있고, 넓은 범위의 동작 전압을 사용하여 동작될 수 있다. 일부 실시예가 1.0 볼트 내지 1.1 볼트인 현재 표준의 벌크 CMOS 동작 전압 내에서 구현될 수 있고, 또한, 예를 들어, 0.3 내지 0.7V와 같은 훨씬 더 낮은 동작 전압에서 동작할 수 있다. 이들은 저전력 동작을 위한 회로 구성을 제공한다. 게다가, DDC 디바이스는 그의 강한 바디 효과로 인해 종래의 디바이스보다 더 응답성이 좋을 수 있다. 이와 관련하여, 강한 바디 효과는 디바이스가 공통의 공유 우물을 통해 다른 디바이스로의 실질적으로 직접적인 연결을 통해 회로를 변경시킬 수 있게 해줄 수 있다. 한 일례에서, 공유 우물은 일군의 디바이스 아래에 있는 공통의 P-우물 또는 N-우물을 포함할 수 있다. 동작을 설명하면, 이들 디바이스는 디바이스의 각자의 바디 바이어스 전압 및/또는 동작 전압의 설정을 수정함으로써 모드를 변경할 수 있다. 이것은 단일 디바이스 또는 하나 이상의 디바이스 그룹을 훨씬 더 빠르게 스위칭하는 것 및 종래의 디바이스보다 적은 에너지를 사용하는 것을 가능하게 해준다. 따라서, 모드의 동적 변화가 빠르게 일어날 수 있고, 시스템은 전력 절감 및 전체 시스템 성능을 더 잘 관리할 수 있다.
또한, 일부 응용에서, DDC 기반 디바이스가 종래의 디바이스와 매끄럽게 동작할 수 있도록 기존의 환경에 대한 역호환성이 필요할 수 있다. 예를 들어, 1.1 볼트의 동작 전압에서 실행되는 새로운 DDC 기반 디바이스와 종래의 디바이스가 섞여 있을 수 있다. DDC 기반 디바이스와 종래의 디바이스를 인터페이스로 연결시키기 위해 레벨 시프팅을 수행할 필요가 있을 수 있다. DDC 기반 디바이스가 레거시 디바이스와 매끄럽게게 동작하는 것이 아주 바람직하다.
차폐 영역은 트랜지스터에서 응답성 좋은 다중 모드 전환을 위해 이용되는 높은 바디 효과를 제공한다. 차폐 영역을 갖는 트랜지스터의 응답은 바디 바이어스의 변화에 대해 넓은 범위 내에서 변할 수 있다. 보다 구체적으로는, 높은 도핑의 차폐 영역은 디바이스 온-전류 및 오프-전류가 다양한 바디 바이어스 하에서 보다 광범위하게 변할 수 있게 해줄 수 있고, 따라서 동적 모드 전환을 용이하게 해줄 수 있다. 이러한 이유는 DDC 디바이스가 종래의 디바이스보다 더 낮은 σVT, 즉 설정된 문턱 전압의 보다 낮은 변동으로 구성될 수 있기 때문이다. 따라서, 문턱 전압 VT는 상이한 값으로 설정될 수 있다. 또한, 문턱 전압을 변경하기 위해 디바이스 또는 디바이스 그룹이 바디 바이어스될 수 있고, 따라서 바디 바이어스 전압의 변화에 응답하여 VT 자체가 변화될 수 있다. 따라서, 보다 낮은 σVT는 보다 낮은 최소 동작 전압 VDD 및 보다 넓은 범위의 이용가능한 VT의 공칭 진성 값을 제공한다. 증가된 바디 효과는 그 보다 넓은 범위 내에서 VT의 동적 제어를 가능하게 해준다.
게다가, 또한 이러한 성능으로 인해 전력 소비가 증가할 수 있을지라도, 필요한 경우 성능을 최대화하도록 디바이스를 구성하는 것이 바람직하다. 대안의 실시예에서, 디바이스가 고성능의 능동 동작 조건에 있지 않을 때 디바이스를 상당히 저전력 모드(절전 모드)에 두는 것이 바람직할 수 있다. 회로에 DDC 트랜지스터를 이용할 때, 전체 시스템 응답 시간에 영향을 주지 않기 위해 적절히 빠른 스위칭 시간으로 모드 전환이 제공될 수 있다.
본 명세서에 예시되고 기술된 다양한 DDC 실시예 및 일례에 따라 구성된 트랜지스터 또는 트랜지스터 그룹에서 요망될 수 있는 몇가지 상이한 유형의 모드가 있다. 하나의 모드는 바디와 소스 전압 사이의 바이어스 VBS가 0인 저전력 모드이다. 이 모드에서, 디바이스는 비DDC 디바이스보다 더 낮은 동작 전압 VDD 및 더 낮은 능동/수동 전력으로 동작하지만, 임의의 종래의 디바이스와 동등한 성능을 가진다. 다른 모드는 디바이스의 바이어스 전압 VBS가 순방향 바이어스되어 있는 터보 모드이다. 이 모드에서, 디바이스는 낮은 VCC 및 고성능과 정합된 수동 전력으로 동작한다. 다른 모드는 바이어스 전압 VBS가 역방향 바이어스되어 있는 절전 모드이다. 이 모드에서, 디바이스는 낮은 VCC 및 실질적으로 낮은 수동 전력으로 동작한다. 레거시 모드에서, 비DDC MOSFET 디바이스가 레거시 디바이스와 실질적으로 동일하게 동작할 수 있게 해주기 위해 공정 흐름이 수정된다.
DDC 구조 디바이스는, 종래의 디바이스보다 많은 성능 이점을 제공하지만, 또한 차폐 영역에 의해 제공되는 강한 바디 효과의 결과로서 향상된 동적 모드 전환을 가능하게 해줄 수 있다. 바디 탭은 원하는 모드를 달성하기 위해 디바이스에 인가되는 원하는 바디 바이어스의 적용을 가능하게 해준다. 이것은, 앞서 논의된 바와 같이, 저농도로 도핑된 채널 및 차폐 영역을 갖는 DDC에 의해, 또는 다른 대안으로서 상이한 도펀트 농도를 가지는 다수의 영역 또는 층을 갖는 DDC에 의해 달성될 수 있다. 메모리 블록 또는 논리 블록과 같은 트랜지스터 그룹에 대해 다중 모드 전환이 사용될 때, 종래의 벌크 CMOS 기법을 사용하는 개별 트랜지스터 제어는 실행불가능할 수 있고, 그 결과 제어 회로에 대한 상당한 오버헤드가 있을 수 있다. 부가의 제어 회로가 구현될 필요가 있을 것이고, 상이한 디바이스 또는 상이한 디바이스 그룹 및 모두를 제어하는 광범위한 전용 배선은 집적 회로의 전체 비용을 상당히 증가시킬 것이다.
따라서, 동적 모드 전환을 위한 하나 이상의 트랜지스터 그룹을 생성하는 데 사용될 수 있는 서브회로 또는 유닛을 개발하는 것이 바람직하다. 게다가, 단독 또는 혼합 환경에서, 레거시 디바이스도 역시 동적 제어로부터 이득을 볼 수 있도록, 레거시 디바이스에 대한 바디 바이어스 제어 기법을 제공할 수 있는 해결책을 제공하는 것도 역시 바람직하다.
그에 부가하여, 차폐 영역을 갖는 트랜지스터의 비교적 높은 바디 효과는, 특정 실시 형태에서, 설계에 의해 정적으로든지 동적으로든지, 다양한 모드에서 동작하도록 디바이스를 제어하는 수단으로서 바디 바이어스를 사용하는 것이 적합하도록 해주는 반면, 종래의 벌크 CMOS 디바이스는 물리적 설계 변경을 필요로 할 수 있다.
고농도로 도핑된 차폐 영역 및 바디 바이어스 전압을 바디에 인가하는 메커니즘을 갖는 기본적인 다중 모드 디바이스가, 상이한 모드를 예시하는 대응하는 테이블과 함께, 도 2a로부터 복제되어 도 15에 도시되어 있다. 도 2a와 관련하여 논의한 바와 같이, 소스와 디바이스 바디 사이의 전계를 비롯한 디바이스의 전계를 제어하기 위해 우물 탭과 소스 사이에 바이어스 전압 VBS가 인가된다. 도 15는 n-채널 4-단자 MOSFET의 샘플 구조를 나타낸 것이다. 단자(106)는 드레인으로서 표시되어 있고, 단자(104)는 소스로 표시되어 있다. 동작 동안, 이들 2개의 단자 사이에 전류가 흐른다. 단자(102)는 게이트 전극이라고 하고, 드레인과 소스 사이의 전류 흐름을 제어하기 위해 전압이 종종 이 단자에 인가된다. 단자(126)는 트랜지스터의 바디- 이 일례에서, P-우물(114)임 - 에의 연결을 제공한다. 드레인에 인가되는 전압은 VDD라고 하는 플러스 공급 전압이고, 소스 단자에 인가되는 전압은 보다 낮은 공급 전압이다. 전계는 디바이스의 특성에 영향을 미친다. 본 명세서에 기술된 다양한 실시예에 따르면, 바이어스 전압 VBS 및 공급 전압 VDD를 적당히 선택함으로써 디바이스가 다수의 상이한 모드로 구성될 수 있다.
종래의 벌크 CMOS 디바이스에서, 동일한 소스-바디 전압을 유지하기 위해 기판이 종종 소스에 연결되어 있다. 따라서, 바디 바이어스는 통상적으로 기판 상의 모든 디바이스에 대해 동일하다. 이것은 DDC 디바이스가, 앞서 논의한 바와 같이, 보통의 동작 전압이 인가되고 0 바이어스 전압이 인가되며, 따라서 VBS = 0인 보통의 저전력/저누설 모드에서 사용되는 조건과 유사하다. 그렇지만, 본 명세서에 기술된 다양한 실시예에 따라 구성된 다중 모드 디바이스는 바디 탭 대신에 효과적인 모드 제어 수단을 제공할 수 있다. 이것은 특히 디바이스가, 앞서 기술한 바와 같이, 게이트로부터 좀 떨어져 강하게 도핑된 차폐 영역을 포함하는 경우이다. 낮은 바디 효과를 가지는 SOI(silicon-on-insulator) 기반 디바이스와 달리, DDC 기반 디바이스는 높은 바디 효과를 갖는 디바이스를 제조하기 위해 벌크 실리콘 상에 구성될 수 있다. 따라서, DDC 구성 디바이스는 다중 모드 동작을 가능하게 해주는 수단으로서 변하는 바디 바이어스를 이용할 수 있다. 도 15의 일례에 도시된 바와 같이, 다중 모드 트랜지스터는 P-우물 위쪽에 n-채널을 가질 수 있다. P+형 영역이 P-우물 상에 형성된다. 바디 탭(도시되어 있지 않지만 이하에서 논의함)은 P+ 영역에 결합되어, n-채널 디바이스의 바디인 P-우물에의 전도성 접점을 만든다. 바디 탭이 p+ 도핑되어 있기 때문에, 바디 탭에의 연결부는 디바이스의 P-우물(즉, 디바이스의 바디)에의 연결을 가능하게 해줄 것이다. 바디 바이어스 전압이 이어서 소스와 바디 탭 사이에 인가될 수 있고, 이 경우 바디 바이어스 전압은 n-채널 디바이스의 동작 모드를 효과적으로 제어할 수 있다. n-채널 디바이스에서와 같이, 동적 모드 전환 기법이 N-우물 위쪽의 p-채널 디바이스에 적용될 수 있으며, 이 때 n+ 영역은 바디 탭을 수용하기 위해 형성된다. 게다가, 본 명세서에 기술된 강한 바디 바이어스를 갖는 새로운 구조가 CMOS 디바이스에 적용될 수 있고, 이 경우 n-채널 및 p-채널 디바이스 둘다는 동일한 기판 또는 우물 상에 존재한다. 이러한 실시예의 일례가 이하에서 예시되고 기술된다.
소스와 바디 사이에 인가되는 바디 바이어스 전압은 CMOS 디바이스의 거동을 효과적으로 변경할 수 있다. 바디 탭을 갖는 상기한 디바이스의 경우, 게이트-소스 전압 및 드레인-소스 전압과 독립적으로 소스-바디 전압이 인가될 수 있다. 다중 모드 제어를 위한 제어 수단으로서 바디 바이어스를 사용하는 것의 이점들 중 하나는 디바이스가 종래의 디바이스인 것처럼 연결될 수 있다는 것이며, 예를 들어, 이 경우 게이트-소스 전압 및 드레인-소스 전압이 동일한 방식으로 구성된다. 이 경우에, 바디 바이어스에 응답하여 모드 선택이 행해질 수 있다. 따라서, 디바이스가 0 바이어스에서 정상적으로 동작될 수 있으며, 이는 종래의 디바이스와 동일하다. 보다 높은 성능 모드(터보 모드)가 요망될 때, 순방향 바이어스 전압이 우물 탭과 소스 사이에 인가될 수 있다 - 즉, VBS > 0임 -. 터보 모드에 대한 동작 전압은 정상 모드에 대한 동작 전압과 동일하거나 그보다 약간 더 높을 수 있다. 한편, 절전 모드가 요망될 때, 역방향 바이어스 전압이 우물 탭과 소스 사이에 인가될 수 있다 - 즉 VBS < 0임 -. 절전 모드에 대한 동작 전압은 정상 모드에 대한 동작 전압과 동일하거나 그보다 약간 더 낮을 수 있다.
0 바디 바이어스가 인가될 때 다중 모드 디바이스는 정상 저전력 모드에서 동작된다. 디바이스의 성능을 향상시키기 위해 바디 바이어스가 순방향 바이어스될 수 있다 - 도 15의 일례에 도시된 바와 같이, 바디와 소스 사이에 플러스 전압이 인가됨 -. 이 순방향 바이어스 모드는 높은 구동 전류의 형태의 향상된 성능을 위한 "터보 모드"라고 한다. 그렇지만, 누설 전류의 증가의 대가로 성능 향상이 얻어진다. 최대 절전 모드(deep sleep mode)에서, 바디는 역방향 바이어스되어 있으며, 이 경우 누설 전류를 감소시키기 위해, 도 15의 일례에 도시된 바와 같이, 마이너스 전압이 바디와 소스 사이에 인가되어 있다. 이 모드는 디바이스가 유휴 상태 또는 비활성 상태에 있을 때 요망된다.
도 16은 n-채널 DDC 디바이스의 일례와 종래의 n-채널 디바이스 사이의 문턱 전압 VT 대 바이어스 전압 VBS의 비교를 나타낸 것이다. 곡선(1610)은 DDC 디바이스를 나타낸 것인 반면, 곡선(1612)은 종래의 디바이스를 나타낸 것이다. 도 16은 DDC 디바이스의 문턱 전압이, 일부 구현예에서, 종래의 디바이스보다 바이어스 전압에 대해 훨씬 더 응답성이 좋다는 것을 나타내고 있다. DDC 디바이스는 또한 바디 바이어스에 응답하는 넓은 지연 범위를 제공할 수 있다. 종래의 디바이스의 경우, 디바이스마다의 문턱 전압의 변동으로 인해 도 17a에 도시된 바와 같이 지연 시간의 넓은 확산이 있게 된다. 대역(1702, 1704, 1706)은, 각각, -0.5V, 0.0V 및 +0.5V에서의 바이어스 전압 VBS에 대한 지연 변동을 나타내고, 여기서 지연 시간은 1로 정규화되어 있는 VDD=1.1V, VBS=0.0V, σVT =0.0V 및 온도 = 85 ℃에서의 종래의 디바이스에 대한 지연 시간에 대해 상대 스케일로 나타내어져 있다. 수평축은 3σVT 값에 대응한다. 종래의 디바이스에 대한 σVT는 통상적으로 약 15 mV이며 이로부터 3σVT =45mV로 된다. 도 17a에 나타낸 바와 같이, 3개의 대역(1702, 1704, 1706)은 실질적으로 중복되어 있으며, 이는 지연 시간에 따라 모드를 구분하는 것을 어렵게 만든다. 도 17b는 DDC 디바이스의 일례에 대한 개선된 지연 시간을 나타낸 것이다. 도 17b에서, 3개의 대역은 중복되어 있지도 않을 뿐만 아니라, 훨씬 더 작은 확산을 가진다. 3개의 상이한 바이어스 전압 -0.5V, 0.0V 및 +0.5V(역방향 바이어스, 0 바이어스 및 순방향 바이어스)에서, DDC 디바이스는 3개의 아주 구별되는 대역(1708, 1710, 1712)을 나타내고 있다. 구별되는 대역은 DDC 디바이스가, 일부 실시예에서, 다수의 동작 모드에서 사용하기에 아주 효과적이라는 것을 나타낸다.
감소된 σVT, 따라서 보다 정밀하게 제어될 수 있는 VT를 제공할 수 있는 트랜지스터의 한가지 다른 가능한 이점은 VT를 동적으로 제어할 수 있다는 것이다. 종래의 디바이스에서, σVT는 VT가 넓은 범위에 걸쳐 고려되어야만 하도록 크다. 본 명세서에 기술된 실시예에 따르면, VT는 바디 바이어스 전압을 조정함으로써 동적으로 변화될 수 있다. VT의 동적 조정은 증가된 바디 효과에 의해 제공되고, 동적 제어의 범위는 감소된 σVT에 의해 제공된다. 도 18을 참조하면, 디바이스에 대해 설정된 정적 VT인 VT0를 보여주고 또한 조정될 수 있는 디바이스의 다수의 VT를 보여주는 하나의 그래픽 일례가 나타내어져 있다. 각각은 대응하는 ΔVT, 또는 각각의 대응하는 VT 값에 대한 개별적인 σVT를 가진다. 본 명세서에 기술된 실시예에 따르면, 요구된 전압 범위 내에서 적당한 전압 조정 속도로 바디 바이어스 전압을 조정하는 동적으로 조정가능한 VT를 갖도록 디바이스가 구성될 수 있다. 특정의 실시예에서, 전압 조정은 소정의 계단으로 되어 있을 수 있거나, 연속적으로 변화될 수 있다.
다른 실시예에 따르면, 도 15가 다양한 모드 하에서 동작할 수 있는 샘플 다중 모드 디바이스를 나타내고 있는 반면, 이는 또한 트랜지스터 그룹에 대한 바디를 분리시키는 구조를 포함하는 디바이스에도 유용할 수 있다. 이것은 디바이스가 효과적으로 다양한 모드 하에서 독립적으로 동작할 수 있게 해준다. 다중 모드 트랜지스터 그룹의 바디가 연결되어 있는 경우, 전체 그룹이 동시에 전환될 것이며, 이는 모드 전환을 용이하게 해주는 능력을 제한한다. 한편, 2개의 다중 모드 트랜지스터 그룹의 바디가 연결되어 있지 않은 경우, 2개의 그룹이 개별적으로 제어될 수 있다. 따라서, 도 15에 도시된 기본적인 다중 모드 트랜지스터는 또한 각각의 그룹에 대한 개별적인 바디 바이어스를 갖는 다수의 블록으로 분할될 수 있는 트랜지스터 그룹을 제공할 수 있다. 이들이 이하에 기술된다.
따라서, 개선된 시스템이 도 14a 내지 도 14i에 예시되고 이상에서 논의된 트랜지스터 구조 등의 DDC 구조를 사용하여 구성될 수 있다. 그 구조에 대한 변형이 매력적인 성능 향상을 가지는 집적 회로 및 시스템 내에 구현될 수 있다. 구조가 어떻게 트랜지스터를 스케일링하도록 구성될 수 있는지에 대해 설명하였으며, 이제부터 이들 구조가 어떻게 광범위한 집적 회로 및 시스템을 스케일링하는 구성요소로서 사용될 수 있는지에 대해 설명할 것이다. 새롭고 개선된 시스템 성능을 위해, 예를 들어, 집적 회로 및 시스템에 포함된 DDC 구조, STI, PTI, 얕은 우물 및/또는 공유 우물을 이용하는 것이 구성될 수 있다. 게다가, 집적 회로 및 시스템에 새로운 특징 및 이점을 제공하기 위해, 바디 탭 및/또는 바디 액세스 트랜지스터를 이용하는 새로운 혁신이 DDC 구조와 별도로 이용될 수 있다. 따라서, 벌크 CMOS 및 다른 새로운 구조 및 공정에서의 이들 혁신이 크게 향상된 동작을 갖는 새로 스케일링된 집적 회로 칩을 구성하는 데 사용될 수 있다.
지금까지 기술된 트랜지스터 실시예가, 그 중에서도 특히, 벌크 CMOS 트랜지스터 및 기타 디바이스의 계속적인 전력 스케일링을 제공할 수 있지만, 칩 레벨에서 DDC 구조의 이점들 및 특징들 중 일부를 충분히 이용하고자 하는 자는 또한 본 명세서에서 논의된 트랜지스터 실시예에 따라 칩 상의 회로 블록의 레이아웃 및 라우팅을 적절히 수정함으로써 그렇게 할 수 있다. 예를 들어, 앞서 논의된 바와 같이, 문턱 전압을 조정하기 위해 트랜지스터의 바디 바이어스 전압을 동적으로 조정하는 개념이 공지되어 있지만, 일반적으로 나노스케일 디바이스에서 구현하기에 실용적인 것으로 판명되지 않았다. 이러한 이유는, 일부 구현예에서, (1) 종래의 벌크 CMOS 나노스케일 디바이스의 큰 σVT가 기존의 나노스케일 디바이스와 관련하여 트랜지스터들 간의 충분히 구분을 제공할 수 없고, (2) 종래의 벌크 CMOS 나노스케일 디바이스의 비교적 낮은 바디 계수가 칩 동작에 영향을 주는 것을 방지할 정도로 충분히 빠르게 동작 모드를 전환할 수 있는 능력을 제공할 수 없으며, (3) 바디 바이어스 라인을 각각의 트랜지스터 또는 회로 블록으로 라우팅하는 것이 트랜지스터의 수를 상당히 감소시킬 수 있고 따라서 칩 레벨에서의 스케일링을 방해하는 것을 포함한다. 일부 DDC 트랜지스터 실시예는 (1) 상당히 감소된 σVT를 제공하는 것 - 이는 동일한 트랜지스터가 상이한 문턱 전압에서 뿐만 아니라 상이한 동작 전압에서도 동작하도록 설계될 수 있게 해줌 - , 및/또는 (2) 상당히 증가된 바디 계수를 제공하는 것 - 이는 트랜지스터 및 회로 블록이 빠르고 효율적으로 동작 모드를 전환할수 있게 해줌 - 에 의해 처음 2가지 문제점을 해결할 수 있다. DDC 트랜지스터는, 일부 실시예에서, 카멜레온과 같은 FPT(field programmable transistor)로서 취급될 수 있고, 이 경우 일부 또는 전부가 동일한 공칭 구조 및 특성을 갖지만 종래의 벌크 CMOS에서 상이하게 제조되어야만 했던 트랜지스터로서 동작하도록 독립적으로 구성가능하다. 바디 바이어스 라인의 개선된 라우팅은 이하의 논의의 다른 요소 - 이는 또한 다중 모드 트랜지스터가 어떻게 사용될 수 있는지의 추가의 일례를 제공함 - 이다.
도 19는 트랜지스터 그룹에 대한 다중 모드 동작의 개념을 나타낸 간략화된 도면이며, 여기서 각각의 블록 또는 회로는 그에 공급되는 바디 바이어스 전압 및 동작 전압에 기초하여 상이한 모드에서 동작할 수 있다. 일부 구현예에서, 개개의 블록에 개별적인 바디 바이어스를 인가하는 것은 그의 문턱 전압을 동적으로 조정함으로써 시스템이 제어될 수 있게 해줄 수 있고, 공통으로 연결된 구성요소가 공통 모드에서 동작할 수 있게 해주고 개별적으로 연결된 구성요소 또는 시스템이 개별적으로 제어되는 모드에서 동작할 수 있게 해준다. 도 19에 나타낸 예시적인 시나리오에서, 디바이스(1900)는 개별적인 바디 바이어스 접점을 가지는 5개의 트랜지스터 그룹 또는 회로 블록(1910, 1920, 1930, 1940, 1950)으로 분할되어 있다. 본 명세서에 기술된 실시예에 따르면, 5개의 회로 블록의 바디는 서로 분리되어 있고, 그로써 상이한 바디 바이어스가 각각의 블록에 독립적으로 인가될 수 있다. 이 일례에서, 각각의 회로 블록은 그의 바디가 다른 그룹과 분리되어 있고, 바디는 각자의 바디 탭(1915, 1925, 1935, 1945, 1955)을 통해 연결되어 있다. 5개의 블록은 분리된 블록을 생성하기 위해 트랜지스터 그룹들 간의 분리를 용이하게 해줄 필요성을 나타내기 위한 것이다. 도 19는 또한 각각의 블록이, 각각, 개별적인 바디 바이어스 VB1, VB2, VB3, VB4 및 VB5에 연결되어 있는 것을 나타내고 있다. 당업자라면 잘 알 것인 바와 같이, 각각의 블록은 또한 다른 공급 전압 - 드레인에 대한 VDD, 소스에 대한 VSS, 게이트에 대한 VG 및 기타 신호 등 - 을 필요로 할 것이다. 그에 부가하여, 상이한 동작 전압 VDD가 각각의 회로 블록에 개별적으로 인가될 수 있다. 각각의 회로 블록의 모드는 설계에 의해(예컨대, 그의 동작 모드를 서로에 독립적으로 설정하기 위해 상이한 회로 블록을 상이한 바디 바이어스 전압 및 동작 전압에 연결함으로써) 정적으로 설정될 수 있고, 및/또는 그의 동작 모드를 설정하기 위해 동작 동안 각각의 회로 블록의 바디 바이어스 및/또는 동작 전압을 조정하는 제어 회로 및 알고리즘을 통해 동적으로 설정될 수 있다. 낮은 σVT 및 문턱 전압 VT를 비교적 넓은 범위의 값에 걸쳐 조정할 수 있는 것에 의해, 개개의 트랜지스터 또는 트랜지스터 그룹의 동작 모드가 개별적으로 제어될 수 있다.
이하의 일례에서, 다양한 트랜지스터가 기술될 것이다. 이들 트랜지스터는 트랜지스터 그룹을 분리된 바디를 갖는 블록으로 형성하기 위한 구성요소로서 사용되기 위한 것이다. 예를 들어, 다시 도 14g를 참조하면, 새로운 DDC 구조로 구성된 한 쌍의 CMOS 트랜지스터의 일 실시예가 도시되어 있고, 트랜지스터는 바디 탭을 가지며, 여기서 n-채널 디바이스 및 p-채널 디바이스는 동일한 기판 상에 있다. 이들 구조는 크게 개선된 성능의 회로 및 시스템 - 이하에 기술되는 실시예를 포함함 - 을 개발하는 데 사용될 수 있다. 다른 트랜지스터가 새로운 DDC 구조 트랜지스터와 함께 이용될 수 있고, 본 명세서에서의 실시예들 중 일부는 DDC 구성 트랜지스터 없이 구성될 수 있다.
도 20의 (a) 및 도 20의 (b)는 단일 P-우물(2060)이 P-기판(2080) 상에 있는 우물 구조를 갖는 n-채널 4-단자 트랜지스터 레이아웃의 일례를 나타낸 것이다. 4-단자 트랜지스터의 레이아웃(2000)은 소스/드레인 쌍(2020, 2030), 게이트(2040), 및 바디 탭(2050)을 나타내고 있다. 위치(2010)에서의 단면도가 또한 도시되어 있고, 여기서 얕은 트렌치 분리(STI)(2070) 깊이는 P-우물 깊이보다 작다. P-우물(2060)은 P-기판(2080) 상의 모든 n-채널 트랜지스터에 공통이다. 따라서, 4-단자 트랜지스터는 n-채널 트랜지스터들 간의 분리를 제공할 수 없다. 이 일례에서 도시된 바와 같이, 바디 탭은 P+ 도핑되어 있고 (도시된 바와 같이, 게이트 배향과 관련하여) 측방향으로 트랜지스터 옆에 위치해 있다. 그에 부가하여, 바디 탭은 STI(2070)에 의해 트랜지스터로부터 분리되어 있다.
도 21의 (a), 도 21의 (b) 및 도 21의 (c)는 새로운 얕은 P-우물(SPW)을 가지는 n-채널 4-단자 트랜지스터의 일례를 나타낸 것이며, 여기서 SPW 깊이는 STI 깊이보다 작다. 이 4-단자 n-채널 트랜지스터의 레이아웃(2100)은 소스/드레인 쌍(2020, 2030), 게이트(2040), 및 바디 탭(2050)을 나타내고 있다. 단면도(2180)는 위치(2110)를 나타내고 있고, 단면도(2190)는 위치(2112)를 나타내고 있다. 얕은 우물은 바디 분리를 가능하게 해줄 수 있고, 결과적으로, 특정 구현예에서, 메모리 셀 또는 기타 디지털 회로와 같은 디바이스 그룹에 대한 동적 모드 전환을 가능하게 해줄 수 있으며, 따라서 집적 회로 상에서 라우팅되어야만 하는 바디 바이어스 전압 라인의 수를 감소시킨다. 단면도(2180, 2190)에 도시된 바와 같이, 트랜지스터는 상보적인 N-우물(2164) 상에 얕은 P-우물(2160)을 가진다. p-n 접합부로 인해, N-우물(2164)은 얕은 P-우물(2160)에 전도성 연결(conductively connected)되어 있지 않고, N-우물은 P-기판(2080)에 전도성 연결되어 있지 않다. 따라서, 트랜지스터는 동일한 기판 상에 있는 N-우물(2164) 상에 얕은 P-우물(2160)을 갖는 다른 n-채널 트랜지스터로부터 분리될 수 있다. 활성 영역은 게이트 아래에 연장되어 있다. 게이트 아래의 연장된 활성 섹션에 대해 최소 활성 임계 치수(critical dimension, CD)가 사용된다. 연장된 활성 가장자리(active edge)는 실리사이드화로 인한 단락을 피하기 위해 스페이서 가장자리(spacer edge) 사이에 위치될 수 있다. 바디 접점이 게이트를 벗어나 연장된 활성 영역 상에 만들어질 수 있다. N+ 주입부 가장자리(implant edge)는 게이트 연장부[단부 캡(end cap)] 영역 아래에 있을 수 있다. 이 일례가 n-채널 4-단자 트랜지스터를 생성하는 한 방식을 나타내고 있지만, 이 레이아웃은 또한 p-채널 4-단자 트랜지스터를 생성하기 위해 적용될 수 있다. 도 21의 (a), 도 21의 (b) 및 도 21의 (c)에 도시된 바와 같이, 일부 구현예에서, STI는 SPW보다 더 깊을 수 있다. 일부 실시예에서, 2개의 인접한 트랜지스터가 공통의 SPW를 가지지 않는 경우, 이들은 서로 독립적으로 바이어스될 수 있다. 다른 대안으로서, 일군의 인접한 트랜지스터가 공통의 SPW를 공유할 수 있고, 동일한 바디 바이어스를 적용함으로써 동일한 모드에서 동작될 수 있다.
동적 다중 모드 트랜지스터의 또다른 실시예에서, 도 22의 (a) 및 도 22의 (b)에 도시된 바와 같이, 실제 트랜지스터와 바디 탭 사이에 바디 액세스 트랜지스터가 형성될 수 있다. 도 22의 (a) 및 도 22의 (b)는 n-채널 4-단자 트랜지스터 레이아웃(2200) 및 관련 단면도(2280)을 나타낸 것이며, 여기서 얕은 P-우물(SPW)(2160)은 STI(2070)에 의해 분리되어 있다. 바디 액세스 트랜지스터는 바디 탭을 트랜지스터로부터 분리시킬 수 있다. 게이트(2041)가 바디 액세스 트랜지스터에 대한 게이트로서 역할하고 바디 탭이 소스/드레인으로서 취급되는 트랜지스터인 것처럼 바디 액세스 트랜지스터가 생성될 수 있다. 이것은 공정을 간단화시킬 수 있고 바디 탭 연결부를 만드는 데 필요한 면적을 감소시킬 수 있다. 얕은 우물과 결합된 바디 액세스 트랜지스터의 사용은 미세한 입도로 동적 모드 전환을 가능하게 해주는 데 유용한 구성요소로 된다. 일군의 트랜지스터 또는 회로가 함께 전환되기 위해, 이들이 동일한 얕은 우물을 공유하도록 위치될 수 있다. 그에 부가하여, 바디 액세스 트랜지스터를 사용하여 바디에의 연결을 제공하고 바디 바이어스를 공급함으로써 하나 이상의 게이트 탭이 생성될 수 있다.
앞서 논의된 바와 같이, 부분 트렌치 분리(PTI)는 바디 탭을 트랜지스터로부터 분리시키는 다른 바람직한 방식이다. 도 23의 (a) 및 도 23의 (b)에 예시된 다른 실시예에 따르면, n-채널 4-단자 트랜지스터에 대한 예시적인 레이아웃(2300) 및 단면도(2380)는 얕은 P-우물(SPW) 및 부분 트렌치 분리(PTI)를 포함한다. 단면도(2380)는 위치(2310)에서의 단면에 대응한다. SPW 깊이는 STI 깊이보다 작을 수 있다. PTI 산화물은 n형 소스/드레인과 p형 벌크 탭 사이의 실리사이드 단락을 방지할 수 있다. PTI 깊이는 얕은 우물 깊이보다 작을 수 있고, 그로써 트랜지스터 내에서의 얕은 우물의 연속성이 유지된다. PTI 방식은, 일부 구현예에서, 실리사이드로 인해 바디 탭과 소스/드레인 사이에 있을 수 있는 단락에 대해 우수한 보호를 제공할 수 있다. 그렇지만, PTI는 디바이스의 제조 동안 하나 이상의 부가적인 공정 단계를 필요로 할 것이다. PTI 깊이는, 일부 실시예에서, 바람직하게는 P+ 벌크 탭과 N+ 소스/드레인을 분리시키고 그로서 N+/P+ 접합부 누설을 최소화하기 위해 소스/드레인 접합부보다 크다.
도 24의 (a), 도 24의 (b) 및 도 24의 (c)의 일례에 도시된 바와 같이 PTI를 갖는 4-단자 트랜지스터(2400)의 변형을 생성하기 위해, 소스/드레인에 대한 활성 영역 및 우물 탭에 대한 활성 영역의 비교적 평면인 위치가 상이하게 배열될 수 있다. 단면도(2480, 2490)는, 각각, 위치(2410, 2412)에 대응한다. 도시된 바와 같이, 얕은 P-우물은 STI에 의해 분리된다.
상기 일례가 바디 바이어스 전압을 인가하기 위한 바디 탭을 제공하는 4-단자 트랜지스터를 나타내고 있지만, 바디 바이어스를 위한 제4 단자가 필요하지 않을 수 있는 상황이 있다. 예를 들어, CMOS 트랜지스터가 얕은 P-우물 및 N-우물을 공통의 N-우물 상에 가지고 있을 때, N-우물 상에 얕은 N-우물을 가지는 p-채널 트랜지스터는 항상 공통의 N-우물을 가질 것이다. 이러한 구현예에서, 바디에 연결되는 별도의 제4 단자를 제공할 필요가 없을 수 있다. 결과적으로, 3-단자 트랜지스터의 몇가지 일례가 여기에 예시되어 있고, 바디-분리된 블록을 갖는 일군의 트랜지스터를 생성하기 위한 구성요소로서 사용될 것이다. 다른 시나리오에서, 트랜지스터는 상보적인 우물 상에 얕은 우물을 가질 수 있고, 이 경우 상기 트랜지스터는 바디 부유(body float) 상태로 동작하도록 되어 있다. 이러한 구현예에서, 제4 단자를 사용할 필요가 없을 수 있다.
3-단자 구조(2500)의 한 일례의 경우, 도 25의 (a), 도 25의 (b) 및 도 25의 (c)에 도시된 바와 같이, 국부적 상호접속부가 게이트와 바디를 연결시켜, 단자의 수를 4개에서 3개로 감소시킨다. 단면도(2580, 2590)는, 각각, 위치(2510, 2512)에 대응한다. 2580에서, 국부적 상호접속(Local Interconnection, LI) 접점(2551)은 바디 접점을 연장된 게이트에 연결시키는 데 사용된다. 이 일례에서, 게이트-바디 접점은 금속 접점을 사용하여 연장된 활성 영역 상에 만들어진다. SRAM 셀에서 사용되는 직사각형 접점은 또한 게이트를 바디에 연결시키는 데 사용될 수 있다.
또 다른 실시예에서, 3-단자 동적 다중 모드 트랜지스터는 폴리 아래에 있는 바디 접점을 사용하여 형성된다. 게이트 아래의 산화물이 GA(Gate to Active) 접점 마스크를 사용하여 제거된다. 게이트 유전체가 제거된 영역 상에, SPW와 동일한 극성을 가지는 PGC(Polysilicon Gate Contact) 주입부가 만들어질 수 있다. 도 26의 (a), 도 26의 (b) 및 도 26의 (c)의 구조(2600)에 도시된 바와 같이, PGC(2650)의 사용은 바디를 게이트에 연결시킨다. 단면도(2680, 2690)는 위치(2612, 2614)에 대응한다. 바디에 대한 자기 정렬된 게이트 접점을 만들 수 있는 것 및/또는 또한 자기 정렬된 GC(Gate Contact) 주입부를 만들 수 있는 것을 비롯한 이 레이아웃 방식의 몇가지 잠재적인 장점이 있을 수 있다. GC 주입부가 SPW(P+ 도핑)와 동일한 극성을 가질 수 있기 때문에, 일부 실시예에서, 활성 영역에 어떤 굴곡도 없을 수 있고, 이는 DFM(design- for-manufacturing)에 유리하다. 연결을 위해 PGC를 사용하는 것에 의해 바디에 대한 접촉 저항이 더 높아질 수 있다. 그렇지만, 정적 모드 제어의 경우, 일부 실시예에서, 접촉 저항이 중요하지 않다. 따라서, 정적 제어가 필요할 때, PGC가 사용될 수 있다.
다른 대안으로서, 도 27의 (a), 도 27의 (b) 및 도 27의 (c)에 도시된 바와 같이, 3-단자 단일 게이트 트랜지스터(2700)와 유사하게, 바디 접점이 게이트 연장부 아래에 연장되어 있는 활성 영역에 만들어질 수 있다. 단면도(2780, 2790)는 위치(2712, 2714)에 대응한다. 연장된 활성 섹션에 대해 최소 활성 임계 치수(CD)가 사용될 수 있다. 연장된 활성 가장자리는 게이트 아래의 활성 영역의 스페이서 가장자리 사이에 위치해 있을 수 있다. 게이트 아래의 산화물이 GA 접점 마스크를 사용하여 제거될 수 있다. 게이트가 제거된 영역 상에, SPW와 동일한 극성을 가지는 GC 주입부가 만들어질 수 있고, 바디는 이어서 바디를 게이트에 연결시키는 데 사용될 수 있다. 일부 구현예에서, 이 방식은, GC 주입부가 SPW(P+ 도핑)와 동일한 극성을 가지기 때문에, 바디에 대한 자기 정렬된 게이트 접점 또는 자기 정렬된 GC 주입부를 사용할 수 있는 것을 비롯한 유사한 장점을 제공할 수 있다.
게이트 및 우물 탭에 대한 접점이, 도 27의 (a), 도 27의 (b) 및 도 27의 (c)의 일례에 도시된 바와 같이, 폴리를 따라 상이한 위치에 있을 수 있는 반면, 이들은 도 28의 (a), 도 28의 (b) 및 도 28의 (c)의 구조(2800)에 도시된 바와 같이 동일한 위치에 배향될 수 있다. 단면도(2880, 2890)는, 각각, 위치(2812, 2814)에 대응한다.
다른 실시예에서, 레이아웃은 프로그램가능 4-단자/3-단자 트랜지스터를 가능하게 해줄 것이다. 도 29의 (a), 도 29의 (b) 및 도 29의 (c)의 구조(2900)에 도시된 바와 같이, 게이트 및 바디는 금속 영역(2950)을 사용하여 분리 또는 연결될 수 있고, 그 결과, 각각, 4-단자 또는 3-단자가 얻어진다. 단면도(2980, 2990)는, 각각, 위치(2912, 2914)에 대응한다. 결과적으로, 금속 영역 연결부는 프로그램가능 4-단자/3-단자 트랜지스터 레이아웃을 용이하게 해준다.
다양한 트랜지스터가 본 명세서에 기술되어 있고, 다양한 실시예 및 일례에 기술된 상이한 구조가 많은 경우에 종래의 시스템보다 개선된 성능을 갖는 유용한 시스템을 만들기 위해 상이한 조합 및 서브구조에서 사용될 수 있다. 이들 트랜지스터 구조는 또한 다수의 블록으로 분할되고 동적 모드 전환을 위한 개별적인 바디 바이어스 연결부를 갖는 트랜지스터 그룹을 생성하기 위한 구성요소로서 사용될 수 있다. 몇몇 일례에 대해 이하에서 기술한다.
본 명세서에 기술된 실시예들 중 일부에 따라 구성된 트랜지스터의 바람직한 장점들 중 하나는 동적 모드 전환 능력이다. 이것은 가변적인 동작 전압을 설정하거나 조정하기 위해 제어된 바디 바이어스 전압을 인가하는 것에 의해 가능하게 될 수 있다. 도 30은 4-단자 트랜지스터를 사용하여 동적 모드 전환을 할 수 있는 회로(3000)의 한 일례를 나타낸 것이며, 여기서 다양한 바이어스 전압 및 동작 전압이 나타내어져 있다. 회로 블록(a1 내지 a4)은, 각각, 표준, 저누설, 및 2개의 터보 모드에 대응한다. 각각의 회로 블록은 한 쌍의 4-단자 트랜지스터 - p-채널 4-단자 트랜지스터(3010) 및 n-채널 4-단자 트랜지스터(3020) - 를 사용하고, 여기서 4개의 단자는 S(소스), D(드레인), G(게이트) 및 B(바디)로서 표시되어 있다. 블록(a1)에서, 바디 탭을 갖는 4-단자 트랜지스터는 종래의 트랜지스터로서 사용된다. n-채널 디바이스(도시된 하부 트랜지스터)에 대한 바디는 소스 전압 VSS에 연결되어 있다. p-채널 디바이스(도시된 상부 트랜지스터)에 대한 바디는 동작 전압 VDD에 연결되어 있다. 블록(a2)에서, 디바이스가 능동적으로 사용되지 않을 때 낮은 누설을 달성하기 위해 디바이스는 역방향 바이어스되어 있다. n-채널 디바이스에 대한 바디를 VSS보다 낮은 n-채널에 대한 역방향 바이어스 전압 VBBN에 연결시키고 p-채널 디바이스에 대한 바디를 VDD보다 높은 p-채널에 대한 역방향 바이어스 전압 VBBP에 연결시킴으로써 역방향 바이어스가 달성될 수 있다. 보다 높은 성능이 요망되는 경우, 디바이스는, 블록(a3, a4)에 도시된 바와 같이, 순방향 바이어스 조건에 놓일 수 있다. a3(i)에서, p-채널 바디 및 n-채널은, 각각, 전용의 순방향 바이어스 전압 VFBP 및 VFBN에 연결되고, 여기서 VFBP는 VDD보다 낮고 VFBN은 VSS보다 높다. 다른 대안으로서, 순방향 바이어스 전압을 위해 필요한 부가의 전원을 없앰으로써 시스템 비용을 절감하기 위해 소스 및 드레인 전압이 순방향 바이어스를 위해 사용될 수 있다. a3(ii)에 도시된 바와 같이, p-채널의 바디는 VSS에 연결되어 있고, n-채널 디바이스의 바디는 VDD에 연결되어 있다. a4(i) 및 a4(ii)에서의 회로는, 높은 동작 전압 VDDH이 연결되어 있는 것을 제외하고는, a3(i) 및 a3(ii)의 회로의 유사하다.
도 31에 도시된 바와 같이, 또한 동적 전환 환경에서 4-단자 디바이스를 사용하는 것의 몇가지 다른 변형이 있다. 도 31에서, 회로 블록(a1)은 바디 부유를 만들기 위해 4-단자 디바이스의 바디가 연결되지 않은 채로 있는 시나리오를 나타낸 것이다. 2가지 버전의 부유 바디(3100)가 도 31에 예시되어 있으며, 여기서 서브-블록[a1(i)]는 VDD를 동작 전압으로서 사용하는 반면, 서브-블록[a1(ii)]는 VDDH를 동작 전압으로서 사용한다. 이것은 중간 성능을 전달할 것이다. 회로 블록(a2)에서, p-채널 및 n-채널 디바이스의 바디 및 드레인 모두는 터보 모드를 달성하기 위해 서로 연결되어 있다. 동일한 동적 모드 전환 특징이 본 명세서에 기술된 일 실시예에 따라 보다 많은 트랜지스터를 가지는 대규모의 회로로 확장될 수 있다.
도 32a는 간단화된 경우를 사용하는 동적 모드 전환의 구현예를 나타낸 것이다. 도 32a는 독립적인 바디 바이어스가 인가될 수 있도록 2개의 회로 블록(3220, 3230)이 분리된 바디를 가지는 회로(3200)를 나타내고 있다. 회로 블록(3220)에 대한 바디 바이어스는 바디 접점(3225)을 통해 인가될 수 있는 반면, 회로 블록(3230)에 대한 바디 바이어스는 바디 탭(3235)을 통해 인가될 수 있다. 도 30에 도시된 것과 유사한, 다른 전압들에 대한 전원 랙(power supply rack)은 도시되어 있지 않다. 그렇지만, 당업자라면 도 32의 시스템에 대한 전원 랙의 구현을 잘 알 것이다. 이러한 회로 블록에 대한 예시적인 단면(3250)이, 회로 블록(3220, 3230)에 대응하여, N-우물(3264) 상에 얕은 P-우물(3260, 3261)을 가지는 n-채널 디바이스를 나타낸 도 32b에 도시되어 있다. 2개의 회로 블록에 대한 개별적인 얕은 우물을 생성하기 위해 얕은 P-우물(3260, 3261)이 2개의 회로 블록 사이에서 STI(3263)에 의해 분리되어 있다. 2개의 얕은 P-우물(3260, 3261)은 p-n 접합 효과로 인해 P-기판(3266) 상에 위치하는 하부 N-우물(3264)에 의해 연결되지 않는다. 바디 액세스 트랜지스터는 탭을 생성하고 또한 SPW 우물을 공유하는 활성 트랜지스터로부터 탭을 분리시키는 데 사용된다. p형 접점 영역(3210)은 얕은 P-우물에의 연결을 제공하기 위해 바디 접점용으로 사용된다. 도 32b의 일례는 동적 모드 전환을 위한 분리된 다수의 회로 블록을 생성하기 위해 바디 탭과 함께 얕은 채널 STI(3262)를 사용하는 것을 나타낸 것이다. 이 일례가 n-채널 디바이스에 대해 예시되어 있지만, 이는 p-채널 디바이스에 용이하게 적용될 수 있다.
게다가, 이는 또한 구조(3310)에 p-채널 및 n-채널 디바이스를 함께 가지는 도 33a의 일례에 예시된 디바이스(3300)로 확장될 수 있다. 도 33b는 CMOS 디바이스가 2개의 얕은 P-우물(3260, 3261) - 바디 접점(3325, 3335)을 가짐 - 을 가지며 또한 얕은 N-우물(3360) - 바디 접점(3345)을 가짐 - 을 가지는 시나리오를 나타낸 것이다. 모두가 N-우물(3264) 상에 있다. 3개의 회로 블록이 도시되어 있고, 회로 블록(3320) 및 회로 블록(3330)은 n-채널 디바이스이고, 회로 블록(3340)은 p-채널 디바이스이다. 각각의 회로 블록은 동일한 N-우물(3264)을 공유할 수 있다. p-n 접합 효과로 인해, 회로 블록(3320, 3330)에 대한 얕은 P-우물은, 일부 구현예에서, 항상 p-채널 디바이스로부터 분리된다. 2개 이상의 p-채널 회로 블록이 있을 수 있다. 그렇지만, 얕은 N-우물이 항상 아래의 N-우물에 연결되어 있기 때문에, 각각의 p-채널 디바이스는 동일한 바디 바이어스를 가질 수 있다. 따라서, 일부 응용에서, p-채널 디바이스에 대한 얕은 N-우물(3360 등)은 다른 얕은 N-우물 디바이스와 공통의 N-우물을 공유할 수 없다. 이러한 응용에서, N-우물 디바이스는, 공통의 우물이 사용될 때, 분리된 얕은 우물로 분할될 수 없다. 따라서, 동적 전력 모드 전환 관점에서 볼 때 p-채널 디바이스에 대한 개별적인 회로 블록을 형성할 필요가 없을 수 있다. 일부 실시예에서, 단일 N-우물 시나리오에서 n-채널 디바이스만이 바디 바이어스 메커니즘을 통해 개별적으로 제어될 수 있다. 기본 트랜지스터가, 본 명세서에 기술된 바와 같이, 높은 바디 효과 트랜지스터로 구성될 때, 바디 바이어스의 사용은 동적 모드 전환을 용이하게 해주는 효과적인 방식이 될 수 있다. p-채널 디바이스의 경우, N-우물 내의 얕은 N-우물은 선택적이다.
이하의 도면은 본 명세서에서 논의된 실시예에 따른 집적 회로에 대한 구성 블록으로서 사용될 수 있는, 다수의 방법 및 구조를 사용하여 형성될 수 있는 다수의 회로 일례를 나타낸 것이다. 이 논의는 업계에서 현재 사용되는 일부 구성요소 공정 및 구조를 사용하는 일례부터 시작할 것이다. 나중에 기술되는 도면은 종래의 방식을 실질적으로 개선시키는 구성요소 구조 및 공정을 사용하는 일례를 예시할 것이다.
도 34a의 (ⅰ) 및 (ⅱ)는 동적 모드 전환의 구현예를 예시하기 위해 나중의 도면에서 사용될 상이한 공통으로 사용되는 회로 구성요소로 구성되어 있는 회로의 일례를 나타낸 것이다. 도 34a의 (ⅰ) 및 (ⅱ)에, NAND 게이트 NAND2(3402), 인버터 INV(3404)(인버터) 및 바디 탭 TAP(3406)를 갖는 결합된 회로(3410)가 도시되어 있다. 새롭고 향상된 특징을 갖는 더 나은 구조의 유용한 회로를 제공하기 위해 본 명세서에 개시된 다양한 실시예에 따라 이들 유용한 구조가 사용될 수 있다.
도 34b에서, 레이아웃(3420)은 탭(3427, 3429)을 각자의 우물 내에 생성하기 위해 더미 폴리(3428)를 사용하는 트랜지스터 그룹을 구현하는 종래의 방식을 나타낸 것이다. 바디 탭은 모든 디바이스에 공통인 우물 또는 기판에의 연결을 제공한다. 도 34b는 우물 내로 연장하는 바디 탭을 나타내고 있다. 레이아웃의 하부 부분은 N-우물 상에 얕은 P-우물을 가지는 n-채널에 구현되는 디바이스의 이 부분을 나타낸 것이다. 얕은 P-우물이 STI에 의해 인접한 디바이스로부터 분리되는데, 그 이유는 얕은 P-우물의 깊이가 STI 깊이보다 작기 때문이다. 레이아웃의 상부 부분은 P-우물 상에 얕은 N-우물을 가지는 p-채널에 구현되는 디바이스의 이 부분을 나타낸 것이다. 다시 말하지만, 얕은 N-우물은 STI에 의해 이웃하는 디바이스로부터 분리되어 있다. 2개의 개별적인 우물(P-우물 및 N-우물) 및 각자의 얕은 우물이 사용되기 때문에, 완전히 상보적인 디바이스는 n-채널 디바이스에 대해서는 물론 p-채널 디바이스에 대해 분리된 개별적인 동적 제어를 가능하게 해준다. NAND 게이트 NAND2(3422), 인버터 INV(3424) 및 TAP(3426)을 포함하는 도 34b에서, 디바이스의 상부 및 하부 부분은 그 각자의 바디 연결부(3427, 3429)를 가진다. 레이아웃의 하부 부분은 P-우물 상에 얕은 P-우물을 가지는 n-채널에 구현되는 디바이스의 이 부분을 나타낸 것이다. 레이아웃의 상부 부분은 N-우물 상에 얕은 N-우물을 가지는 p-채널에 구현되는 디바이스의 이 부분을 나타낸 것이다. NAND 게이트 NAND2(3422), 인버터 INV(3424), 및 바디 액세스 트랜지스터 TAP(3426)을 포함하는 도 34c는, 단일 바디 탭(3437, 3439)이 새로운 바디 액세스 트랜지스터(3438)에 기초하여 구현된다는 것을 제외하고는, 도 34b와 유사하다. 이들 새로운 바디 액세스 트랜지스터는 트랜지스터 바디에의 액세스를 가능하게 해주는 새로운 구성을 제공한다. 종래의 디바이스 설계와 달리, 이들 구조는 디바이스 및 회로에 의미있는 동작 기능을 제공한다.
도 34d는 NAND 게이트 NAND2(3422), 인버터 INV(3424), 및 바디 액세스 트랜지스터 TAP(3446)을 포함하는 회로 레이아웃(3440)의 일례를 나타낸 것이며, STI에 의해 분리된 2개의 바디 탭(3437 또는 3439)을 생성하여 각자의 우물에의 연결을 제공하기 위해 바디 액세스 트랜지스터(3450)를 사용한다. 도 34d에서, 바디 액세스 폴리는 바디에의 연결을 구현하기 위해 사용된다. 2개의 개별적인 바디 탭을 가지는 바디 액세스 트랜지스터는 STI에 의해 분리되고, STI의 좌측 및 우측은 좌측 및 우측에 연결된 개별적인 바디 바이어스를 가능하게 해주기 위해 분리된 얕은 우물을 가진다. 도 34e의 의 (ⅰ), (ⅱ) 및 (ⅲ)는 위치(3482, 3484)에 각각 대응하는 단면도(3490, 3495)를 나타낸 것이다. 단면도(3490)에서, n-채널 트랜지스터(예컨대, 3460)는 양측에서 STI(3464, 3465)에 의해 분리되어 있는 얕은 P-우물(3462) 상에 있다. 얕은 P-우물(3462)은 N-우물(3466) 상에 있고, N-우물은 P-기판(3468) 상에 있다. 바디 탭(3439)은 얕은 P-우물(3462)에 연결되어 있다. 디바이스(3440)의 상부 부분은 STI(3474) 및 STI(3475)에 의해 분리된 얕은 N-우물(3472) 상에 p-채널 트랜지스터(예컨대, 3470)를 포함한다. 얕은 N-우물(3472)은 동일한 P-기판(3468) 상에 있는 P-우물(3476) 상에 있다. 바디 탭(3437)은 얕은 N-우물(3472)에의 연결을 제공한다. 디바이스(3440)는 동적 모드 제어를 위한 개별적인 바디 탭(3439, 3437)을 갖는 분리된 얕은 우물(3462, 3472)을 가지는 완전히 상보적인 다수의 트랜지스터를 갖는 실시예의 일례를 나타낸 것이다.
도 34d가 DDC로 구성된 트랜지스터에 기초한 동적 모드 전환 구현예를 나타낸 것인 반면, 동적 모드 전환은 또한 레거시 디바이스 및 새로운 디바이스를 갖는 혼합된 환경에도 적용될 수 있다. 도 35a, 도 35b 및 도 35c는 NAND 게이트 NAND2(3502), INV(3504), 및 TAP(3506)으로 이루어진 동일한 회로에 대해 레거시 디바이스와 새로운 디바이스를 혼합하여 사용하는 구현예의 일례를 나타낸 것으로서, 얕은 우물을 분리시키기 위해 STI(3524, 3534)를 포함하고 있다. 다시 말하지만, N-우물 및 P-우물 둘다가 사용된다. 그렇지만, NAND2 및 TAP 둘다는 레거시 방식을 사용하여 구현되며, 여기서 얕은 우물은 동일한 도핑 유형의 우물 상에 있다. NAND2(3502) 및 TAP(3506)은 항상 N-우물 또는 P-우물 중 어느 하나 상에 공통의 우물을 가진다. 따라서, NAND2(3502) 및 TAP(3506)에 대한 얕은 우물은 STI에 의해 분리될 수 없다. 이 배열은 INV(3504)에 대한 얕은 우물만을 분리될 수 있는 채로 둘 수 있다. 설계에 따라, INV(3504) 바디는 부유해 있거나(즉, 각자의 얕은 우물에 연결하기 위해 제공된 바디 탭이 없거나 바디 탭이 연결되어 있지 않음) 바디 바이어스에 연결되어 있을 수 있다. 그렇지만, 2개의 개별적인 우물이 사용되기 때문에, 2개의 개별적인 바디 바이어스 전압이 P-우물 상의 n-채널 디바이스 및 N-우물 상의 p-채널 디바이스에 인가될 수 있다.
도 35a, 도 35b 및 도 35c도 역시, 각각, 위치(3510, 3512)에서의 단면도(3550, 3560)의 일례를 나타낸 것이다. 단면도(3550)는 얕은 P-우물(3522, 3521) 상의 n-채널 트랜지스터 및 탭(3516) 둘다를 나타내고 있다. 얕은 P-우물(3522, 3521) 둘다는 P-기판(3528) 상에 있는 P-우물(3526) 상에 있다. 바디 탭(3516)은 n-채널 트랜지스터에 대한 바디에의 연결을 제공한다. 하부 부분에서의 p-채널에 대한 얕은 N-우물(3532)은 분리되어 있고 부유된 채로 있다. 단면도(3560)는 얕은 N-우물(3533, 3535) 상의 p-채널 트랜지스터 및 탭(3514) 둘다를 나타내고 있다. 얕은 N-우물(3533, 3535) 둘다는 P-기판(3538) 상에 있는 N-우물(3536) 상에 있다. 바디 탭(3514)은 p-채널 트랜지스터에 대한 바디에의 연결을 제공한다. 상부 부분에서의 n-채널에 대한 얕은 P-우물(3523)은 분리되어 있고 부유된 채로 있다. 앞서 기술한 바와 같은 바디 액세스 트랜지스터를 사용하여 얕은 N-우물(3532)에서의 p-채널 디바이스 및 얕은 P-우물에서의 n-채널 디바이스에 대한 바디 탭이 추가될 수 있다.
도 36은 2개의 개별적인 우물이 사용되는 레거시 방식에 기초한 구현예의 일례를 나타낸 것이다. n-채널 트랜지스터는 STI(3623, 3624)에 의해 분리되어 있는 얕은 P-우물(3622) 상에 있다. 모든 n-채널 트랜지스터에 대한 얕은 P-우물(3622)이 P-우물(3626) 상에 있기 때문에, 얕은 P-우물(3632)이 STI(3624)와 STI(3625) 사이의 이웃 회로로부터 분리될 것인데, 그 이유는 P-우물이 다른 얕은 P-우물 상의 n-채널 트랜지스터들 간의 전도성을 제공하기 때문이다. P-우물(3626) 및 N-우물(3636) 둘다는 P-기판(3630) 상에 있는 깊은 N-우물(3628) 상에 있다. 바디 액세스 접점(3612, 3614)도 역시 도시되어 있다.
이전의 일례는 벌크 CMOS를 사용하는 다양한 동적 모드 전환 구현예를 나타낸 것이다. 그럼에도 불구하고, 새로운 바디 연결 설계는 또한 비CMOS 벌크 디바이스를 사용하는 반도체 디바이스에 적용될 수 있다. 예를 들어, 바디 탭이, 도 37a 내지 37c에 도시된 바와 같이, NAND2(3722), INV(3724), 및 TAP(3746)을 포함하는 부분 공핍형(PD) SOI 기술 상에 형성될 수 있다. 회로(3700)는 도 34d와 유사하며, 여기서 바디 액세스 트랜지스터는 개별적인 바디 탭(3712, 3714)을 생성하는 데 사용된다. 도 37a 내지 37c는 또한 위치(3716, 3718)를 따른 레이아웃에 대응하는 단면도(3740, 3760)를 나타내고 있다. 회로(3700)의 하부 부분은 STI(3743, 3745)에 의해 분리된 P-우물(3744) 상의 n-채널 디바이스와 연관되어 있다. 따라서, 이는 바디 바이어스가 각자의 회로 블록에 독립적으로 인가될 수 있도록 SOI 상에 다수의 분리된 P-우물을 형성하는 것을 가능하게 해준다. 회로(3700)의 상부 부분은 STI(3747, 3749)에 의해 분리된 N-우물(3764) 상의 p-채널 디바이스와 연관되어 있다. 따라서, 이는 바디 바이어스가 각자의 회로 블록에 독립적으로 인가될 수 있도록 SOI 상에 다수의 분리된 N-우물을 형성하는 것을 가능하게 해준다. P-우물(3744) 및 N-우물(3764) 둘다는 BOX(Buried Oxide)(3748) 상에 있다. 이 구성은, 본 명세서에 기술된 다양한 실시예에 따라, 일군의 트랜지스터 또는 관련된 스위칭가능 디바이스를 개별적으로 바이어스할 수 있는 것을 용이하게 해준다.
정적 랜덤 액세스 메모리가, 중앙 처리 장치(CPU), 마이크로프로세서/마이크로컨트롤러, 디지털 신호 처리기(DSP), FPGA(field programmable gate array), 및 기타 디바이스 등, 다양한 디지털 프로세서에서 또는 그와 관련하여 널리 사용되고 있다. 업계에서 널리 사용 중인 몇가지 디바이스 구조가 있다. 그들 중에서, 6T-SRAM(6-트랜지스터 SRAM) 셀이 가장 종종 사용되는데, 그 이유는 일반 CMOS 공정을 사용하여 구현될 수 있기 때문이다. 결과적으로, 이는 임의의 디지털 프로세서에 쉽게 내장될 수 있다. 앞서 논의한 새로운 구조를 이용하여, 보다 나은 성능 및 감소된 회로 면적을 갖는 개선된 SRAM이 구성될 수 있다. 새로운 바디 탭, 바디 액세스 트랜지스터, 및/또는 새로운 DDC 구조를 구현함으로써, 공지의 처리 장비 및 시설을 사용하여 상당히 개선된 SRAM이 제조될 수 있다. 또한, 이들 SRAM 회로 실시예들 중 일부는 새로운 DDC 구조의 트랜지스터, 또한 다른 유형의 트랜지스터를 새로운 DDC 구조의 트랜지스터와 함께 사용하여 제조될 수 있다. 그리고, 본 명세서의 실시예들 중 일부는 개선된 SRAM 성능 및 특징으로부터 여전히 이득을 보면서 DDC 구성의 트랜지스터 없이 구성될 수 있다.
일 실시예에서, 기본적인 6-T SRAM 셀은 1 비트의 데이터를 저장하고 2개의 통과 게이트(PG) 트랜지스터를 사용하여 비트 라인 및 반전된 비트 라인을 제어하는 2개의 풀업(PU) 트랜지스터 및 2개의 풀다운(PD) 트랜지스터를 포함한다. 이것의 일례는 도 38의 구조(3800)에 도시되어 있다. 통과 트랜지스터 스위칭은 워드 라인에 의해 제어될 수 있고, 그로써 낮은 동작 전력 소비는 물론 낮은 누설 전류를 갖는 SRAM의 설계를 가능하게 해준다. 도 38의 6T SRAM의 일례에서, PU 트랜지스터는 p-채널 4-단자 트랜지스터(3010)를 사용하여 구현되는 반면, 다른 것들은 n-채널 4-단자 트랜지스터(3020)를 사용하여 구현된다. 도 38은 또한 6T SRAM에 대한 다양한 신호 및 전원 - 워드 라인(WL), 비트 라인(BL), 비트 라인 부정(Bit Line Negation)(BLN), VSS 및 VDD를 포함함 - 을 나타내고 있다. 도 38은 또한 n-채널 트랜지스터에 대한 바디(얕은 P-우물, SPW) 및 p-채널 트랜지스터에 대한 바디(N-우물, NW)에의 연결이 제공될 수 있다는 것을 나타내고 있다.
전자 시스템에서, 메모리 액세스는 상당한 양의 전력을 소비할 수 있다. 당업계에서 메모리 액세스 동안은 물론 데이터 보유 동안에도 전력 소비를 낮추기 위한 시스템 및 구현을 개발하려는 노력이 있어 왔다. SRAM은 통상적으로 프로그램은 물론 데이터 저장을 위해 컴퓨터 시스템에서 사용된다. 프로그램 실행 또는 데이터 액세스 동안, 메모리의 일부가 능동적으로 액세스될 수 있는 반면, 다른 부분들은 유휴 상태에 있을 수 있다. SRAM의 동작 모드가 미세한 입도로 동적으로 전환될 수 있다면 유익할 것이다. 일 실시예에서, 셀의 바이어스가 개별적으로 제어될 수 있도록 각각의 셀의 바디가 구조적으로 분리되어 있을 수 있다. 실제로, 한 행의 셀이 그 행에 대한 소스 전압을 연결시킴으로써 함께 제어될 수 있다. 이상에서 기술한 VSS 기반 6T SRAM 모드 전환 제어와 바디 탭 및 바디 액세스 트랜지스터 기법에 부가하여, 이것은 다중 모드 지원 SRAM을 생성하는 다른 방식이다. 이 방식은, 예를 들어, 바디 액세스 트랜지스터 기술을 사용하여 셀들의 블록에 대한 얕은 우물 확산을 차단함으로써, SRAM에서 사용하도록 구현될 수 있다. 원하는 동작 모드를 결정하기 위해 원하는 바디 바이어스가 바디 탭을 통해 SRAM 셀들의 블록에 선택적으로 인가될 수 있다.
동적 다중 모드 SRAM 어레이를 생성하기 위해, 구성요소 구성 블록을 사용하는 실시예의 일례가 제공된다. 이들 블록은 다양한 4-단자, 3-단자, 및 프로그램가능 3/4-단자 트랜지스터를 포함한다. 이들 구성 블록은 다양한 바디 연결 구조와 함께 결합되어, 보다 효율적으로 동작하는 개선된 SRAM 회로를 구성할 수 있다. 예를 들어, 바디 액세스 트랜지스터는, 바디 탭을 소스/드레인 쌍 중 하나로서 취급하면서, STI 상의 폴리를 트랜지스터로 변환함으로써 형성될 수 있다. 바디 바이어스가 SRAM 어레이에 개별적으로 인가될 수 있도록 SRAM 어레이의 얕은 우물을 분리시키기 위해 바디 액세스 셀이 주변 영역에 추가될 수 있다. 6T SRAM 구현 및 관련 바디 액세스 트랜지스터의 일례가, 동적 다중 모드 SRAM 어레이를 생성하기 위해 SRAM 셀과 바디 액세스 셀을 연결시키는 공정과 함께, 이하에서 기술된다.
도 39는 도 38의 6T SRAM에 대한 레이아웃의 일례를 나타낸 것이다. 6T SRAM 셀은 6개의 트랜지스터를 포함하며, 여기서 PG는 통과 게이트 트랜지스터의 위치를 나타내고, PD는 풀다운 트랜지스터의 위치를 나타내며, PU는 풀업 트랜지스터의 위치를 나타낸다. PD 및 PG 트랜지스터는 n-채널 트랜지스터이고 N+ 주입 영역(3910)에 형성되고, PU 트랜지스터는 P+ 주입 영역(3920)에 형성된 p-채널 트랜지스터이다. n-채널 트랜지스터는 얕은 P-우물(3940) 상에 형성되는 반면, p-채널 트랜지스터는 N-우물(3950) 상에 형성된다. N-우물(3950)에서의 얕은 N-우물의 사용은 이 실시예의 구현에서 선택적이다. 신호 라인 및 전원 라인은 도 38 및 다른 도면들에도 도시되어 있다.
SRAM 셀 구조(3900)에 대한 한가지 바람직한 레이아웃의 단면이 도 40a의 (ⅰ), (ⅱ) 및 (ⅲ)에 도시되어 있다. 단면도(4010)는 라인(4015)에 대응하고, 여기서는 PG 트랜지스터 및 PD 트랜지스터가 위치해 있다. 부가의 PG 및 PD 트랜지스터가 SRAM 셀의 다른쪽 단부에 위치해 있고 유사한 단면도를 가진다. 단면도(4010)는 또한 트랜지스터가 N-우물(4040) 상에 얕은 P-우물(3940)을 가진다는 것을 나타내고 있다. N-우물은 P형 기판(4050) 상에 있다. 단면도(4020)는 라인(4025)에 대응하고, 여기서는 PU 트랜지스터가 위치해 있다. 이 단면은 PU 트랜지스터가 N-우물(4040) 상에 얕은 N-우물(3950)을 가진다는 것을 나타내고 있다. p-채널 트랜지스터에 대한 얕은 N-우물(3950)은 동일한 유형의 도펀트를 갖는 우물(N-우물) 상에 있다. 따라서, 얕은 N-우물 및 N-우물이 전도성 연결될 수 있다. N-우물에서의 얕은 N-우물은 선택적이다. 그렇지만, n-채널 디바이스의 경우, 얕은 P-우물(3940)은 그 아래의 N-우물(4040)로부터 분리될 수 있다. 도 39에 대응하는 6T SRAM 셀의 3D 뷰가 도 40b에 도시되어 있고, 여기서는 우물 구조 및 트랜지스터 유형이 표시되어 있다.
도 41a는 하나의 바람직한 우물 구조의 평면도의 일례를 나타낸 것이다(N-우물이 도시되어 있지 않은데, 그 이유는 전체 셀 영역에 걸쳐 연장되어 있기 때문임). 도 39의 6T SRAM 레이아웃의 경우, 얕은 P-우물은 y 방향으로 끝에서 끝까지 연장되어 있고, 여기서 x 및 y는 6T SRAM 셀의 상대 배향을 특징지우는 임의의 방향을 나타낸다. 도 41b는 2x2 어레이를 형성하기 위해 적층된 6T SRAM 셀을 나타낸 것이고, 여기서 y 방향에서 2개의 이웃 셀 중 하나는 셀의 미러 이미지를 형성하기 위해 y 방향으로 뒤집혀 있다. 도 41b에 도시된 바와 같이, 얕은 P-우물(3940)은 y 방향에서 셀마다 연속적으로 되어 있다. 따라서, 많은 수의 셀이 y 방향으로 연결되는 경우, 모든 셀은 동일한 얕은 P-우물을 공유할 것이다. 동적 모드 전환에 대한 입도를 부가하기 위해, 얕은 P-우물(3940)의 연속성을 중단시키는 구조를 사용할 필요가 있다. 탭 셀은 얕은 P-우물을 분리시키는 것은 물론 얕은 P-우물에의 연결을 제공하는 역할을 한다.
도 42는 본 명세서에 기술된 실시예와 관련하여 사용될 수 있는 탭 셀의 레이아웃 일례를 나타낸 것이다. 이 레이아웃은 이하에서 기술되는 SRAM 셀 레이아웃과 일치하도록 설계되어 있다. 탭 셀의 상부 부분 및 하부 부분은 분리된 얕은 P-우물을 가지며, 따라서 바디 바이어스를 위한 각자의 전원(VSPW0 및 VSPW1으로 도시됨)에 개별적으로 연결될 수 있다. 도 43a, 도 43b 및 도 43c는 파선으로 표시된 2개의 위치에서의 단면도의 일례를 나타낸 것이며, 여기서 도면은 회전되어 있다. 단면도(4210)는 위치(4215)에서의 단면에 대응한다. 좌측의 얕은 P-우물(3940)은 STI의 우측의 얕은 P-우물(3940)로부터 전도성 분리되어 있을 수 있다. 이 얕은 우물 분리는 상이한 바디 바이어스가 2개의 얕은 우물에 인가될 수 있게 해줄 수 있다. 얕은 P-우물에 대한 접점을 생성하기 위해, 바디 액세스 트랜지스터 소스/드레인 영역에 대해 p형 주입부가 사용된다. 이 p형 소스/드레인 영역이 얕은 P-우물과 동일한 도핑 유형을 가지기 때문에, p형 소스/드레인(즉, 바디 탭)으로부터 얕은 P-우물로의 전도가 행해진다. 단면도(4220)는 위치(4225)에 대응한다. 바디 탭 영역이 얕은 N-우물과 동일한 도핑 유형으로 도핑되어 있기 때문에, 바디 탭은 얕은 N-우물로의 연결을 생성한다. 단면(4210, 4220)의 우물 구조는, 각각, 단면(4010, 4020)의 우물 구조와 유사하다.
도 44는 도 42의 탭 셀의 평면도의 일례를 나타낸 것이다. 얕은 P-우물(3940)이 끝에서 끝까지 연장해 있는 SRAM 셀과 달리, 위쪽에 있는 탭 셀에 대한 얕은 P-우물(3940)은 분할선(4480)의 아래쪽에 있는 것으로부터 분리될 수 있다. 얕은 N-우물(3950)의 분리는, 이전과 마찬가지로, 관심사가 아닌데, 그 이유는 얕은 N-우물이 그 아래의 N-우물 영역에 전도성 연결되어 있고 N-우물이 전체 셀에 걸쳐 연장되어 있기 때문이다. 탭 셀은 또한 SPW 탭(4460)을 통한 얕은 P-우물(3940)에의 연결 및 SNW 탭(4470)을 통한 얕은 N-우물(3950)에의 연결을 제공한다. 도 45는 본 명세서에 기술된 실시예에 따라 동적 모드 제어 특징을 구현하는 2x2 SRAM 어레이(4500)를 형성하는 일례를 나타낸 것이다. SRAM 어레이는 2x2 SRAM 셀로 이루어져 있고, y 경계의 양측에 있는 2개의 탭 셀은 SPW 탭 및 분리를 형성한다. 다시 말하지만, x-y 방향은 어레이 배향을 나타내는 상대 방향이다. 도 45에 도시된 바와 같이, y 방향에서의 2개의 이웃하는 SRAM 셀은 연속적인 SPW를 가진다. y 방향에서의 2개의 이웃하는 셀을 넘어 SPW의 추가적인 연속성은 탭 셀(4200)에서의 STI에 의해 종단된다. 따라서, 바디 바이어스 VSPWn은 2x2 SRAM 어레이에 인가될 수 있는 반면, 바디 바이어스 VSPW(n-1)은 상부의 이웃하는 어레이에 인가될 수 있고(전체가 도시되어 있지 않음) 바디 바이어스 VSPW(n+1)은 하부의 이웃하는 어레이에 인가될 수 있다(전체가 도시되어 있지 않음). 도 46은 SPW 분리를 위해 탭 셀을 사용하는 4x4 SRAM 어레이(4600)의 일례를 나타낸 것이다. 도 45 및 도 46은 y 방향에서 SPW 연결을 가지는 SRAM 셀을 사용하는 것 및 SPW의 연속성을 중단시키기 위해 바디 액세스 셀(탭 셀이라고도 함)을 사용하는 것을 나타낸 것이다. 따라서, 원하는 크기를 갖는 동적 모드 전환 SRAM 어레이가 그에 따라 형성될 수 있다.
도 45 및 도 46이 SPW 연속성 및 분리의 일례에 중점을 두고 있지만, 앞서 기술한 바와 같이, 전체 어레이를 형성하는 데 많은 다른 신호 및 공급 전압이 필요하다. 이들 신호 및 공급 전압을 SRAM 어레이에 연결하는 것은 본 기술 분야의 당업자에 공지되어 있으며, 그 상세가 여기에 제시되지 않을 것이다. 도 46에 대응하는 완전 연결된 4x4 SRAM 어레이에서, 워드 라인(WL) 신호는 SRAM 어레이의 각각의 행에 연결될 수 있고, 비트 라인(BL) 신호는 SRAM 어레이의 각각의 열에 연결될 수 있다.
바디 제어 신호(VSPWn)는 워드 라인과 평행하게 지나갈 수 있다. SRAM 어레이의 동작 동안에, 선택된 워드 그룹 내의 임의의 워드가 선택되면 선택된 워드 그룹의 바디 바이어스가 플러스로 전환될 수 있다. 이것은 판독 및 기록 성능을 향상시키는 데 도움이 된다. 특정의 워드 그룹으로부터 판독하거나 그에 기록할 때, 서브어레이 내의 모든 다른 워드 그룹은 누설 감소를 위해 바디가 역방향 바이어스(또는 0 바이어스)되어 있을 수 있다.
모드 전환을 용이하게 해주기 위해 바디 탭/바디 액세스 셀을 사용하는 6T SRAM의 어떤 사용에서, 동적 전환을 위해 얕은 P-우물이 사용될 수 있는 반면, 정적 바이어스를 위해 p-채널 바디(N-우물)이 사용될 수 있다. 그룹 내의 선택된 임의의 워드는 선택된 워드 그룹 내의 모든 n-채널 트랜지스터의 얕은 P-우물 바디가 전환되게 할 수 있다. p-채널 및 n-채널에 대한 바이어스가 0으로 설정될 수 있고, 이어서 원하는 모드에 따라 순방향 또는 역방향 바이어스될 수 있다.
바디 액세스 셀-기반 동적 모드 전환 SRAM 어레이는, 앞서 기술한 바와 같이, 스케일링가능한 미세 입도의 제어에서 장점이 있다. 그렇지만, 이 방식은 SRAM 셀에 부가하여 바디 액세스 셀을 필요로 할 것이다. 부가의 바디 액세스 셀을 필요로 하지 않는 다른 방법 및 시스템이 있다. 이들 방식 중 하나는 행마다 VSS를 사용하는 반면, 바디 액세스 셀 기반 방식에서의 SRAM 어레이의 모든 셀은 공통의 VSS를 공유한다. VSS가 행마다 개별적으로 제어될 수 있는 경우, 행에 대한 원하는 바디 바이어스를 생성하기 위해 고유의 VSS가 각각의 행에 인가될 수 있다. 이 시나리오에서, 바디 전압은 제어가능하지 않을 수 있다. 그렇지만, 상이한 VBS 전압(바디와 소스 사이의 전압)을 발생시켜 동적 모드 전환을 달성하기 위해 VSS가 개별적으로 제어될 수 있다.
도 47은 행별 VSS 기반 다중 모드 전환에 대한 6T-SRAM 회로(4700)의 한 일례를 나타낸 것이다. 다시 말하지만, SRAM 셀은 2개의 풀업(PU) 트랜지스터, 2개의 풀다운(PD) 트랜지스터, 및 2개의 통과 게이트(PG) 트랜지스터로 이루어져 있다. 도 47에 예시된 일례와 도 38의 6T SRAM 셀 간의 차이점들 중 하나는 도 47에서 사용되는 통과 게이트(PG)가 n-채널 3-단자 듀얼 게이트 트랜지스터(4710)에서 사용된다는 것이다. 3-단자 듀얼 게이트 트랜지스터의 레이아웃 및 대응하는 단면도가 도 26 및 도 27에 도시되어 있다. 듀얼 게이트 트랜지스터는 게이트가 바디에 연결되어 있다 - 즉, PG 트랜지스터의 게이트(즉, WL)가 셀의 바디에 연결되어 있다 -. PU 및 PD 트랜지스터는 도 38의 일례에서와 동일한 유형이다. 도 48은 도 47의 SRAM 셀의 레이아웃(4800)의 일례를 나타낸 것으로서, 여기서 셀 경계(4860)가 도시되어 있다. 얕은 P-우물에서의 PG 및 PD 트랜지스터에 대해서는 n-채널 디바이스가 사용되는 반면, PU 트랜지스터에 대해서는 p-채널 디바이스가 사용된다. 이 SRAM 셀의 우물 구조는 도 39의 구조와 아주 유사하다. 따라서, 단면도가 도시되어 있다. SPW 및 SNW 둘다가 공통의 N-우물 상에 있고, N-우물이 셀 전체에 걸쳐 사용된다.
도 49a는 도 48의 SRAM 레이아웃의 SPW 및 SNW를 보여주는 구조(4900)를 나타낸 것이다. 이 레이아웃에 대해 VSS 접점(4910)은 명백히 도시되어 있다. 다수의 SRAM 셀을 연결할 때, 접점은 종종 금속 영역을 사용하여 연결된다. 도 49b는 도 48의 SRAM 셀을 사용하는 2x2 SRAM 어레이(4920)를 나타낸 것이며, 여기서 SPW(3940)는 도 45 또는 도 46의 SRAM 어레이와 같이 연속적으로 형성되지 않는다. 도 49b는 또한 VSS가 각각의 행에 대해 개별적으로 연결되어 있는 것을 나타내고 있다[VSS0(4921) 및 VSS1(4922)]. 도 49c는 행별 VSS 기법에 기초한 4x4 SRAM 어레이(4930)를 나타낸 것이며, 여기서 고유의 VSS[VSS0(4931), VSS1(4932), VSS2(4933), 및 VSS3(4934)]가 각각의 행에 대해 사용된다.
도 49c에 대응하는 4x4 SRAM 어레이의 전체 레이아웃에서, 바디 액세스 셀 기법에 기초한 동적 모드 전환 4x4 SRAM 어레이와 유사하게, 워드 라인(WL)은 행마다 연결될 수 있는 반면, 비트 라인(BL)은 열마다 연결된다. 각각의 행에 대한 워드 라인은 SPW(즉, 각자의 디바이스의 바디)에 연결될 수 있다. VSS는 또한 행마다 연결될 수 있다. 따라서, 개별적인 바디 바이어스가 행마다 달성될 수 있다. N-우물 바디 탭이 매 16개(또는 32개) 워드 라인마다 있을 수 있다.
6T SRAM(5000)에 대한 VSS-기반 모드 전환의 대안의 구현예가 도 50에 도시되어 있고, 여기서 3-단자 듀얼 게이트 트랜지스터의 에피-바디 접점은 PG 채널 상에 형성되고, 셀 경계(5060)가 도시되어 있다. 도 51a는 도 50의 SRAM 레이아웃의 SPW 및 SNW를 나타낸 것이다. 이 레이아웃에 대해 VSS 접점(4910)이 명백히 도시되어 있다. 도 51b는 도 50의 SRAM 셀을 사용하는 2x2 SRAM 어레이(5120)를 나타낸 것이며, 여기서 SPW(3940)는 도 45 또는 도 46의 SRAM 어레이와 같이 연속적으로 형성되지 않는다. 도 51b는 또한 구조(5100)에서 VSS가 각각의 행에 대해 개별적으로 연결되어 있는 것을 나타내고 있다[VSS0(4921) 및 VSS1(4922)]. 도 51c는 행별 VSS 기법에 기초한 4x4 SRAM 어레이(5130)를 나타낸 것이며, 여기서 고유의 VSS[VSS0(4931), VSS1(4932), VSS2(4933), 및 VSS3(4934)]가 각각의 행에 대해 사용된다. 이 셀의 특성 및 면적은 도 48의 일례에서와 동일하다.
셀에 대한 동작 모드는 VSS, n-채널 바이어스, 워드 라인(WL) 상태, 비트 라인(BL) 상태, VDD 및 p-채널 바디 바이어스를 비롯한 몇가지 조건에 따라 결정된다. VSS, n-채널 바이어스, 워드 라인(WL) 상태 및 비트 라인(BL) 상태는 동적 제어를 위해 사용될 수 있는 반면, VDD 및 p-채널 바디 바이어스는 정적 모드 제어를 위해 사용될 수 있다. SRAM 어레이의 경우, 전용의 VSS가 행마다 사용된다(VSS0, - VSS2, VSS3). 이와 유사하게, n-채널 바디 바이어스를 동적으로 제어하기 위해 얕은 P-우물에 연결된 WL은 또한 행마다 하나의 WL(WL0 내지 WL3)로 구성되어 있다. BL 및 VDD 라인은 수직 방향으로 셀을 연결시키는 데 사용된다. 도시된 바와 같이, BL 및 VDD 둘다는 열마다 하나의 BL 및 하나의 VDD를 제공하도록 구성되어 있다. 통상적인 SRAM은 판독/기록, NOP(No Operation), 및 최대 절전 모드를 포함할 수 있다. 이들 모드의 추가적인 상세에 대해 이하에서 논의한다.
대기 및 데이터 보존 모드(최대 절전 모드에 대응함)에서, VSS는 n-채널 디바이스의 바디를 역방향 바이어스시키고 유효 VDS를 감소시키기 위해 플러스로 바이어스될 수 있다. 이 구성은 대기 누설(standby leakage)을 저하시킨다. 예를 들어, VSS는 0.3V로 설정될 수 있고, VDD는 0.6V 이하로 설정될 수 있으며, 따라서 VDS ≤ 0.3V이다. PG 및 PD 트랜지스터 둘다는 이 조건 하에서 역방향 바이어스될 것이다. PU 트랜지스터 전류를 PD 오프 전류의 1000배로 유지하기 위해 p-채널 디바이스가 0 바이어스되거나 역방향 바이어스된다. NOP 모드에서, PG 및 PD n-채널 디바이스 둘다는 역방향 바이어스로 바이어스된 바디를 가지며, PU p-채널 디바이스 바디는 0 바이어스 또는 역방향 바이어스에서 바이어스된다. 일례로서, VDD는 1.0V로 설정되고, VSS 및 BL은 0.6V로 설정되며, 따라서 VDS ≤ 0.4V이고 낮은 대기 전류가 달성된다.
판독 모드에서, PG 및 PD n-채널 디바이스 둘다는 순방향 바이어스를 가질 수 있다. 동적 VSS 전환은 선택된 워드(또는 행)로 제한될 수 있다. PG 디바이스의 경우, VGS = VBS ≤ 0.6V이고 VDS ≤ 0.6V이다. PD 디바이스의 경우, VGS = 1.0V이고 VBS ≤ 0.6V이다. 보다 큰 PD VDS로 인해 바람직한 PD/PG 베타율(beta ratio)이 달성될 수 있다. PG 디바이스 폭은 PD 디바이스 폭과 동일할 수 있다. 이것은 바람직한 판독 정적 잡음 여유 및 낮은 판독 셀 전류를 달성할 수 있다.
기록 모드에서, PG 및 PD n-채널 디바이스 둘다는 순방향 바이어스를 가질 수 있다. 동적 VSS 전환은 선택된 워드(또는 행)로 제한될 수 있다. PG 디바이스의 경우, VGS=VBS ≤ 0.6V이다. 얕은 P-우물에서의 n-채널 PG 트랜지스터와 PD 트랜지스터 및 p-채널 PU 트랜지스터가 상기 예에서 사용되고 있지만, 얕은 N-우물에서의 p-채널 PG 트랜지스터와 PD 트랜지스터 및 n-채널 PU 트랜지스터도 역시 동일한 설계 목표를 달성하는 데 사용될 수 있다.
행별 VSS 기법이 얕은 우물 분리를 위해 바디 액세스 셀을 필요로 하지 않는 반면, 각각의 SRAM 셀이 바디 액세스 셀 기반 기법에 대한 SRAM 셀보다 크다. 셀을 이웃 셀로부터 분리시켜 행마다 VSS 기반 바디 바이어스 제어를 용이하게 해주기 위해, 비활성 영역이 셀 주변에 추가될 수 있다. 결과적으로, 셀 높이가, 이 일례에서, 130㎚만큼 증가될 수 있다. 이것은 약 38%의 셀 면적 증가에 대응한다. 모든 트랜지스터는 동일한 방향으로으로 배향되어 있다. 설계 일례로서, 트랜지스터의 치수는 다음과 같다:
통과 게이트(PG): W/L=70㎚/40㎚
풀다운(PD): W/L=85㎚/35㎚
풀업(PU): W/L=65㎚/35㎚
이 예로부터 45㎚ 공정 노드에서 x*y=0.72 μm *0.475 μm =0.342 μm2의 면적이 얻어진다.
도 52는 필요에 따라, 상호연결부(5210)를 사용하여 상호연결된 다수의 기능 유닛을 포함하는 시스템(5200)을 나타낸 것이다. 예를 들어, 어떤 경우에, 상호연결부(5210)는 모든 기능 유닛들(5204-1, 5204-2, 5204-3, ... 5204-n) 간의 통신을 위한 공통의 경로를 제공한다. 다른 경우에, 상호연결부는 한 세트의 기능 유닛들 간의 포인트-투-포인트 통신을 제공하면서 다른 세트의 기능 유닛들 간의 공통 통신 경로를 제공한다. 상호연결부(5210)는 따라서 대상 시스템에서 이용가능한 기능 유닛을 사용하여 통신하는 종래의 기법 - 예를 들어, 유선, 무선, 브로드캐스트 및 포인트-투-포인트를 포함함 - 을 사용하여 시스템 설계자의 목표를 만족시키기에 적절한 임의의 방식으로 구성될 수 있다. 0n의 "n"은 시스템 설계자가 필요하다고 생각하는 만큼의 많은 기능 유닛이 있을 수 있다는 것을 나타내기 위한 것이며, 최대 9개의 기능 유닛이 있다는 것을 의미하지 않는다.
일부 실시예에 따르면, 시스템(5200)은 다수의 독립적으로 패키징된 구성요소 및/또는 서브어셈블리를 갖는 전자 시스템이다. 현재, 이러한 시스템의 일례로는 본 명세서에 개시된 기술에 의해 제공되는 향상된 전력 소비 제어로부터 이득을 볼 수 있는, 개인용 컴퓨터, 휴대폰, 디지털 음악 플레이어, 전자책 리더, 게임 콘솔, 휴대용 게임 시스템, 케이블 셋톱 박스, 텔레비전, 스테레오 장비, 및 임의의 다른 유사 전자 제품 시스템이 있다. 이러한 시스템에서, 기능 유닛(5201, 5201, 5203, 5204-1, ..., 5204-n)은 이러한 시스템에 대한 통상적인 시스템 구성요소이고, 상호연결부(5210)는 통상적으로 인쇄 배선 기판 또는 백플레인(도시 생략)을 사용하여 제공된다. 예를 들어, 개인용 컴퓨터의 경우에, 기능 구성요소는 CPU, 시스템 메모리, 및 대용량 저장 장치(하드 디스크 드라이브 또는 고상 디스크 드라이브 등) - 이들 모두는 필요에 따라 마더보드 상에 구현된 시스템 상호연결부에 의해 상호연결될 것임 - 를 포함할 것이다. 이와 유사하게, 휴대폰은, 예를 들어, 각종의 하나 이상의 칩 및 디스플레이 패널 - 이들 모두는 통상적으로 연성 커넥터를 포함할 수 있는 하나 이상의 인쇄 배선 기판(PWB)을 사용하여 상호연결될 것임 - 을 포함할 것이다.
다른 실시예에 따르면, 시스템(5210)은 각각의 기능 유닛이 집적 회로 - 이들 모두는 단일 멀티칩 패키지에 함께 패키징되어 있음 - 인 SIP(system-in-package)이다. SIP 시스템에서, 상호연결부(5210)는 직접적인 칩간 상호연결 - 예를 들어, 와이어 본드, 납 본드(lead bond), 솔더 볼, 또는 금 스터드 범프(gold stud bump) 등 - 에 의해서는 물론, 패키지 기판에 의해 제공되는 상호연결 - 예를 들어, 공통의 버스 유형 상호연결부, 포인트-투-포인트 상호연결부, 전압 평면 및 접지 평면을 포함할 수 있음 - 에 의해서도 제공될 수 있다.
또 다른 실시예에 따르면, 시스템(5200)은 SOC(system-on-chip)와 같은 단일 칩이고, 기능 유닛은 공통의 반도체 기판 또는 절연체상 반도체(semiconductor-on-insulator) 기판(예컨대, 벌크 CMOS 및 SOI 구조가 SOI 기판 상에 구현될 때) 상에 트랜지스터 그룹(예컨대, 회로 블록 또는 셀)으로서 구현된다. 이러한 실시예에서, 상호연결부(5210)는 집적 회로 내의 회로 블록을 상호연결시키는 데 이용가능한 임의의 기법을 사용하여 제공될 수 있다.
앞서 논의된 바와 같이, 논의된 트랜지스터 및 집적 회로 기술은, 공통의 반도체 기판 상에서, 설계에 의해 정적으로 및/또는 바디 바이어스 및/또는 동작 전압을 조정함으로써 동적으로, 독립적으로 지정될 수 있는 다중 모드 트랜지스터의 제조 및 사용을 가능하게 해준다. 기능 유닛들 중 하나만이 기술을 구현하는 경우라도, 이들 동일한 기술이 또한 시스템 레벨에서 유사한 이점을 제공할 수 있다. 예를 들어, 기능 유닛(5202)은 전력 소비를 감소시키기 위해 그의 DDC 트랜지스터의 동작 모드(들)를 동적으로 조정하는 논리(도시 생략)를 포함할 수 있다. 이것은, 예를 들어, 기능 유닛(5202) 상에 구현되는 디지털 또는 아날로그 기법을 통해 행해질 수 있다. 다른 대안으로서, 기능 유닛(5202)은 다른 기능 유닛 - 예를 들어, 기능 유닛(5201) - 으로부터의 외부 제어 신호에 응답하여 전력 소비를 제어할 수 있다. 각각의 기능 유닛에서의 전력 소비가 기능 유닛에 의해 로컬적으로 제어되든, 제어기 기능 유닛에 의해 중앙집중식으로 제어되든, 또는 하이브리드 방식에 의해 제어되든 간에, 통상적으로 전력 소비에 대한 더 많은 제어가 달성될 수 있다.
전력 소비의 시스템 레벨 제어는, 특히 컴퓨팅 시스템에서 알려져 있는 무언가이다. 예를 들어, ACPI(Advanced Configuration and Power Interface) 규격은 운영 체제에 의한 시스템 구성요소의 전력 관리에 대한 공개 표준이다. 앞서 기술한 깊게 공핍된 채널, 트랜지스터 및 집적 회로 기술은 시스템 내의 각각의 기능 유닛에서 개별적인 회로 블록의 시스템 제어를 가능하게 해줌으로써 이러한 전력 관리 방식의 능력을 보완하고 확장한다. 예를 들어, ACPI에 의해 제공되는 제어의 최하위 레벨은 디바이스 레벨로서, 이는 개인용 컴퓨터와 같은 다중-구성요소 시스템의 기능 유닛(예컨대, 칩 또는 하드 드라이브)에 대응한다. 디바이스 내의 개별적인 회로 블록의 전력 소비에 대한 세분화된 개별적인 제어를 제공함으로서, 보다 많은 디바이스 및 시스템 전력 상태가 가능하다.
시스템 레벨 전력 관리는 DDC 구조를 사용하는 SOC 시스템에서 특히 유익하다. 앞서 논의된 바와 같이, DDC 구조는 나노스케일 트랜지스터에서 높은 레벨의 프로그램성(programmability)을 가능하게 해준다. DDC 구조의 비교적 넓은 범위의 이용가능한 공칭 문턱 전압 VT, 비교적 낮은 σVT, 및 비교적 높은 바디 계수로 인해, 모두가 동일한 진성 VT를 갖고 동일한 동작 전압 VDD으로 동작되도록 제조되어 있는 트랜지스터는, 전원을 켠 후에, 회로 블록마다 상이한 실제 VT 및, 어쩌면, 상이한 실제 동작 전압 VDD를 사용하여 잠재적으로 상이한 동작 모드에서 동작하도록 구성될 수 있다. 이러한 종류의 유연성은 동일한 칩이 각종의 대상 시스템 및 동작 조건에서 사용되도록 설계될 수 있게 해주고 즉석에서 조작하도록 동적으로 구성될 수 있게 해준다. 이것은 때때로 AC 전원에 연결되고 다른 때에 배터리 전원을 사용하는 시스템 - SOC이든 그렇지 않든 상관없음 - 에 특히 유용할 수 있다.
도 53은 필요에 따라, 상호연결부(5310)를 사용하여 상호연결된 다수의 시스템(5301, 5302, 5303)을 포함하는 네트워크(5300)를 나타낸 것이다. 예를 들어, 어떤 경우에, 상호연결부(5310)는 모든 시스템(5304-1 ... 5304-n) 간의 통신을 위한 공통의 경로를 제공한다. 다른 경우에, 상호연결부는 한 세트의 시스템들 간의 포인트-투-포인트 통신을 제공하면서 다른 세트의 시스템들 간의 공통 통신 경로를 제공한다. 상호연결부(5310)는 따라서 대상 네트워크에 연결될 수 있는 시스템을 사용하여 통신하는 종래의 기법 - 예를 들어, 유선, 무선, 브로드캐스트, 포인트-투-포인트 및 피어-투-피어를 포함함 - 을 사용하여 네트워크 설계자의 목표를 만족시키기에 적절한 임의의 방식으로 구성될 수 있다. 5304-n의 "n"은 네트워크가 허용할 수 있는 만큼의 많은 시스템이 있을 수 있다는 것을 나타내기 위한 것이며, 최대 9개의 시스템이 있다는 것을 의미하지 않는다.
이상에서 기술한 깊게 공핍된 채널, 트랜지스터, 집적 회로 및 시스템 기술은 네트워크에 연결된 시스템의 아주 세분화된 제어를 가능하게 해준다. 네트워크로 연결된 시스템에 대한 이러한 높은 레벨의 제어를 가지는 것은 켜져 있지만 사용되고 있지 않은 장비에 의해 야기되는 에너지 비용을 감소시키기 위해 엔터프라이즈 네트워크에서 특히 유용할 수 있다. 이러한 제어는 또한, 전력 소비를 제어하는 데, 가입 조건에 따라 시스템 기능을 켜거나 끄는 데, 성능을 높이기 위해 특정의 기능 유닛 또는 그의 일부분을 선택적으로 더 높은 성능의 동작 모드(예컨대, "터보 모드")로 하는 데 도움을 주는지에 상관없이, 예를 들어, 휴대 전화 네트워크를 비롯한 가입-기반 무선 네트워크에 대한 것일 수 있다.
도 54는 도 52와 관련하여 기술한 것과 같은 시스템을, 단독으로 또는 도 53과 관련하여 기술한 것과 같은 네트워크와 함께, 사용하는 예시적인 방법을 나타낸 것이다. 단계(5410)에서 시스템이 켜진 후에, 시스템은, 네트워크를 통해 제공된 외부 신호, 시스템 내의 기능 유닛에 의해 제공된 중앙 모드 제어 신호, 또는 다중-모드 동작을 할 수 있는 각각의 기능 유닛에서 개별적으로 발생된 로컬 모드 제어 신호에 응답하여, 본 명세서에서 논의된 유형의 트랜지스터, 트랜지스터 그룹, 및/또는 집적 회로를 사용하여 제조되는 시스템 구성요소(예컨대, 기능 유닛)의 전력 모드를 설정한다. 앞서 기술한 바와 같이, 단일 구성요소가 상이한 모드에서 동작하도록 구성된 상이한 부분을 가질 수 있다 - 예를 들어, 구성요소의 한 부분은 레거시 모드로 동작하도록 구성될 수 있는 반면, 동일한 구성요소의 다른 부분은 저전력, 저누설 모드에서 동작하도록 구성될 수 있다 -. 단계(5430)에서, 시스템은 그의 전력 모드를 변경할지 여부를 결정하기 위해 그의 사용을 모니터링한다. 모니터링 기능이 하나의 기능 유닛에 의해 중앙 집중식으로 수행될 수 있거나, 각각이 특정의 조건을 모니터링한 것에 기초하여 모드에 관한 로컬 결정을 할 수 있는 다수의 기능 유닛에 분산되어 있을 수 있거나, 둘다일 수 있다(예컨대, 중앙 모니터가 전체 시스템을 최대 절전으로 두기로 결정하지 않은 것에 상관없이, 하나의 기능 유닛이 그 자신의 기준에 기초하여 절전 모드에 들어가야 하는지를 결정할 수 있고, 이와 유사하게, 하나의 구성요소가 초기 모드 설정 이후에 성능을 향상시키기 위해 그 자신을 터보 모드에 두기로 결정했음에도 불구하고, 중앙 모니터는 전체 시스템을 최대 절전 모드에 두기로 결정할 수 있다). 시스템 또는 기능 유닛의 상태가 변경됨으로써 새로운 전력 모드가 필요하다고 판정될 때 - 이 경우에, 단계(5440)가 수행됨 - 까지, 단계(5430)가 반복된다. 도시된 바와 같이, 단계(5440)에서 시스템 전원 꺼짐이 필요한 것으로 판정되는 경우, 단계(5450)에서 시스템이 종료된다. 그렇지 않은 경우, 어떤 상태 변화가 필요한지에 따라, 하나 이상의 기능 유닛에 대해 단계(5420)가 반복된다. 이러한 방식으로, 본 명세서에 기재된 기술을 사용하여 제조된 시스템 또는 칩의 사용자는 그의 장점으로부터 이득을 볼 수 있다.
특정의 예시적인 실시예가 기술되고 첨부 도면에 도시되어 있지만, 다양한 다른 수정이 당업자에게 안출될 수 있기 때문에, 이러한 실시예가 광의의 발명을 제한하는 것이 아니라 단지 예시적인 것이고 본 발명이 도시되고 기술된 특정의 구성 및 배열로 제한되지 않는다는 것을 잘 알 것이다. 그에 따라, 본 명세서 및 첨부 도면은 제한적인 의미가 아니라 예시적인 것으로 간주되어야 한다.

Claims (21)

  1. 전계 효과 트랜지스터로서,
    도핑된 웰;
    상기 도핑된 웰 위에 배치되어 드레인과 소스 사이의 전도를 제어하는 게이트;
    5×1017 원자/cm3 보다 작은 도펀트 농도를 갖는 비도핑된 채널 - 상기 비도핑된 채널은 상기 드레인과 상기 소스 사이 및 상기 게이트 아래에 배치됨 -; 및
    상기 비도핑된 채널의 도펀트 농도보다 열배 더 큰 도펀트 농도를 갖는 차폐 영역; 및
    상기 비도핑된 채널과 상기 차폐 영역 사이에 배치되어 상기 전계 효과 트랜지스터의 문턱 전압을 변경하는 문턱 전압 조정 영역
    을 포함하는 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 도핑된 웰은 상기 차폐 영역 아래의 절연층을 갖지 않고, 상기 문턱 전압 조정 영역은 차폐 영역 도펀트 농도의 1/50 내지 1/2 사이의 도펀트 농도를 갖는 전계 효과 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 차폐 영역은 상기 드레인과 상기 소스 사이에서 연장되고, 상기 소스 및 상기 드레인에 각각 접촉하는 전계 효과 트랜지스터.
  4. 제1항 또는 제2항에 있어서,
    상기 차폐 영역은 상기 드레인 및 상기 소스와 접촉하지 않는 전계 효과 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 차폐 영역은 상기 게이트 아래의 공핍 깊이를 설정하기 위해 약 2.5 내지 50㎚의 두께인 전계 효과 트랜지스터.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 문턱 전압 조정 영역은 제1 에피택셜층으로서 형성되고 상기 비도핑된 채널은 제2 에피택셜층으로서 형성되는 전계 효과 트랜지스터.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 문턱 전압 조정 영역과 상기 비도핑된 채널은 단일의 에피택셜층으로부터 형성되는 전계 효과 트랜지스터.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 비도핑된 채널은 실리콘으로 형성되고 두께가 30㎚보다 작은 전계 효과 트랜지스터.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 문턱 전압 조정 영역은 5㎚보다 크고 50㎚보다 작은 두께를 갖는 실질적으로 평탄한 층을 더 포함하는 전계 효과 트랜지스터.
  10. 전계 효과 트랜지스터를 형성하는 방법으로서,
    벌크 실리콘 내의 웰을 도핑하는 단계;
    상기 웰 내로 도펀트들을 주입하여 상기 도핑된 웰과 접촉하는 차폐 영역을 형성하는 단계;
    차폐 영역 도펀트 농도의 약 1/50 내지 1/2 사이의 도펀트 농도를 갖는 문턱 전압 조정 영역을 에피택셜하게 성장시키는 단계;
    비도핑된 채널을 에피택셜하게 성장시키는 단계 - 상기 비도핑된 채널은 상기 차폐 영역의 상기 도펀트 농도의 1/10보다 작은 포스트 어닐링 도펀트 농도(post anneal dopant concentration)를 갖도록 유지됨 - ; 및
    상기 도핑된 웰, 상기 차폐 영역, 및 상기 비도핑된 채널 위에 게이트를 형성하여 드레인과 소스 사이의 전도를 제어하는 단계
    를 포함하는 전계 효과 트랜지스터 형성 방법.
  11. 제10항에 있어서,
    제1 에피택셜층 내에 상기 문턱 전압 조정 영역을 형성하는 단계, 상기 문턱 전압 조정 영역 내로의 도펀트 주입 이후에만 상기 비도핑된 채널을 성장시키는 단계 및 상기 비도핑된 채널이 5 x1017 원자/cm3보다 작은 포스트 어닐링 도펀트 농도를 갖도록 유지하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 비도핑된 채널 및 상기 문턱 전압 조정 영역을 단일의 에피택셜층 내에 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  13. 전계 효과 트랜지스터로서,
    도핑된 웰;
    상기 도핑된 웰 위에 그리고 게이트 아래에 적어도 부분적으로 연장하도록 배치된 차폐 영역;
    소스 및 드레인 - 그 사이에서 비도핑된 채널 영역이 연장하고, 상기 비도핑된 채널 영역은 5 x1017 원자/cm3보다 작은 포스트 어닐링 도펀트 농도를 가짐 - ; 및
    상기 차폐 영역 도펀트 농도의 약 1/50 내지 1/2 사이의 도펀트 농도를 갖고, 상기 비도핑된 채널 영역과 상기 차폐 영역 사이에 배치되어 상기 전계 효과 트랜지스터의 문턱 전압을 변경하는 문턱 전압 조정 영역
    을 포함하고, 동작시에,
    적어도 미리 결정된 문턱 전압이 상기 게이트에 인가되는 경우 상기 게이트와 상기 차폐 영역 사이에 깊게 공핍된 채널(DDC)이 형성가능하고, 반전 영역이 상기 게이트 근처에 형성되는 경우 상기 소스와 드레인 사이에서 전류가 허용되는 전계 효과 트랜지스터.
  14. 제13항에 있어서,
    상기 도핑된 웰은 벌크 실리콘 내에 형성되고 상기 차폐 영역 아래의 절연층을 지지하지 않는 전계 효과 트랜지스터.
  15. 다수의 PMOS 및 NMOS 전계 효과 트랜지스터들을 지지하는 다이로서,
    절연층이 없는 벌크 실리콘 내의 도핑된 웰;
    상기 도핑된 웰과 접촉하고 각각의 PMOS 및 NMOS 트랜지스터 게이트들 아래에 배치되며, 적어도 하나의 PMOS 및 NMOS 전계 효과 트랜지스터 쌍 아래에 연장하는 차폐 영역;
    적어도 하나의 PMOS 및 NMOS 전계 효과 트랜지스터 쌍을 가로질러 연장하도록 에피택셜하게 성장된 비도핑된 채널층 - 상기 비도핑된 채널층은 5 x1017 원자/cm3보다 작은 포스트 어닐링 도펀트 농도를 갖고, 각각의 PMOS 및 NMOS 트랜지스터의 비도핑된 채널들은 상기 비도핑된 채널층으로부터 형성되고, 상기 PMOS 및 NMOS 트랜지스터들은 얕은 트렌치 분리에 의해 서로 분리됨 -
    을 포함하고,
    상기 차폐 영역은 상기 비도핑된 채널층의 상기 포스트 어닐링 도펀트 농도보다 10배 더 큰 도펀트 농도를 갖는 다이.
  16. 제15항에 있어서,
    차폐 영역 도펀트 농도의 1/50 내지 1/2 사이의 도펀트 농도를 갖는 문턱 전압 조정 영역을 더 포함하고, 상기 문턱 전압 조정 영역은 상기 비도핑된 채널층과 상기 차폐 영역 사이에 배치되는 다이.
  17. 제16항에 있어서,
    상기 비도핑된 채널층은 제1 에피택셜층으로서 형성되고, 상기 문턱 전압 조정 영역은 제2 에피택셜층으로서 형성되는 다이.
  18. 제16항에 있어서,
    상기 비도핑된 채널층 및 상기 문턱 전압 조정 영역은 단일의 에피택셜층으로부터 형성되는 다이.
  19. 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 각각의 PMOS 및 NMOS 트랜지스터들의 상기 비도핑된 채널층들은 두께가 30㎚보다 작고 상기 차폐 영역은 약 2.5 나노미터 내지 50 나노미터 사이의 두께로 에피택셜하게 성장되고/성장되거나 주입되는 다이.
  20. 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 차폐 영역은 2.5㎚보다 큰 두께를 갖는 실질적으로 평평한 주입된 층을 더 포함하는 다이.
  21. 제15항 내지 제18항 중 어느 한 항에 있어서,
    상기 비도핑된 채널층은 30㎚보다 작은 두께를 갖도록 성장된 실질적으로 평평한 층을 더 포함하는 다이.
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